JPS589288A - メモリ・システム - Google Patents
メモリ・システムInfo
- Publication number
- JPS589288A JPS589288A JP57081713A JP8171382A JPS589288A JP S589288 A JPS589288 A JP S589288A JP 57081713 A JP57081713 A JP 57081713A JP 8171382 A JP8171382 A JP 8171382A JP S589288 A JPS589288 A JP S589288A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- transistor
- word
- sense
- sense line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/416—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は高密度の集積回路に関し、更に詳細には、注入
論理メモリ・プレイ・セルのようなメモリ・セルをアク
セスするための技術に関する。
論理メモリ・プレイ・セルのようなメモリ・セルをアク
セスするための技術に関する。
交差結合型ＩＬメモリ・セル社例えば米国特許第４１５
８２．５７号に示されるように、知られており、動作の
高速性が主要な利点の１つになってイルカ、メモリ・セ
ルの高速性を生かすため、メモリ・アクセス方法は最小
のアクセス時間を与えるようなものであるのが好ましい
。
８２．５７号に示されるように、知られており、動作の
高速性が主要な利点の１つになってイルカ、メモリ・セ
ルの高速性を生かすため、メモリ・アクセス方法は最小
のアクセス時間を与えるようなものであるのが好ましい
。
従って本発明の目的は高温アクセス可能なＩ２Ｌメモリ
を提供することである。
を提供することである。
他の目的はパターン不感性を有するＩＬメモリを提供す
ることである。
ることである。
本発明によれば、交差結合した第１及び第２の反転ＮＰ
Ｎ トランジスタと、Ｍｌ及び第２の反転トランジスタ
に電荷全注入するための第１及び第２のＰＮＰ ）ラン
ジスタとを各メモリ・セルが含むＩ２Ｌメモリが提供さ
れる。第１の反転トランジスタのエミッタには第１のビ
ット／センス線が接続され、第２の反転トランジスタの
エミッタには第２のビット／センス線が接続され、第１
及び第２の電荷注入トランジスタのエミッタには共通の
ワード線が接続される。選択されたセルを読取ル場合は
、アレイのすべてのセルがワードｌｌｉ ｆ 介して放
電され、選択されたセルに接続されたビット／センス線
が電気的に浮動又は分離され、選択されたセルに接続さ
れたワード線がワード・ドライバによって付勢される。
Ｎ トランジスタと、Ｍｌ及び第２の反転トランジスタ
に電荷全注入するための第１及び第２のＰＮＰ ）ラン
ジスタとを各メモリ・セルが含むＩ２Ｌメモリが提供さ
れる。第１の反転トランジスタのエミッタには第１のビ
ット／センス線が接続され、第２の反転トランジスタの
エミッタには第２のビット／センス線が接続され、第１
及び第２の電荷注入トランジスタのエミッタには共通の
ワード線が接続される。選択されたセルを読取ル場合は
、アレイのすべてのセルがワードｌｌｉ ｆ 介して放
電され、選択されたセルに接続されたビット／センス線
が電気的に浮動又は分離され、選択されたセルに接続さ
れたワード線がワード・ドライバによって付勢される。
選択されたセルに接続されたワード線がワード・ドライ
バによって付勢されている間に、選択されたセルのビッ
ト／センス線に生じる信号が検出される。
バによって付勢されている間に、選択されたセルのビッ
ト／センス線に生じる信号が検出される。
次に図面を参照して本発明の良好な実施例の説明を行な
う。第１図は本発明によるメモリ・システムを示してい
る。メモ１戸システムはＩ２Ｌメモリ・セル１０Ａ、１
０Ｂ、Ｉ ＤＣｌ １０Ｄのアレイを有する二各メモリ
・セルは交差結合された第１及び第２の反転ＮＰＮ）ラ
ンジスタＴＩ、Ｔｌ、並びに第１及び第２のインジェク
タ又は負荷ＰＮＰ）ランジスタＴ５、’Ｉ’４？有する
。トランジスタＴＩ、Ｔｌ、Ｔ５、Ｔ４のベース−エミ
ッタ・キャパシタンスは夫々寄生キャノくシタＣ１、Ｃ
２、Ｃ５、Ｃ４として示されている。トランジスタＴＩ
、Ｔｌのベース−コレクタ・キャノくシタンスはＣ５で
示されている。ＰＮＰ）ランジスタＴ５のコレクタはＮ
ＰＮ）ランジスタＴ１のベースに接続され、ＰＮＰ）ラ
ンジスタＴ４のコレクタはＮＰＮ ）ランジスタＴ２の
ベースに接続され、トランジスタＴ５のベースはトラン
ジスタＴ１のエミッタに接続され、トランジスタＴ４の
ベースは十うンジスタＴ２のエミッタに接続される。例
えば上記米国特許に示されているように、トランジスタ
Ｔ３のコレクタ及びトランジスタＴ１のベースは半導体
基板の第１の共通領域により形成され、トランジスタＴ
５のベース及びトランジスタＴ１のエミッタは第２の共
通領域により形成され、トランジスタＴ４のコレクタ及
びトランジスタＴ２のベースは第５の共通領域によ多形
成され、トランジスタＴ４のべ一子及びトランジスタＴ
２のエミッタは第４の共通領域により形成される。
う。第１図は本発明によるメモリ・システムを示してい
る。メモ１戸システムはＩ２Ｌメモリ・セル１０Ａ、１
０Ｂ、Ｉ ＤＣｌ １０Ｄのアレイを有する二各メモリ
・セルは交差結合された第１及び第２の反転ＮＰＮ）ラ
ンジスタＴＩ、Ｔｌ、並びに第１及び第２のインジェク
タ又は負荷ＰＮＰ）ランジスタＴ５、’Ｉ’４？有する
。トランジスタＴＩ、Ｔｌ、Ｔ５、Ｔ４のベース−エミ
ッタ・キャパシタンスは夫々寄生キャノくシタＣ１、Ｃ
２、Ｃ５、Ｃ４として示されている。トランジスタＴＩ
、Ｔｌのベース−コレクタ・キャノくシタンスはＣ５で
示されている。ＰＮＰ）ランジスタＴ５のコレクタはＮ
ＰＮ）ランジスタＴ１のベースに接続され、ＰＮＰ）ラ
ンジスタＴ４のコレクタはＮＰＮ ）ランジスタＴ２の
ベースに接続され、トランジスタＴ５のベースはトラン
ジスタＴ１のエミッタに接続され、トランジスタＴ４の
ベースは十うンジスタＴ２のエミッタに接続される。例
えば上記米国特許に示されているように、トランジスタ
Ｔ３のコレクタ及びトランジスタＴ１のベースは半導体
基板の第１の共通領域により形成され、トランジスタＴ
５のベース及びトランジスタＴ１のエミッタは第２の共
通領域により形成され、トランジスタＴ４のコレクタ及
びトランジスタＴ２のベースは第５の共通領域によ多形
成され、トランジスタＴ４のべ一子及びトランジスタＴ
２のエミッタは第４の共通領域により形成される。
セル１０Ａ、１０Ｃには第１及び第２のビット／センス
＠ＢＤ、Ｂｌが接続され、ビット／センス１ｌｊｌＢＯ
はトランジスタＴ１のエミッタに接続され、ビット／上
シス線Ｂ１はトランジスタ′ｒ２のエミッタに接続され
る。セル１０Ｂ、１”ＯＤには第６及び第４のビット／
センス線ＢＯ′、Ｂ１１が接続され、チット／センス線
ＢＯ’−はトランジスタＴ１のエミッタに接続され、ビ
ット／センス線Ｂ１’はトランジスタＴ２のエミッタに
接続される。ビット／センス線キャパシタンスはＣ６、
Ｃ７で示され、Ｃ６はトランジスタＴ１のエミッタに接
続され、Ｃ７はトランジスタＴ２のエミッタに接続され
ている。キャパシタＣ６、Ｃ７はメモリ・システム内で
、最も負電位にある半導体基板又はアースに接続される
。セル１０Ａ、１０ＨのＰＮＰトランジスタＴ３、Ｔ４
のエミッタには第１のワード−Ｗｌが接続され、セル１
０Ｃ，１０ＤのＰＮＰトランジスタＴ５、Ｔ４のエミッ
タには第２のワード＃Ｗ２が接続される。
＠ＢＤ、Ｂｌが接続され、ビット／センス１ｌｊｌＢＯ
はトランジスタＴ１のエミッタに接続され、ビット／上
シス線Ｂ１はトランジスタ′ｒ２のエミッタに接続され
る。セル１０Ｂ、１”ＯＤには第６及び第４のビット／
センス線ＢＯ′、Ｂ１１が接続され、チット／センス線
ＢＯ’−はトランジスタＴ１のエミッタに接続され、ビ
ット／センス線Ｂ１’はトランジスタＴ２のエミッタに
接続される。ビット／センス線キャパシタンスはＣ６、
Ｃ７で示され、Ｃ６はトランジスタＴ１のエミッタに接
続され、Ｃ７はトランジスタＴ２のエミッタに接続され
ている。キャパシタＣ６、Ｃ７はメモリ・システム内で
、最も負電位にある半導体基板又はアースに接続される
。セル１０Ａ、１０ＨのＰＮＰトランジスタＴ３、Ｔ４
のエミッタには第１のワード−Ｗｌが接続され、セル１
０Ｃ，１０ＤのＰＮＰトランジスタＴ５、Ｔ４のエミッ
タには第２のワード＃Ｗ２が接続される。
ビット／センス＠ＢＯ１Ｂ１及びＢＯ’、Ｂｌ’には、
知られている型式のセンス・アンプ回路１２が接続され
る。ビット／センス線ＢＯ１Ｂ１には第１及び第２のビ
ット・スイッチ・トランジスタＴ５、Ｔｌｌ１続すｔＬ
、ビット／センス１ｓＢＯ′Ｂ１’には第３及び第４の
ビット・スイッチ・トランジスタＴ７、Ｔ８が接続され
る。ビット／センス線はビット・スイッチ・トランジス
タＴ５〜Ｔ８のコレクタに接続され、これらのトランジ
スタのエミッタは好ましくは＋１．６■の基準電位点ｖ
ＲＥＦに接続されている。ワードｉＩＩｗ１の一端は知
られている型式の第１のワード°・ドライバ１４に接続
され、ワード線Ｗ２の一端は第２のワード・ドライバ１
６に接続されている。ワード線Ｗ１、Ｗ２の他端は第１
及び第２の抵抗Ｒ１、Ｒ２、例えば１．５にΩ、を介し
てアレイ放電ＮＰＮ）ランジスタＴ９のコレクタに接続
される。トランジスタＴ９のエミッタは好ましくは＋１
．６ｖの基準電位点Ｖ に接続される。必要なら、
抵抗ＲＥＦ １、Ｒ２は適当にバイアスされたトランジスタで置換し
うる。ワード線Ｗ１、Ｗ２には、例えば＋５■の電圧の
電源ＶＨＫ接続されたスタンバイ電流源１８が抵抗Ｒ１
、Ｒ２ｉ介して接続される。
知られている型式のセンス・アンプ回路１２が接続され
る。ビット／センス線ＢＯ１Ｂ１には第１及び第２のビ
ット・スイッチ・トランジスタＴ５、Ｔｌｌ１続すｔＬ
、ビット／センス１ｓＢＯ′Ｂ１’には第３及び第４の
ビット・スイッチ・トランジスタＴ７、Ｔ８が接続され
る。ビット／センス線はビット・スイッチ・トランジス
タＴ５〜Ｔ８のコレクタに接続され、これらのトランジ
スタのエミッタは好ましくは＋１．６■の基準電位点ｖ
ＲＥＦに接続されている。ワードｉＩＩｗ１の一端は知
られている型式の第１のワード°・ドライバ１４に接続
され、ワード線Ｗ２の一端は第２のワード・ドライバ１
６に接続されている。ワード線Ｗ１、Ｗ２の他端は第１
及び第２の抵抗Ｒ１、Ｒ２、例えば１．５にΩ、を介し
てアレイ放電ＮＰＮ）ランジスタＴ９のコレクタに接続
される。トランジスタＴ９のエミッタは好ましくは＋１
．６ｖの基準電位点Ｖ に接続される。必要なら、
抵抗ＲＥＦ １、Ｒ２は適当にバイアスされたトランジスタで置換し
うる。ワード線Ｗ１、Ｗ２には、例えば＋５■の電圧の
電源ＶＨＫ接続されたスタンバイ電流源１８が抵抗Ｒ１
、Ｒ２ｉ介して接続される。
クロック入力を有する入力バッファ２０／ｆｉピツト・
デコーダ２２、ワード・デコーダ２４及びアレイ放電ト
ランジスタＴ９を制御するためのパルス金発生する。入
力バッファ２０、ビット・デコーダ２２及びワード・デ
コーダ２４は任意の知られている適当な回路を含むもの
でよい。知られているように、ビット・デコーダ２２に
は適当なアドレス線（図示せず）が接続されて、ビット
・デコーダ２２の出力はトランジスタＴ５〜Ｔ８を制御
し、またワード・デコーダ２４にも適当なアドレス線（
図示せず）が接続されて、ワード・デコーダ２４の出力
はワード・ドライバ１４．１．６’！に制御する。これ
により、１つ又は複数の所望のセルが選択される。
デコーダ２２、ワード・デコーダ２４及びアレイ放電ト
ランジスタＴ９を制御するためのパルス金発生する。入
力バッファ２０、ビット・デコーダ２２及びワード・デ
コーダ２４は任意の知られている適当な回路を含むもの
でよい。知られているように、ビット・デコーダ２２に
は適当なアドレス線（図示せず）が接続されて、ビット
・デコーダ２２の出力はトランジスタＴ５〜Ｔ８を制御
し、またワード・デコーダ２４にも適当なアドレス線（
図示せず）が接続されて、ワード・デコーダ２４の出力
はワード・ドライバ１４．１．６’！に制御する。これ
により、１つ又は複数の所望のセルが選択される。
第１図のメ阜す・システムの動作、特に読取９サイクル
、をよく理解す′るため、次に第２図のパルス波形を参
照しながら説明する。時間ｔｏの前ではメモリ・システ
ムはスタンバイ状態にあってクロック入力は２．４ｖの
アンプ・レベル、アレイ放電トランジスタＴ９のコレク
タ電圧は２．２ｖにあり、各メモリ・セルには０．２μ
Ａのスタンバイ電流が流れる。ブード・ドライバ１４．
１６の出力には電流が生じず、また各ビット／センス線
対ＢＯ１Ｂ１及びＢＯ’ Ｂ１’は飽和状態のビット・
スイッチ・トランジスタＴ５〜Ｔ８により１．６９に保
たれる。従ってスタンバイ状態ではワード線とビット／
輿ンス線間の電圧差従ってキャパシタＣ３、Ｃ４の両端
の電圧は０．６■に等しく、各メモリ・セルの一方のＮ
ＰＮ）ランジスタはオン状態、他方のＮＰＮ）ランジス
タはオフ状態にある。トランジスタＴ１がオンでトラン
ジスタＴ２がオフのとき２進１が記憶され、逆の状態の
とき２進０が記憶されるものとする。
、をよく理解す′るため、次に第２図のパルス波形を参
照しながら説明する。時間ｔｏの前ではメモリ・システ
ムはスタンバイ状態にあってクロック入力は２．４ｖの
アンプ・レベル、アレイ放電トランジスタＴ９のコレク
タ電圧は２．２ｖにあり、各メモリ・セルには０．２μ
Ａのスタンバイ電流が流れる。ブード・ドライバ１４．
１６の出力には電流が生じず、また各ビット／センス線
対ＢＯ１Ｂ１及びＢＯ’ Ｂ１’は飽和状態のビット・
スイッチ・トランジスタＴ５〜Ｔ８により１．６９に保
たれる。従ってスタンバイ状態ではワード線とビット／
輿ンス線間の電圧差従ってキャパシタＣ３、Ｃ４の両端
の電圧は０．６■に等しく、各メモリ・セルの一方のＮ
ＰＮ）ランジスタはオン状態、他方のＮＰＮ）ランジス
タはオフ状態にある。トランジスタＴ１がオンでトラン
ジスタＴ２がオフのとき２進１が記憶され、逆の状態の
とき２進０が記憶されるものとする。
入カバソファ２０のクロック入力パルスが時間ｔｏで０
．６■に下がるとビット・デコーダ２２及びワード・デ
コーダ２４が付勢され、アレイ放電トランジスタＴ９が
オンになってそのコレクタ電圧は時間ｔ１で約１．７ｖ
に下がる。トランジスタＴ９がオンになると電流源１８
はもはやワード線Ｗ１、Ｗ２に電流を供給せず、従って
キャパシタＣ６、Ｃ４の両端の電圧は時間ｔ１〜ｔ２の
ように放電し減少し始める。減少速度は回路のＲＣ時定
数によって決まる。
．６■に下がるとビット・デコーダ２２及びワード・デ
コーダ２４が付勢され、アレイ放電トランジスタＴ９が
オンになってそのコレクタ電圧は時間ｔ１で約１．７ｖ
に下がる。トランジスタＴ９がオンになると電流源１８
はもはやワード線Ｗ１、Ｗ２に電流を供給せず、従って
キャパシタＣ６、Ｃ４の両端の電圧は時間ｔ１〜ｔ２の
ように放電し減少し始める。減少速度は回路のＲＣ時定
数によって決まる。
ビット・デコーダ２２及びワード・デコーダ２４が選択
された後にこれらのデコーダに与えられるアドレスによ
ってビット／センス線ＢＯ，Ｂ１及びワード線Ｗ１が選
択されたと仮定すると、このときはセル１０Ａが読取り
動作を受けることになる。このときワード・ドライバ回
路１４は時間ｔ２で高電流を発生し、ビット／センス＠
Ｂ Ｏ。
された後にこれらのデコーダに与えられるアドレスによ
ってビット／センス線ＢＯ，Ｂ１及びワード線Ｗ１が選
択されたと仮定すると、このときはセル１０Ａが読取り
動作を受けることになる。このときワード・ドライバ回
路１４は時間ｔ２で高電流を発生し、ビット／センス＠
Ｂ Ｏ。
Ｂ１は電気的に浮動している。ワード線Ｗ１の高電流に
よシ、セル１０Ａ、ＩＯＢのキャパシタＣ５、Ｃ４の両
端の電圧は急速に上昇する。しかし選択されたビット／
センス線ＢＯ，Ｂｌは浮動しているから、選択されたビ
ット／センス線は選択されたビット／センス線に接続さ
れた選択されないセル例えばセル１０（４−介して放電
するだけであシ、セル１０ＡのキャパシタＣ３、Ｃ４は
ビット／センス線が例えば１．６Ｖの一定基準電位にさ
れている選択されないセルよりも一層高く充電される。
よシ、セル１０Ａ、ＩＯＢのキャパシタＣ５、Ｃ４の両
端の電圧は急速に上昇する。しかし選択されたビット／
センス線ＢＯ，Ｂｌは浮動しているから、選択されたビ
ット／センス線は選択されたビット／センス線に接続さ
れた選択されないセル例えばセル１０（４−介して放電
するだけであシ、セル１０ＡのキャパシタＣ３、Ｃ４は
ビット／センス線が例えば１．６Ｖの一定基準電位にさ
れている選択されないセルよりも一層高く充電される。
時間ｔ３でキャパシタＣ３、Ｃ４は十分に充電されるよ
うになシ、ワード＃Ｗ１のすべてのセルのインジェクタ
・トランジスタＴ ５ 、Ｔ ４ ｆ 介して電流が流
れる。時間ｔ４でワード・ドライバ回Ｆｉｌ１１４から
の電流が約６ｍＡのピークに達し、時間ｔ５で約４ｍＡ
の定常状態に減少する。トランジスタＴ１がオンで２進
１を記憶しているとすると、このときビット／センス線
ＢＯに供給される電流は約８５μＡ１ビツト／センス線
Ｂ１に供給される電流は約１６μＡであり、ビット／セ
ンス＠ＢＯにビット／センスｉＢ１よりも高い電圧を発
生する。ビット／センス＠ＢＯ及ヒＢ１（７）差電圧（
ｖ信号獄例えば６ｍＶのとき差動増巾器によって容易に
検出できる。この差電圧は時間ｔ７の前に５０ｍＶ又は
それ以上の大きさになる。
うになシ、ワード＃Ｗ１のすべてのセルのインジェクタ
・トランジスタＴ ５ 、Ｔ ４ ｆ 介して電流が流
れる。時間ｔ４でワード・ドライバ回Ｆｉｌ１１４から
の電流が約６ｍＡのピークに達し、時間ｔ５で約４ｍＡ
の定常状態に減少する。トランジスタＴ１がオンで２進
１を記憶しているとすると、このときビット／センス線
ＢＯに供給される電流は約８５μＡ１ビツト／センス線
Ｂ１に供給される電流は約１６μＡであり、ビット／セ
ンス＠ＢＯにビット／センスｉＢ１よりも高い電圧を発
生する。ビット／センス＠ＢＯ及ヒＢ１（７）差電圧（
ｖ信号獄例えば６ｍＶのとき差動増巾器によって容易に
検出できる。この差電圧は時間ｔ７の前に５０ｍＶ又は
それ以上の大きさになる。
Ｗ２のような非選択ワード線には電流が供給されないか
ら、非選択セル１０Ｃ，１０ＤのキャパシタＣ５、Ｃ４
は第２図のｔ２〜ｔ７に示すように放電し続け、その両
端の電圧は最後には約α１〜・の低電圧になる。このと
き、選択されないセル罠記憶された情報は内部キャパシ
タＣ１、Ｃ２、Ｃ５によって保たれる。
ら、非選択セル１０Ｃ，１０ＤのキャパシタＣ５、Ｃ４
は第２図のｔ２〜ｔ７に示すように放電し続け、その両
端の電圧は最後には約α１〜・の低電圧になる。このと
き、選択されないセル罠記憶された情報は内部キャパシ
タＣ１、Ｃ２、Ｃ５によって保たれる。
選択されたセル１０Ａが読取られた後にクロック人力パ
ルスは時間ｔ６で２．４ｖに上昇してビツト・デコーダ
２２及びワード・デコーダ２４を減勢し、また時間ｔ７
でアレイ放電トランジスタＴ９をオフにすると共に、選
択されたビット／センス線ＢＯ１Ｂ１ｉＶ の電
圧に戻す。ワードＥＦ ・デコーダ２４がオフになるとワード・ドライバ１４か
らもはや電流が供給されず、スタンバイ電流源１８が再
び抵抗Ｒ１、Ｒ２ｔ−介してワー、ド線Ｗ１、Ｗｌへ電
流を供給し始め、時間ｔ８で回路をスタンバイ状態に回
復させる６セルをより高速にスタンバイ状態に回復させ
るため、スタンバイ電流源１Ｂに組合わせた適当な手段
によってワード線Ｗ１、Ｗｌに高電流パルスを与えるこ
ともできる。セル１０Ａに例えば２進Ｏｔ−書込む場合
は、ワード線Ｗ１に電流が供給され、ビット・スイッチ
・トランジスタＴ５、Ｔ６が開かれ、次にビット／セン
ス線ＢＯの電圧が例えば２００ｍＶだけ上げられ、′選
択されない、、：、ワード線は読取りサイクルに関連し
て上述したように放電される。
ルスは時間ｔ６で２．４ｖに上昇してビツト・デコーダ
２２及びワード・デコーダ２４を減勢し、また時間ｔ７
でアレイ放電トランジスタＴ９をオフにすると共に、選
択されたビット／センス線ＢＯ１Ｂ１ｉＶ の電
圧に戻す。ワードＥＦ ・デコーダ２４がオフになるとワード・ドライバ１４か
らもはや電流が供給されず、スタンバイ電流源１８が再
び抵抗Ｒ１、Ｒ２ｔ−介してワー、ド線Ｗ１、Ｗｌへ電
流を供給し始め、時間ｔ８で回路をスタンバイ状態に回
復させる６セルをより高速にスタンバイ状態に回復させ
るため、スタンバイ電流源１Ｂに組合わせた適当な手段
によってワード線Ｗ１、Ｗｌに高電流パルスを与えるこ
ともできる。セル１０Ａに例えば２進Ｏｔ−書込む場合
は、ワード線Ｗ１に電流が供給され、ビット・スイッチ
・トランジスタＴ５、Ｔ６が開かれ、次にビット／セン
ス線ＢＯの電圧が例えば２００ｍＶだけ上げられ、′選
択されない、、：、ワード線は読取りサイクルに関連し
て上述したように放電される。
他のセル１０Ｂ、１０Ｃ，１０Ｄも同様に選択返れ動作
されることは理解されよう。
されることは理解されよう。
以上述べたように、本発明によれば、時間ｔＯ〜ｔ２の
期間にビット・デコーダ２２及びワード・デコーダ２４
がアドレス・パルスを受取ってビット線及びワード線の
選択を行なう間にアレイのセルがワード線を介して放電
されるから、読取りサイクルのためのアクセス時間は大
巾に、略２０チだけ、減少される。更に、選択されたビ
ット線上の選択されないセルは選択吃れないワード線を
介して放電されるから、メモリ・システムはパターン不
感性である。即ち、センス・アンプは選択されたセルに
よって、選択されたビット／センス線に発生される信号
のみを検出し、アレイの他のセルに記憶された信号によ
って影響されることなく読取りを行なうことができる。
期間にビット・デコーダ２２及びワード・デコーダ２４
がアドレス・パルスを受取ってビット線及びワード線の
選択を行なう間にアレイのセルがワード線を介して放電
されるから、読取りサイクルのためのアクセス時間は大
巾に、略２０チだけ、減少される。更に、選択されたビ
ット線上の選択されないセルは選択吃れないワード線を
介して放電されるから、メモリ・システムはパターン不
感性である。即ち、センス・アンプは選択されたセルに
よって、選択されたビット／センス線に発生される信号
のみを検出し、アレイの他のセルに記憶された信号によ
って影響されることなく読取りを行なうことができる。
第１図は本発明によるメモリ・システムを示す図、及び
第２図は第１図のメモリ・システムの動作を示すパルス
波形図である。
第２図は第１図のメモリ・システムの動作を示すパルス
波形図である。
Claims (1)
- 行列に配列された複数のメモリ・セルと、各メモリ・セ
ル行に接続されたワード線と、各メモリ・セル列に接続
されたビット／センス線対と、前記ワード線を放電させ
るための手段と、選択されたビット／センス線対全電気
的に浮動し残・シのビット／センス線対を基準電位に保
つための手段と、選択されたワードＮＹ付勢するための
手段と、前記選択されたビット／センス線対に生じる信
号を検出するための手段と金有するメモリ・システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/280,396 US4404662A (en) | 1981-07-06 | 1981-07-06 | Method and circuit for accessing an integrated semiconductor memory |
| US280396 | 1981-07-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS589288A true JPS589288A (ja) | 1983-01-19 |
| JPH0230119B2 JPH0230119B2 (ja) | 1990-07-04 |
Family
ID=23072907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57081713A Granted JPS589288A (ja) | 1981-07-06 | 1982-05-17 | メモリ・システム |
Country Status (4)
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| EP (1) | EP0069227B1 (ja) |
| JP (1) | JPS589288A (ja) |
| DE (1) | DE3277426D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS619895A (ja) * | 1984-06-25 | 1986-01-17 | インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション | 半導体記憶回路 |
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| JPS5819794A (ja) * | 1981-07-29 | 1983-02-04 | Fujitsu Ltd | 半導体メモリ |
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| US10340276B2 (en) | 2010-03-02 | 2019-07-02 | Zeno Semiconductor, Inc. | Method of maintaining the state of semiconductor memory having electrically floating body transistor |
Citations (1)
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| JPS567291A (en) * | 1979-06-28 | 1981-01-24 | Ibm | Memory operating system |
Family Cites Families (5)
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|---|---|---|---|---|
| JPS568435B2 (ja) * | 1972-09-19 | 1981-02-24 | ||
| FR2304991A1 (fr) * | 1975-03-15 | 1976-10-15 | Ibm | Agencement de circuits pour memoire semi-conductrice et son procede de fonctionnement |
| DE2738678C3 (de) * | 1977-08-27 | 1982-03-04 | Ibm Deutschland Gmbh, 7000 Stuttgart | Monolithisch integrierte Speicherzelle |
| DE2855866C3 (de) * | 1978-12-22 | 1981-10-29 | Ibm Deutschland Gmbh, 7000 Stuttgart | Verfahren und Schaltungsanordnung zum Betreiben eines integrierten Halbleiterspeichers |
| DE2926094A1 (de) * | 1979-06-28 | 1981-01-08 | Ibm Deutschland | Verfahren und schaltungsanordnung zum entladen von bitleitungskapazitaeten eines integrierten halbleiterspeichers |
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- 1982-05-24 DE DE8282104511T patent/DE3277426D1/de not_active Expired
Patent Citations (1)
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| JPS567291A (en) * | 1979-06-28 | 1981-01-24 | Ibm | Memory operating system |
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| JPS619895A (ja) * | 1984-06-25 | 1986-01-17 | インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション | 半導体記憶回路 |
Also Published As
| Publication number | Publication date |
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| US4404662A (en) | 1983-09-13 |
| DE3277426D1 (en) | 1987-11-05 |
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| EP0069227A2 (en) | 1983-01-12 |
| JPH0230119B2 (ja) | 1990-07-04 |
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