JPS5819794A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS5819794A JPS5819794A JP56118613A JP11861381A JPS5819794A JP S5819794 A JPS5819794 A JP S5819794A JP 56118613 A JP56118613 A JP 56118613A JP 11861381 A JP11861381 A JP 11861381A JP S5819794 A JPS5819794 A JP S5819794A
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- Japan
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- word
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/418—Address circuits
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体メモリ特にそのワード線駆動回路に関
する。
する。
半導体メモリは複数のワード線およびビット線を縦横に
配設し、それらの各交点にメモリセルを配設してなる。
配設し、それらの各交点にメモリセルを配設してなる。
スタティックの場合メモリセルは一般にフリップフロッ
プ回路構成をとり、そしてＭＯＳ型の場合該フリップフ
ロップ回路の一対の信号入出力端はトランスファゲート
（ＭＯＳ）ランジスタ）を介して一対のビット線へ接続
され、該ＭＯ８）ランジスタのゲート電極配線がワード
線となる。ゲート電極配線は一般に多結晶シリコンで作
るがこれは比較的大きな抵抗を持ちそして基板との間に
静電容量を持つので、大きな時定数を持つ。第１図はこ
れを説明する図で１０はワードドライバ、１２はワード
線、１４は多数のメモリセルであり、Ｒはワード線の抵
抗、Ｃは同容量を示す。ワード線が該抵抗と容量との積
からなる大きな時定数を持つと、選択されてワードドラ
イバ１０の出力がＬ（ロー）レベルからＨ（ハイ）レベ
ルに変化してもワード線各部特にワードドライバから遠
く離れる部分は直ちには該変化に追従せず、遅れを生じ
るようになる。
プ回路構成をとり、そしてＭＯＳ型の場合該フリップフ
ロップ回路の一対の信号入出力端はトランスファゲート
（ＭＯＳ）ランジスタ）を介して一対のビット線へ接続
され、該ＭＯ８）ランジスタのゲート電極配線がワード
線となる。ゲート電極配線は一般に多結晶シリコンで作
るがこれは比較的大きな抵抗を持ちそして基板との間に
静電容量を持つので、大きな時定数を持つ。第１図はこ
れを説明する図で１０はワードドライバ、１２はワード
線、１４は多数のメモリセルであり、Ｒはワード線の抵
抗、Ｃは同容量を示す。ワード線が該抵抗と容量との積
からなる大きな時定数を持つと、選択されてワードドラ
イバ１０の出力がＬ（ロー）レベルからＨ（ハイ）レベ
ルに変化してもワード線各部特にワードドライバから遠
く離れる部分は直ちには該変化に追従せず、遅れを生じ
るようになる。
第４図はこれを説明する図でＷＤはワードドライバ１０
の出力を示し、Ｗ□は第１図（、）のワード線の電位変
化、特に■、■部分の変化を実線３１点線すで示す。ワ
ード線中間点■でも立上り、立下シが鈍くなるが、末尾
■ではこれが更に著しくなる。立上り、立下りが遅くな
るとメモリの書込み読取υに要する時間が大となシ、高
速動作の点で難がある。第１図（ｂ）はワード線立上り
、立下シのうちの立下りを、ワード線末端に放電用トラ
ンジスタ１６を設けて改善したものである。即ちワード
線の立下）時つまり選択から非選択への切換え時にリセ
ット信号Ｒ８Ｔを発生し、これをトランジスタ１６に加
えて該トランジスタを一時的にオン圧してワード線を放
電させ、電位低下を促進する。第４図のＷ、がこの場合
のワード線各部電位変化を示し、実線ａは中間点■、点
線すは末端■の電位を示す。図示の如く末端■の立下り
は急峻であり、また中間■のそれもトランジスタ１６が
ない場合より速くなる。立上りは不変である。このため
末端■はＨレベルである期間つまり選択期間が短くなる
、ひいてはか＼る末端でも充分な書込み読取りが行なえ
るようメモリ全体の書込み読をり時間を長く設定しなけ
ればならないという難がある。
の出力を示し、Ｗ□は第１図（、）のワード線の電位変
化、特に■、■部分の変化を実線３１点線すで示す。ワ
ード線中間点■でも立上り、立下シが鈍くなるが、末尾
■ではこれが更に著しくなる。立上り、立下りが遅くな
るとメモリの書込み読取υに要する時間が大となシ、高
速動作の点で難がある。第１図（ｂ）はワード線立上り
、立下シのうちの立下りを、ワード線末端に放電用トラ
ンジスタ１６を設けて改善したものである。即ちワード
線の立下）時つまり選択から非選択への切換え時にリセ
ット信号Ｒ８Ｔを発生し、これをトランジスタ１６に加
えて該トランジスタを一時的にオン圧してワード線を放
電させ、電位低下を促進する。第４図のＷ、がこの場合
のワード線各部電位変化を示し、実線ａは中間点■、点
線すは末端■の電位を示す。図示の如く末端■の立下り
は急峻であり、また中間■のそれもトランジスタ１６が
ない場合より速くなる。立上りは不変である。このため
末端■はＨレベルである期間つまり選択期間が短くなる
、ひいてはか＼る末端でも充分な書込み読取りが行なえ
るようメモリ全体の書込み読をり時間を長く設定しなけ
ればならないという難がある。
本発明の第１の目的はか＼る点を改善しようとするにあ
り、ワードドライバで駆動さｈｌ、時定数を持つワード
線の中間に、ワード線の選択、非選択切換え時に一時的
に発生ずるリセット信号でオンオフさ′ｉ′１−るワー
ド線放電用トランジスタを接続したことを特徴とするも
のである。
り、ワードドライバで駆動さｈｌ、時定数を持つワード
線の中間に、ワード線の選択、非選択切換え時に一時的
に発生ずるリセット信号でオンオフさ′ｉ′１−るワー
ド線放電用トランジスタを接続したことを特徴とするも
のである。
ワード線の立上り促進には中継バッファを設けることが
有効である。第２図の２個直列のインバータ１８．２０
がそれで、ワード線１２の中間に挿入する。この場合ワ
ード線１２の各部０．■。
有効である。第２図の２個直列のインバータ１８．２０
がそれで、ワード線１２の中間に挿入する。この場合ワ
ード線１２の各部０．■。
■、■の電位変化は第６図ＷＤおよびＷａに示す如くな
る。即ち０点でけ０点っまシヮードドライバ出力端より
立上りが緩やかになるが、０点ではインバータ２段によ
る整形作用で立上りは急峻となシ、つれて０点の立上り
もがなり速くなる。これに対しインバータ１８．２０に
よる整形がカいと０点立上りは０点より緩やかになり、
■煮立上シはそれより更に緩やかにな）、末端■がＨレ
ベルになる即ち選択状態に表るのはかなり遅れる。
る。即ち０点でけ０点っまシヮードドライバ出力端より
立上りが緩やかになるが、０点ではインバータ２段によ
る整形作用で立上りは急峻となシ、つれて０点の立上り
もがなり速くなる。これに対しインバータ１８．２０に
よる整形がカいと０点立上りは０点より緩やかになり、
■煮立上シはそれより更に緩やかにな）、末端■がＨレ
ベルになる即ち選択状態に表るのはかなり遅れる。
このインバータ１８．２０と放電用トランジスタ１６を
用いるとワード線各部の立上りおよび立下り特性を改善
することができるが、単に両者を併用しただけでは後述
のように余り効果は期待できない。これを適切に解決し
てワード線各部の立上り、立下り特性を改善することが
本発明の他の目的である。次に実施例を参照しながらこ
れらを詳細に説明する。
用いるとワード線各部の立上りおよび立下り特性を改善
することができるが、単に両者を併用しただけでは後述
のように余り効果は期待できない。これを適切に解決し
てワード線各部の立上り、立下り特性を改善することが
本発明の他の目的である。次に実施例を参照しながらこ
れらを詳細に説明する。
第３図は立下り特性を改善する本発明の実施例を示す。
第１図と比較すれば明らかなように本発明では放電用ト
ランジスタ１６をワード線１２の中間（中央近傍）妬接
続する。このようにすると第４図Ｗ３に示すように中間
点■の立下シは急速となり、つれて末端■の立下シも速
くなるが第１図（ｂ）の場合から比べれば遅くなる。こ
のため末端■におけるＨレベル期間は長くなυ、前述の
欠点が改善される。なお中間点■の立下シは急峻になる
が、この部分は立上シが速いからＨレベル期間が過小に
なるようなことはない。このように第３図によれば、最
も遅い立下りは点■でその時間ｔ、は第１図（ｂ）の場
合の最も遅い点■のそれと同じであ、す、放電用トラン
ジスタがない第１図（、）の場合の時間ｔ、より相当短
かく、シかも最も短いＨレベル期間（第１図、第３図の
０点）は第１図の場合より長いという利点が得られる。
ランジスタ１６をワード線１２の中間（中央近傍）妬接
続する。このようにすると第４図Ｗ３に示すように中間
点■の立下シは急速となり、つれて末端■の立下シも速
くなるが第１図（ｂ）の場合から比べれば遅くなる。こ
のため末端■におけるＨレベル期間は長くなυ、前述の
欠点が改善される。なお中間点■の立下シは急峻になる
が、この部分は立上シが速いからＨレベル期間が過小に
なるようなことはない。このように第３図によれば、最
も遅い立下りは点■でその時間ｔ、は第１図（ｂ）の場
合の最も遅い点■のそれと同じであ、す、放電用トラン
ジスタがない第１図（、）の場合の時間ｔ、より相当短
かく、シかも最も短いＨレベル期間（第１図、第３図の
０点）は第１図の場合より長いという利点が得られる。
か＼る放電用トランジスタ１６を立上シ促進用バッファ
１８．２０に組合せると第２図（ｂ）〜（ｄ）が得られ
る。（ｂ）はトランジスタ１６をバッファの入力側に設
けた場合、（Ｃ）は同出力側に設けた場合、（ｄ）はワ
ード線の末端に設けた場合である。各々の場合の特性を
第６図Ｗｂ 、 Ｗｅ 、 Ｗｄに示す。第２図缶）の
場合はワードドライバ１ｏの出力が立上ってもリセット
信号Ｒ８Ｔでまだトランジスタ１６がオンになっている
ので、点■の電位上りが遅くなり、つれて■、■のそれ
も遅くなる。（ωの場合はトランジスタ１６をバッファ
出力側に設けるのでこのようなことはなく、第２図（、
）の放電用トランジスタ１６がない場合と同様になるが
、０点がＲｅ遅延によって１だＨである間にリセット信
号Ｒ３Ｔが入ってトランジスタ１６がオンになりワード
線を放電させるので第６図のＷｅの※で示すように０点
の立下り波形に異常を生じ、またバッファにも過渡電流
を流す欠点がある。また第２図（φの場合は第６図Ｗｄ
の如くなり、０点の立下りが急峻になってＨレベル期間
を短かくする他、０点波形に異常部秦を生じ、かつ過渡
電流を流す。
１８．２０に組合せると第２図（ｂ）〜（ｄ）が得られ
る。（ｂ）はトランジスタ１６をバッファの入力側に設
けた場合、（Ｃ）は同出力側に設けた場合、（ｄ）はワ
ード線の末端に設けた場合である。各々の場合の特性を
第６図Ｗｂ 、 Ｗｅ 、 Ｗｄに示す。第２図缶）の
場合はワードドライバ１ｏの出力が立上ってもリセット
信号Ｒ８Ｔでまだトランジスタ１６がオンになっている
ので、点■の電位上りが遅くなり、つれて■、■のそれ
も遅くなる。（ωの場合はトランジスタ１６をバッファ
出力側に設けるのでこのようなことはなく、第２図（、
）の放電用トランジスタ１６がない場合と同様になるが
、０点がＲｅ遅延によって１だＨである間にリセット信
号Ｒ３Ｔが入ってトランジスタ１６がオンになりワード
線を放電させるので第６図のＷｅの※で示すように０点
の立下り波形に異常を生じ、またバッファにも過渡電流
を流す欠点がある。また第２図（φの場合は第６図Ｗｄ
の如くなり、０点の立下りが急峻になってＨレベル期間
を短かくする他、０点波形に異常部秦を生じ、かつ過渡
電流を流す。
本発明はか＼る点を改善するもので、その実施例を第５
図に示す。第２図と対比すれば明らかなように本発明で
はワード線１２の放電用トランジスタ１６は中継バッフ
ァ１８．２０の入力側に接続し、該トランジスタのゲー
トへのリセット信号Ｒ８Ｔは、中継バッファ出力側の電
位でオンオフされるトランジスタ２２を介して加える。
図に示す。第２図と対比すれば明らかなように本発明で
はワード線１２の放電用トランジスタ１６は中継バッフ
ァ１８．２０の入力側に接続し、該トランジスタのゲー
トへのリセット信号Ｒ８Ｔは、中継バッファ出力側の電
位でオンオフされるトランジスタ２２を介して加える。
また該トランジスタ１６のゲートは、リセット信号の反
転信号Ｒ８Ｔでオンオフされるトランジスタ２４で低電
位点（グランド）へ接続する。第５図（ｂ）は同（、）
の中継バッファ部分の回路例を示す。この図に示すよう
にインバータ１８．２０は例えばゲート、ソースを短絡
したデプレッション型負荷ＭＯＳトランジスタとエンハ
ンスメント型ドライバトランジスタとを直列接続してな
る。壕だインバータ１８．２０を相補型ＭＯ８回路で構
成すれば、よシミ力消費の小さい中継バッファを得るこ
とができる。トランジスタ１６，２２．２４は第５図（
、）と同様である。
転信号Ｒ８Ｔでオンオフされるトランジスタ２４で低電
位点（グランド）へ接続する。第５図（ｂ）は同（、）
の中継バッファ部分の回路例を示す。この図に示すよう
にインバータ１８．２０は例えばゲート、ソースを短絡
したデプレッション型負荷ＭＯＳトランジスタとエンハ
ンスメント型ドライバトランジスタとを直列接続してな
る。壕だインバータ１８．２０を相補型ＭＯ８回路で構
成すれば、よシミ力消費の小さい中継バッファを得るこ
とができる。トランジスタ１６，２２．２４は第５図（
、）と同様である。
このようにするとワード線各部の電位は第６図Ｗｅの如
くなる。即ちワード線選択時には０点が立上った段階で
はまだ０点は立上っていないのでトランジスタ１６はオ
ンに々らず、従って該トランジスタが０点立上りを阻害
し、一時的に放電電流を流して波形を乱すことはない。
くなる。即ちワード線選択時には０点が立上った段階で
はまだ０点は立上っていないのでトランジスタ１６はオ
ンに々らず、従って該トランジスタが０点立上りを阻害
し、一時的に放電電流を流して波形を乱すことはない。
０点が立上る頃リセット信号Ｒ８Ｔは立下っており、代
って反転信号Ｒ８Ｔが立上っているからトランジスタ１
６のゲートはグランドへ落され、該トランジスタがオン
になることはない。こうしてワード線選択時は放電用ト
ランジスタがないのと同じになる。
って反転信号Ｒ８Ｔが立上っているからトランジスタ１
６のゲートはグランドへ落され、該トランジスタがオン
になることはない。こうしてワード線選択時は放電用ト
ランジスタがないのと同じになる。
ワード線非選択時は、リセット信号Ｒ８Ｔが立上ったと
き１だ■点電位はＨレベルであるのでトランジスタ２２
はオンとなり、従ってリセットＲ８Ｔがトランジスタ１
６のゲートに加わって該トランジスタ１６はオンになる
。このため０点の立下りは第６図Ｗｅに示すように急速
に行なわれる。
き１だ■点電位はＨレベルであるのでトランジスタ２２
はオンとなり、従ってリセットＲ８Ｔがトランジスタ１
６のゲートに加わって該トランジスタ１６はオンになる
。このため０点の立下りは第６図Ｗｅに示すように急速
に行なわれる。
つれて■、■点の立下りも急速とガるが、０点の立下り
にはインバータ１８．２０が反転するに要する時間だけ
の遅延はあり、０点立下りには更にそれよす■、■間時
定数による遅延がある。従って最も遅く立上る点■は最
も遅く立下ることになり、該点０部分の１■レベル期間
が過小になることは回避される。
にはインバータ１８．２０が反転するに要する時間だけ
の遅延はあり、０点立下りには更にそれよす■、■間時
定数による遅延がある。従って最も遅く立上る点■は最
も遅く立下ることになり、該点０部分の１■レベル期間
が過小になることは回避される。
なおリセット信号Ｒ８Ｔはローアドレス信号の切換え時
に発生させるので１ワード線について見れば選択から非
選択への切換時および非選択から選択への切換時の両方
で発生する。またワード線を充分放電させる必要から所
定のパルス幅が必要である。
に発生させるので１ワード線について見れば選択から非
選択への切換時および非選択から選択への切換時の両方
で発生する。またワード線を充分放電させる必要から所
定のパルス幅が必要である。
以上説明したように本発明によればワード線の立上りお
よび立下ねを促進でき、大容量メモリに用いて効果があ
る。なおこのメモリとしてはＭ ＯＳスタティックメモ
リの他にバイポーラ１２Ｌメそりなどワード線が亮抵抗
のもぐ）が好適力・適用対象である。
よび立下ねを促進でき、大容量メモリに用いて効果があ
る。なおこのメモリとしてはＭ ＯＳスタティックメモ
リの他にバイポーラ１２Ｌメそりなどワード線が亮抵抗
のもぐ）が好適力・適用対象である。
卯：１「１はワード線立下り促進回路を説明する回路図
、第２図はワード紳立上シ、立下シ促進回路を説明する
回路図、第３図、第５図は本発明の実施例を示す回路図
、第４図および城゛６図は回路動作を説明する波形図で
ある。 図面で１０はワードドライバ、１２はワード線、Ｒ８Ｔ
はリセット信号、１６はワード線放電用トランジスタ、
１８．２０は中継用バッファ、２２は中継用バッファ出
力側１′亀位でオンオフでれるトランジスタである。 出願人 富士通株式会社 代胛人弁理士 青 柳 稔艷・ μｍＩ ゆ １ 「−” ま １−Σｊ ・−−−−ニ ー′−１Ｉ ・−ｍ：でｒ丁ゴ ζｉ： Ｊ Ｌへ １・ ＋−ｊ−〇 ＝−１゛ 第４［」 ムう ｌ：ｉ ニー、１．、。
、第２図はワード紳立上シ、立下シ促進回路を説明する
回路図、第３図、第５図は本発明の実施例を示す回路図
、第４図および城゛６図は回路動作を説明する波形図で
ある。 図面で１０はワードドライバ、１２はワード線、Ｒ８Ｔ
はリセット信号、１６はワード線放電用トランジスタ、
１８．２０は中継用バッファ、２２は中継用バッファ出
力側１′亀位でオンオフでれるトランジスタである。 出願人 富士通株式会社 代胛人弁理士 青 柳 稔艷・ μｍＩ ゆ １ 「−” ま １−Σｊ ・−−−−ニ ー′−１Ｉ ・−ｍ：でｒ丁ゴ ζｉ： Ｊ Ｌへ １・ ＋−ｊ−〇 ＝−１゛ 第４［」 ムう ｌ：ｉ ニー、１．、。
Claims (1)
- 【特許請求の範囲】 （１１ワードドライバで駆動され、時定数を持つワード
線の中間に、ワード線の選択、非選択切換え時に一時的
に発生するりセット化号でオンオンされるワード線放電
用トランジスタを接続したことを特徴とする半導体メモ
リ。 （２）ワードドライバで駆動され、時定数を持つワード
線の中間に中継用バッファを挿入し、その入力側にワー
ド線放電用トランジスタを接続し、該中継用バッファの
出力側の電位でオンオフされるトランジスタを介して該
放電用トランジスタをリセット信号によυオンオフ制御
するようにしてなることを特徴とする半導体メモリ０
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56118613A JPS5819794A (ja) | 1981-07-29 | 1981-07-29 | 半導体メモリ |
| EP82303981A EP0071470B1 (en) | 1981-07-29 | 1982-07-28 | Semiconductor memory device including a wordline discharge |
| DE8282303981T DE3278652D1 (en) | 1981-07-29 | 1982-07-28 | Semiconductor memory device including a wordline discharge |
| US06/402,427 US4516224A (en) | 1981-07-29 | 1982-07-28 | Semiconductor memory |
| IE1831/82A IE54004B1 (en) | 1981-07-29 | 1982-07-29 | Semiconductor memory device including a wordline discharge |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56118613A JPS5819794A (ja) | 1981-07-29 | 1981-07-29 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5819794A true JPS5819794A (ja) | 1983-02-04 |
| JPS6239518B2 JPS6239518B2 (ja) | 1987-08-24 |
Family
ID=14740876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56118613A Granted JPS5819794A (ja) | 1981-07-29 | 1981-07-29 | 半導体メモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4516224A (ja) |
| EP (1) | EP0071470B1 (ja) |
| JP (1) | JPS5819794A (ja) |
| DE (1) | DE3278652D1 (ja) |
| IE (1) | IE54004B1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59174023A (ja) * | 1983-03-24 | 1984-10-02 | Toshiba Corp | 超大規模集積回路 |
| JPS61242390A (ja) * | 1985-04-19 | 1986-10-28 | Matsushita Electronics Corp | ワ−ド線駆動回路 |
| JPH02277887A (ja) * | 1989-04-14 | 1990-11-14 | Toray Ind Inc | 防汚性布帛 |
| US6307793B1 (en) | 1999-06-29 | 2001-10-23 | Kabushiki Kaisha Toshiba | Memory device, coupling noise eliminator, and coupling noise elimination method |
| JP2019510333A (ja) * | 2016-03-30 | 2019-04-11 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | ワード線調整スキーム |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4617652A (en) * | 1979-01-24 | 1986-10-14 | Xicor, Inc. | Integrated high voltage distribution and control systems |
| JPS60182096A (ja) * | 1984-02-29 | 1985-09-17 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0612612B2 (ja) * | 1987-03-06 | 1994-02-16 | 株式会社東芝 | 半導体記憶装置 |
| US5161121A (en) * | 1988-06-27 | 1992-11-03 | Oki Electric Industry Co., Ltd. | Random access memory including word line clamping circuits |
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