JPH05276009A - 出力回路 - Google Patents
出力回路Info
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- JPH05276009A JPH05276009A JP4000053A JP5392A JPH05276009A JP H05276009 A JPH05276009 A JP H05276009A JP 4000053 A JP4000053 A JP 4000053A JP 5392 A JP5392 A JP 5392A JP H05276009 A JPH05276009 A JP H05276009A
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Abstract
(57)【要約】
【目的】出力データ信号のレベルが遷移する時の出力ノ
イズのピークを、アクセスの高速性を確保しつつ抑制し
た出力回路を提供する。 【構成】出力用ＮＭＯＳトランジスタＮ2 のゲート電位
がロウレベルからハイレベルに遷移する時に、ＮＭＯＳ
トランジスタＮ3 およびＮ4 で、一度（ＶCC−２ＶTN）
の中間電位に上げることで、出力ノイズのピークを抑え
る。その後、更に容量Ｃによってブート・アップしてＮ
ＭＯＳトランジスタＮ2 のゲート電位を高位電源電圧Ｖ
CCまで上げることによりアクセスの高速性を確保する。
この一連の回路動作に要する時間差は、遅延回路５およ
びＮＯＲ回路６によって得る。
イズのピークを、アクセスの高速性を確保しつつ抑制し
た出力回路を提供する。 【構成】出力用ＮＭＯＳトランジスタＮ2 のゲート電位
がロウレベルからハイレベルに遷移する時に、ＮＭＯＳ
トランジスタＮ3 およびＮ4 で、一度（ＶCC−２ＶTN）
の中間電位に上げることで、出力ノイズのピークを抑え
る。その後、更に容量Ｃによってブート・アップしてＮ
ＭＯＳトランジスタＮ2 のゲート電位を高位電源電圧Ｖ
CCまで上げることによりアクセスの高速性を確保する。
この一連の回路動作に要する時間差は、遅延回路５およ
びＮＯＲ回路６によって得る。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳＦＥＴによって
構成された出力回路に関するものである。
構成された出力回路に関するものである。
【０００２】
【従来の技術】従来の出力回路の一例の回路図を図４
（ａ）に示す。図４（ａ）を参照するとこの出力回路
は、２つのＮＡＮＤ回路１および２と、２つの反転回路
３および４と、直列に接続された２つのＮＭＯＳトラン
ジスタＮ1 およびＮ2 と、抵抗Ｒとからなっている。尚
同図中で信号ＯＥは、アウトプット・イネーブル信号
を、信号ＤN およびその反転信号ＤR は前段の回路（図
示せず）で増幅されたデータ信号を、ＤOUT は、この出
力回路からの出力データ信号である。以下に図４（ｂ）
に示すタイムチャートを使ってこの出力回路の動作説明
をする。簡単のため、入出力が１ビット構成のランダム
アクセスメモリを考える。アドレス信号により行アドレ
スと列アドレスが決定され、メモリーアレイ内の１ビッ
トが選択される。選択された１ビットのデータはデータ
アンプにより増幅され、データ信号ＤN およびその反転
信号ＤR として出力回路に送られる。図４（ｂ）に示さ
れるタイムチャートは、データ信号が送られ外部への出
力データが決定したところからはじまっている。外部出
力データが決定すると、外部信号により出力要請があっ
た場合は、アウトプット・イネーブル信号ＯＥがロウか
らハイになる。この場合、データ信号ＤR がハイでデー
タ信号ＤN がロウであるので、ＮＡＮＤ回路２の出力が
ロウからハイになる。従ってＮＭＯＳトランジスタＮ2
がオン状態となる。この時、前のサイクルで外部出力デ
ータがハイでその外部出力データが次のサイクルまで保
持される構成になっていたとすると、ハイレベル信号出
力時には、ＮＭＯＳトランジスタＮ1 がオンして出力さ
れるので、前サイクルでの出力データ信号ＤOUT レベル
は（ＶCC−ＶTN）（但し、ＶCCは高位電源電圧，ＶTNは
ＮＭＯＳトランジスタのしきい値電圧）のレベルであ
る。その後、ＮＭＯＳトランジスタＮ2 がオンし、出力
データ信号ＤOUT が（ＶCC−ＶTN）からグランドレベル
のロウとなり、ロウデータが出力される。この場合、抵
抗Ｒは出力データ信号ＤOUTがハイからロウになる時の
出力ノイズのピーク、つまりグランド電位の浮きを小さ
くするために設けられたものである。その後、外部から
の信号により外部出力用のＮＭＯＳトランジスタＮ2 を
オフする要請があると、アウトアップ・イネーブル信号
ＯＥがハイからロウとなる。そして、ＮＡＮＤ回路２お
よび反転回路４を介してＮＭＯＳトランジスタＮ2 のゲ
ート電位もハイからロウとなり、このＮＭＯＳトランジ
スタのＮ2 がオフして出力が遮断される。出力データ信
号ＤOUTがロウからハイへ遷移する場合も同様である。
（ａ）に示す。図４（ａ）を参照するとこの出力回路
は、２つのＮＡＮＤ回路１および２と、２つの反転回路
３および４と、直列に接続された２つのＮＭＯＳトラン
ジスタＮ1 およびＮ2 と、抵抗Ｒとからなっている。尚
同図中で信号ＯＥは、アウトプット・イネーブル信号
を、信号ＤN およびその反転信号ＤR は前段の回路（図
示せず）で増幅されたデータ信号を、ＤOUT は、この出
力回路からの出力データ信号である。以下に図４（ｂ）
に示すタイムチャートを使ってこの出力回路の動作説明
をする。簡単のため、入出力が１ビット構成のランダム
アクセスメモリを考える。アドレス信号により行アドレ
スと列アドレスが決定され、メモリーアレイ内の１ビッ
トが選択される。選択された１ビットのデータはデータ
アンプにより増幅され、データ信号ＤN およびその反転
信号ＤR として出力回路に送られる。図４（ｂ）に示さ
れるタイムチャートは、データ信号が送られ外部への出
力データが決定したところからはじまっている。外部出
力データが決定すると、外部信号により出力要請があっ
た場合は、アウトプット・イネーブル信号ＯＥがロウか
らハイになる。この場合、データ信号ＤR がハイでデー
タ信号ＤN がロウであるので、ＮＡＮＤ回路２の出力が
ロウからハイになる。従ってＮＭＯＳトランジスタＮ2
がオン状態となる。この時、前のサイクルで外部出力デ
ータがハイでその外部出力データが次のサイクルまで保
持される構成になっていたとすると、ハイレベル信号出
力時には、ＮＭＯＳトランジスタＮ1 がオンして出力さ
れるので、前サイクルでの出力データ信号ＤOUT レベル
は（ＶCC−ＶTN）（但し、ＶCCは高位電源電圧，ＶTNは
ＮＭＯＳトランジスタのしきい値電圧）のレベルであ
る。その後、ＮＭＯＳトランジスタＮ2 がオンし、出力
データ信号ＤOUT が（ＶCC−ＶTN）からグランドレベル
のロウとなり、ロウデータが出力される。この場合、抵
抗Ｒは出力データ信号ＤOUTがハイからロウになる時の
出力ノイズのピーク、つまりグランド電位の浮きを小さ
くするために設けられたものである。その後、外部から
の信号により外部出力用のＮＭＯＳトランジスタＮ2 を
オフする要請があると、アウトアップ・イネーブル信号
ＯＥがハイからロウとなる。そして、ＮＡＮＤ回路２お
よび反転回路４を介してＮＭＯＳトランジスタＮ2 のゲ
ート電位もハイからロウとなり、このＮＭＯＳトランジ
スタのＮ2 がオフして出力が遮断される。出力データ信
号ＤOUTがロウからハイへ遷移する場合も同様である。
【０００３】
【発明が解決しようとする課題】上述した従来の出力回
路は、出力ノイズを低減させる為に、抵抗Ｒが設けられ
ているのでノイズ低減の効果を上げようとする程、出力
データ信号ＤOUT がハイレベルからロウレベルに変化す
る時に、出力データ信号ＤOUT が所定のロウレベルに達
するまでの時間、つまりロウ出力時のアクセスが遅れる
という問題点があった。また抵抗Ｒを大きくすると、出
力データ信号ＤOUT 出力端子に負荷抵抗があった場合
に、ロウレベルが高くなるという問題点があった。
路は、出力ノイズを低減させる為に、抵抗Ｒが設けられ
ているのでノイズ低減の効果を上げようとする程、出力
データ信号ＤOUT がハイレベルからロウレベルに変化す
る時に、出力データ信号ＤOUT が所定のロウレベルに達
するまでの時間、つまりロウ出力時のアクセスが遅れる
という問題点があった。また抵抗Ｒを大きくすると、出
力データ信号ＤOUT 出力端子に負荷抵抗があった場合
に、ロウレベルが高くなるという問題点があった。
【０００４】また、出力データ信号ＤOUT がロウレベル
からハイレベルに変化する時、すなわちハイ出力時につ
いても、上と同様にアクセスの遅れとハイレベルの低下
が起る。
からハイレベルに変化する時、すなわちハイ出力時につ
いても、上と同様にアクセスの遅れとハイレベルの低下
が起る。
【０００５】
【課題を解決するための手段】本発明の出力回路は、出
力点を駆動する出力ＭＯＳ電界効果トランジスタのゲー
ト電位を、一度中間電位にした後に電源電位に遷移させ
る手段を有している。
力点を駆動する出力ＭＯＳ電界効果トランジスタのゲー
ト電位を、一度中間電位にした後に電源電位に遷移させ
る手段を有している。
【０００６】
【作用】本発明の出力回路は、出力ノイズを低減させる
為に、出力データ信号ＤOUT 出力用ＮＭＯＳトランジス
タのゲート電位をグランド電位から中間電位まで上げ
て、そこで止め、出力レベルがある程度変化するまで待
った後、ゲート電位を電源電位まで上げる回路構成とな
っている。この為、アクセスの速度を犠牲にすることな
しに出力のピークノイズが低減できる。又、抵抗を付け
る必要がないので、ロウレベルが高くならないしハイレ
ベルの低下も起らない。
為に、出力データ信号ＤOUT 出力用ＮＭＯＳトランジス
タのゲート電位をグランド電位から中間電位まで上げ
て、そこで止め、出力レベルがある程度変化するまで待
った後、ゲート電位を電源電位まで上げる回路構成とな
っている。この為、アクセスの速度を犠牲にすることな
しに出力のピークノイズが低減できる。又、抵抗を付け
る必要がないので、ロウレベルが高くならないしハイレ
ベルの低下も起らない。
【０００７】
【実施例】次に本発明の最適な実施例について、図面を
参照して説明する。図１は、本発明の一実施例による出
力回路の回路図である。図１を参照すると、本実施例
は、２つのＮＡＮＤ回路１及び２と、２つの反転回路３
及び４と、遅延回路５と、容量Ｃと、６つのＮＭＯＳト
ランジスタＮ1 〜Ｎ6 と、ＮＯＲ回路６とからなってい
る。尚、信号ＯＥはアウトプット・イネーブル信号、信
号ＤN およびその反転信号ＤR は、前段の回路（図示せ
ず）で増幅されたデータ信号、信号ＤOUT は、外部への
出力データ信号である。
参照して説明する。図１は、本発明の一実施例による出
力回路の回路図である。図１を参照すると、本実施例
は、２つのＮＡＮＤ回路１及び２と、２つの反転回路３
及び４と、遅延回路５と、容量Ｃと、６つのＮＭＯＳト
ランジスタＮ1 〜Ｎ6 と、ＮＯＲ回路６とからなってい
る。尚、信号ＯＥはアウトプット・イネーブル信号、信
号ＤN およびその反転信号ＤR は、前段の回路（図示せ
ず）で増幅されたデータ信号、信号ＤOUT は、外部への
出力データ信号である。
【０００８】以下に、図２に示されるタイムチャートを
使って動作の説明をする。簡単のため、従来の出力回路
と同様に入出力が１ビット構成のランダムアクセスメモ
リを考える。アドレス信号により行アドレスと列アドレ
スが決定され、メモリーアレイ内の１ビットが選択され
る。選択された１ビットのデータはデータアンプ（図示
せず）により増幅され、データ信号ＤN およびその反転
信号ＤR として、出力回路に送られる。図２のタイムチ
ャートは、データ信号ＤN ，ＤR が出力回路に送られ外
部への出力データが決定したところからはじまってい
る。外部出力データが決定したあと外部からの信号によ
り出力要請があると、アウトプット・イネーブルＯＥが
ロウがハイとなる。この場合、データ信号ＤR がハイで
データ信号ＤN がロウであるので、ＮＡＮＤ回路２の出
力がハイからロウになる。又、反転回路４の出力がロウ
からハイとなる。これにより、ＮＭＯＳトランジスタＮ
3 がオン状態となる。この場合、ＮＭＯＳトランジスタ
Ｎ5 ，Ｎ6 がすでにオフ状態となっているので、節点Ｂ
（ＮＭＯＳトランジスタＮ4 のゲート電極）は（ＶCC−
ＶTN）のレベルとなり、ＮＭＯＳトランジスタＮ2 のゲ
ート電位は（ＶCC−２ＶTN）となる。これにより、ＮＭ
ＯＳトランジスタＮ2 がオン状態となる。この時、出力
データ信号ＤOUT のレベルは、前サイクルでハイ出力で
あったとすると、（ＶCC−ＶTN）のレベルからロウレベ
ルへと変化する。この場合、ＮＭＯＳトランジスタＮ2
のゲート電位が（ＶCC−２ＶTN）であるので、出力ノイ
ズのピークレベルは従来よりも低減されている。更に出
力データ信号ＤOUT のレベルがある程度、下がったとこ
ろで遅延回路５の出力端がハイからロウになるので、Ｎ
ＯＲ回路６の出力がロウからハイになる。このため節点
Ｂの電位が容量Ｃによりブート・アップされ、約（２Ｖ
CC−ＶTN）レベルとなる。この結果、ＮＭＯＳトランジ
スタＮ2 のゲート電位もＶCCレベルまで上りＮＭＯＳト
ランジスタＮ2 の電流能力も上るので、出力データ信号
ＤOUT レベルは、それまでよりも速くロウレベルへと変
化する。すなわち、出力ノイズのピークレベルを低減さ
せつつ、アクセスの遅れも小さくできる。
使って動作の説明をする。簡単のため、従来の出力回路
と同様に入出力が１ビット構成のランダムアクセスメモ
リを考える。アドレス信号により行アドレスと列アドレ
スが決定され、メモリーアレイ内の１ビットが選択され
る。選択された１ビットのデータはデータアンプ（図示
せず）により増幅され、データ信号ＤN およびその反転
信号ＤR として、出力回路に送られる。図２のタイムチ
ャートは、データ信号ＤN ，ＤR が出力回路に送られ外
部への出力データが決定したところからはじまってい
る。外部出力データが決定したあと外部からの信号によ
り出力要請があると、アウトプット・イネーブルＯＥが
ロウがハイとなる。この場合、データ信号ＤR がハイで
データ信号ＤN がロウであるので、ＮＡＮＤ回路２の出
力がハイからロウになる。又、反転回路４の出力がロウ
からハイとなる。これにより、ＮＭＯＳトランジスタＮ
3 がオン状態となる。この場合、ＮＭＯＳトランジスタ
Ｎ5 ，Ｎ6 がすでにオフ状態となっているので、節点Ｂ
（ＮＭＯＳトランジスタＮ4 のゲート電極）は（ＶCC−
ＶTN）のレベルとなり、ＮＭＯＳトランジスタＮ2 のゲ
ート電位は（ＶCC−２ＶTN）となる。これにより、ＮＭ
ＯＳトランジスタＮ2 がオン状態となる。この時、出力
データ信号ＤOUT のレベルは、前サイクルでハイ出力で
あったとすると、（ＶCC−ＶTN）のレベルからロウレベ
ルへと変化する。この場合、ＮＭＯＳトランジスタＮ2
のゲート電位が（ＶCC−２ＶTN）であるので、出力ノイ
ズのピークレベルは従来よりも低減されている。更に出
力データ信号ＤOUT のレベルがある程度、下がったとこ
ろで遅延回路５の出力端がハイからロウになるので、Ｎ
ＯＲ回路６の出力がロウからハイになる。このため節点
Ｂの電位が容量Ｃによりブート・アップされ、約（２Ｖ
CC−ＶTN）レベルとなる。この結果、ＮＭＯＳトランジ
スタＮ2 のゲート電位もＶCCレベルまで上りＮＭＯＳト
ランジスタＮ2 の電流能力も上るので、出力データ信号
ＤOUT レベルは、それまでよりも速くロウレベルへと変
化する。すなわち、出力ノイズのピークレベルを低減さ
せつつ、アクセスの遅れも小さくできる。
【０００９】出力をオフする場合は、アウトプット・イ
ネーブル信号ＯＥがハイからロウとなりＮＡＮＤ回路２
の出力がロウからハイとなる。これにより、ＮＭＯＳト
ランジスタＮ5 ，Ｎ6 がオン状態となり節点Ｂがロウレ
ベルになる。又、反転回路４の出力がロウになるので、
ＮＭＯＳトランジスタＮ2 のゲート電位もロウレベルと
なり、このＮＭＯＳトランジスタＮ2 がオフし、出力が
遮断される。出力データ信号ＤOUT がロウからハイへ遷
移する場合の回路動作は従来の出力回路と同じである。
ネーブル信号ＯＥがハイからロウとなりＮＡＮＤ回路２
の出力がロウからハイとなる。これにより、ＮＭＯＳト
ランジスタＮ5 ，Ｎ6 がオン状態となり節点Ｂがロウレ
ベルになる。又、反転回路４の出力がロウになるので、
ＮＭＯＳトランジスタＮ2 のゲート電位もロウレベルと
なり、このＮＭＯＳトランジスタＮ2 がオフし、出力が
遮断される。出力データ信号ＤOUT がロウからハイへ遷
移する場合の回路動作は従来の出力回路と同じである。
【００１０】次に、本発明の第２の実施例について説明
する。図３は、本発明の第２の実施例による出力回路の
回路図である。図３を参照すると、本実施例は、２つの
ＮＡＮＤ回路１，２と、２つの反転回路３，４と、遅延
回路５と、ＮＯＲ回路６と、容量Ｃと、６つのＮＭＯＳ
トランジスタＮ1 〜Ｎ6 とからなっている。本実施例で
は、データ信号ＤN ，ＤR のレベルが第１の実施例とは
逆の時に、効果が表われる。すなわち、データ信号ＤN
がハイでデータ信号ＤR がロウの時に、アウトプット信
号ＯＥがハイになって、出力データ信号ＤOUT がハイに
遷移する時に、ＮＡＮＤ回路１と出力のＮＭＯＳトラン
ジスタＮ1 のゲート電極との間に設けられた回路が、第
１の実施例の場合と同様の動作をする。これによって、
出力のＮＭＯＳトランジスタＮ1 のゲート電位がロウか
らハイに遷移する途中でいったん（ＶCC−２ＶTN）の中
間電位になった後さらに高位電源レベルＶCCまで上昇す
るので、出力データ信号ＤOUT がハイになる時（ハイ出
力時）のアクセスは遅くならず、しかも出力ノイズが抑
制される。
する。図３は、本発明の第２の実施例による出力回路の
回路図である。図３を参照すると、本実施例は、２つの
ＮＡＮＤ回路１，２と、２つの反転回路３，４と、遅延
回路５と、ＮＯＲ回路６と、容量Ｃと、６つのＮＭＯＳ
トランジスタＮ1 〜Ｎ6 とからなっている。本実施例で
は、データ信号ＤN ，ＤR のレベルが第１の実施例とは
逆の時に、効果が表われる。すなわち、データ信号ＤN
がハイでデータ信号ＤR がロウの時に、アウトプット信
号ＯＥがハイになって、出力データ信号ＤOUT がハイに
遷移する時に、ＮＡＮＤ回路１と出力のＮＭＯＳトラン
ジスタＮ1 のゲート電極との間に設けられた回路が、第
１の実施例の場合と同様の動作をする。これによって、
出力のＮＭＯＳトランジスタＮ1 のゲート電位がロウか
らハイに遷移する途中でいったん（ＶCC−２ＶTN）の中
間電位になった後さらに高位電源レベルＶCCまで上昇す
るので、出力データ信号ＤOUT がハイになる時（ハイ出
力時）のアクセスは遅くならず、しかも出力ノイズが抑
制される。
【００１１】
【発明の効果】以上説明したように、本発明の出力回路
では、出力用ＮＭＯＳトランジスタのゲート電位を、グ
ランドレベルから一度（ＶCC−２ＶTN）の中間電位にし
た後、出力データ信号ＤOUT のレベルがある程度変化し
た後、更に高位電源電圧ＶCCレベルまで上げている。こ
れにより、本発明によれば出力用のＮＭＯＳトランジス
タの電流能力を大きくしても出力ノイズのピークレベル
を抑制できるので、アクセスの高速性を確保できる。ま
たロウレベルを低く押え回路の動作マージンを確保する
ことができる。
では、出力用ＮＭＯＳトランジスタのゲート電位を、グ
ランドレベルから一度（ＶCC−２ＶTN）の中間電位にし
た後、出力データ信号ＤOUT のレベルがある程度変化し
た後、更に高位電源電圧ＶCCレベルまで上げている。こ
れにより、本発明によれば出力用のＮＭＯＳトランジス
タの電流能力を大きくしても出力ノイズのピークレベル
を抑制できるので、アクセスの高速性を確保できる。ま
たロウレベルを低く押え回路の動作マージンを確保する
ことができる。
【図１】本発明の第１の実施例による出力回路の回路図
である。
である。
【図２】図１に示される回路の動作を説明するための動
作波形図である。
作波形図である。
【図３】本発明の第２の実施例による出力回路図であ
る。
る。
【図４】分図（ａ）は、従来の出力回路の一例の回路図
である。分図（ｂ）は、分図（ａ）に示される回路の動
作を説明するための動作波形図である。
である。分図（ｂ）は、分図（ａ）に示される回路の動
作を説明するための動作波形図である。
１，２ ＮＡＮＤ回路 ３，４ 反転回路 ５ 遅延回路 ６ ＮＯＲ回路
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175 19/003 Ｚ 8941−5Ｊ
Claims (3)
- 【請求項１】 出力点を駆動する出力ＭＯＳ電界効果ト
ランジスタのゲート電位を、一度中間電位にした後に電
源電位に遷移させる手段を有する出力回路。 - 【請求項２】 少なくとも、出力端子と低位電源端子と
の間に接続されたプルダウン用の出力ＭＯＳ電界効果ト
ランジスタと、 出力側電極が前記出力ＭＯＳ電界効果トランジスタのゲ
ート電極に接続され、入力側電極には入力信号の反転信
号が入力されるトランスファゲート用ＭＯＳ電界効果ト
ランジスタと、 高位電源端子と前記トランスファゲート用ＭＯＳ電界効
果トランジスタのゲート電極との間に接続され、ゲート
には前記入力信号の反転信号が入力されるＭＯＳ電界効
果トランジスタと、 遅延回路と一端が前記トランスファゲート用ＭＯＳ電界
効果トランジスタのゲート電極に接続された容量とを含
み、前記入力信号の立ち下りに所定時間の遅延を加えて
前記トランスファ用電界効果トランジスタのゲート電位
を昇圧する回路とを有する出力回路。 - 【請求項３】 少なくとも、高位電源端子と出力端子と
の間に接続されたプルアップ用の出力ＭＯＳ電界効果ト
ランジスタと、 出力側電極が前記出力ＭＯＳ電界効果トランジスタのゲ
ート電極に接続され、入力側電極には入力信号の反転信
号が入力されるトランスファゲート用ＭＯＳ電極効果ト
ランジスタと、 高位電源端子と前記トランスファゲート用ＭＯＳ電界効
果トランジスタのゲート電極との間に接続され、ゲート
には前記入力信号の反転信号が入力されるＭＯＳ電界効
果トランジスタと、 遅延回路と一端が前記トランスファゲート用ＭＯＳ電界
効果トランジスタのゲート電極に接続された容量とを含
み、前記入力信号の立ち下りに所定時間の遅延を加えて
前記トランスファ用電界効果トランジスタのゲート電位
を昇圧する回路とを有する出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4000053A JPH05276009A (ja) | 1992-01-06 | 1992-01-06 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4000053A JPH05276009A (ja) | 1992-01-06 | 1992-01-06 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05276009A true JPH05276009A (ja) | 1993-10-22 |
Family
ID=11463504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4000053A Pending JPH05276009A (ja) | 1992-01-06 | 1992-01-06 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05276009A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07183780A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 出力バッファ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0323716A (ja) * | 1989-06-20 | 1991-01-31 | Mitsubishi Electric Corp | 出力回路 |
-
1992
- 1992-01-06 JP JP4000053A patent/JPH05276009A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0323716A (ja) * | 1989-06-20 | 1991-01-31 | Mitsubishi Electric Corp | 出力回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07183780A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 出力バッファ回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980512 |