JP3158505B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3158505B2 JP3158505B2 JP18560491A JP18560491A JP3158505B2 JP 3158505 B2 JP3158505 B2 JP 3158505B2 JP 18560491 A JP18560491 A JP 18560491A JP 18560491 A JP18560491 A JP 18560491A JP 3158505 B2 JP3158505 B2 JP 3158505B2
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Description
【０００１】
【産業上の利用分野】本発明は、ダイナミックランダム
アクセスメモリ（以下、ＤＲＡＭと呼ぶ）と称される半
導体記憶装置に関し、特にワード線レベル発生器の改良
に関する。
アクセスメモリ（以下、ＤＲＡＭと呼ぶ）と称される半
導体記憶装置に関し、特にワード線レベル発生器の改良
に関する。
【０００２】
【従来の技術】従来のワード線レベル発生器は図６に示
すようにＲＡ回路１、ＲＡＩ回路２、及びＸ−デコーダ
回路３を有している。ＲＡ回路１はワード線の基準電圧
を決める回路であり、ワード線の電圧をＶcc以上に引き
上げるための回路である。ＲＡＩ回路２はＲＡ回路１で
生成したワード線の基準電圧をブロック毎に選択させる
回路であり、複数個に分割されたＤＲＡＭのセルアレイ
のブロックのうち、１つを選択するための回路である。
すようにＲＡ回路１、ＲＡＩ回路２、及びＸ−デコーダ
回路３を有している。ＲＡ回路１はワード線の基準電圧
を決める回路であり、ワード線の電圧をＶcc以上に引き
上げるための回路である。ＲＡＩ回路２はＲＡ回路１で
生成したワード線の基準電圧をブロック毎に選択させる
回路であり、複数個に分割されたＤＲＡＭのセルアレイ
のブロックのうち、１つを選択するための回路である。
【０００３】ワード線を駆動するには通常Ｖcc（電源電
圧）レベルよりも高いレベルを必要とする。これは、ｎ
チャンネル型セルトランジスタのしきい値より高いレベ
ルを加えないと、トランジスタが動作しないためであ
る。セルにハイレベルを書き込むとき、このハイレベル
をＶccレベルにするためにはワード線のレベルを、Ｖcc
レベルに、ｎチャンネル型セルトランジスタのしきい値
分を加えたレベルに設定する必要がある。また、読みだ
し時も同様に、セル容量の電位を少しでも大きくとるた
めには、ワード線のレベルをｎチャンネル型セルトラン
ジスタのしきい値分だけ、Ｖccより高く設定する必要が
ある。
圧）レベルよりも高いレベルを必要とする。これは、ｎ
チャンネル型セルトランジスタのしきい値より高いレベ
ルを加えないと、トランジスタが動作しないためであ
る。セルにハイレベルを書き込むとき、このハイレベル
をＶccレベルにするためにはワード線のレベルを、Ｖcc
レベルに、ｎチャンネル型セルトランジスタのしきい値
分を加えたレベルに設定する必要がある。また、読みだ
し時も同様に、セル容量の電位を少しでも大きくとるた
めには、ワード線のレベルをｎチャンネル型セルトラン
ジスタのしきい値分だけ、Ｖccより高く設定する必要が
ある。
【０００４】このＶccより高い電圧を発生させるため
に、図７の接点Ｂのレベルをロウレベルからハイレベル
に変動させ、次の容量とのカップル効果により、大容量
の出力である接点Ａの電位はＶｃｃレベルより高いレベ
ルを得ることができる。この効果を利用し、ワード線を
駆動させるＲＡ信号のレベルをＶccレベルより高いレベ
ルに保っている。このＲＡ信号からプレート選択、Ｘ−
デコーダ選択のＲＡＩ回路を介してワード線を駆動させ
る。従って、ワード線レベル発生信号であるＲＡ信号の
レベルがワード線の駆動のレベルとなる。
に、図７の接点Ｂのレベルをロウレベルからハイレベル
に変動させ、次の容量とのカップル効果により、大容量
の出力である接点Ａの電位はＶｃｃレベルより高いレベ
ルを得ることができる。この効果を利用し、ワード線を
駆動させるＲＡ信号のレベルをＶccレベルより高いレベ
ルに保っている。このＲＡ信号からプレート選択、Ｘ−
デコーダ選択のＲＡＩ回路を介してワード線を駆動させ
る。従って、ワード線レベル発生信号であるＲＡ信号の
レベルがワード線の駆動のレベルとなる。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
ワード線レベル発生器では、ワード線のレベルをワード
線レベル発生信号であるＲＡ信号のレベルで直接駆動さ
れていたため、ロングサイクルで使用したり、ページモ
ードを使用するときなど、ワード線を長時間にわたり駆
動させていると、デジット線、隣接ワード線又はブート
アップ回路からのリークにより、ワード線レベルの低下
及びワード線のレベル発生信号自身のレベルが低下して
しまう可能性があった。このワード線レベルが低下する
と前述したようにセルトランジスタのゲートレベルも低
下する。このためセルの書き込みレベル及び読みだし時
のレベルも低下するため、読みだし時に誤動作を起こし
やすいという問題があった。
ワード線レベル発生器では、ワード線のレベルをワード
線レベル発生信号であるＲＡ信号のレベルで直接駆動さ
れていたため、ロングサイクルで使用したり、ページモ
ードを使用するときなど、ワード線を長時間にわたり駆
動させていると、デジット線、隣接ワード線又はブート
アップ回路からのリークにより、ワード線レベルの低下
及びワード線のレベル発生信号自身のレベルが低下して
しまう可能性があった。このワード線レベルが低下する
と前述したようにセルトランジスタのゲートレベルも低
下する。このためセルの書き込みレベル及び読みだし時
のレベルも低下するため、読みだし時に誤動作を起こし
やすいという問題があった。
【０００６】本発明はかかる問題点に鑑みてなされたも
のであって、ワード線レベルの低下を検知し、再度Ｖcc
レベル以上に引き上げることにより、書き込み時及び読
みだし時における誤動作を防止することができる半導体
記憶装置を提供することを目的とする。
のであって、ワード線レベルの低下を検知し、再度Ｖcc
レベル以上に引き上げることにより、書き込み時及び読
みだし時における誤動作を防止することができる半導体
記憶装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明に係る半導体記憶
装置は、１つのｎチャンネル型トランジスタと１つの容
量で１つのメモリセルを構成する半導体記憶装置におい
て、ワード線を駆動する駆動手段と、前記ワード線が所
定のレベルまで低下したことを検知し、前記ワード線の
電圧レベルを電源電圧以上の電圧に引き上げる引き上げ
手段とを有し、前記引き上げ手段は、前記ワード線レベ
ルの電圧がソースに入力される第１のｎチャネル型トラ
ンジスタと、この第１のトランジスタの出力が入力され
る第１のインバータと、この第１のインバータの出力が
入力される３入力ＮＡＮＤ回路と、前記第１のインバー
タと前記３入力ＮＡＮＤ回路の他の入力端との間に接続
された奇数段の遅延回路と、前記３入力ＮＡＮＤ回路の
入力端にレベル判定を開始する信号を入力する手段と、
前記３入力ＮＡＮＤ回路の出力が入力される第２のイン
バータと、この第２のインバータの出力がドレインに入
力される第２のｎチャネル型トランジスタと、この第２
のトランジスタの出力が入力されて引き上げ後のワード
線レベルの電圧を与える容量と、前記ワード線を電源電
圧以上の電圧に引き上げた後、前記ワード線をフローテ
ィング状態にする手段とを有することを特徴とする。
装置は、１つのｎチャンネル型トランジスタと１つの容
量で１つのメモリセルを構成する半導体記憶装置におい
て、ワード線を駆動する駆動手段と、前記ワード線が所
定のレベルまで低下したことを検知し、前記ワード線の
電圧レベルを電源電圧以上の電圧に引き上げる引き上げ
手段とを有し、前記引き上げ手段は、前記ワード線レベ
ルの電圧がソースに入力される第１のｎチャネル型トラ
ンジスタと、この第１のトランジスタの出力が入力され
る第１のインバータと、この第１のインバータの出力が
入力される３入力ＮＡＮＤ回路と、前記第１のインバー
タと前記３入力ＮＡＮＤ回路の他の入力端との間に接続
された奇数段の遅延回路と、前記３入力ＮＡＮＤ回路の
入力端にレベル判定を開始する信号を入力する手段と、
前記３入力ＮＡＮＤ回路の出力が入力される第２のイン
バータと、この第２のインバータの出力がドレインに入
力される第２のｎチャネル型トランジスタと、この第２
のトランジスタの出力が入力されて引き上げ後のワード
線レベルの電圧を与える容量と、前記ワード線を電源電
圧以上の電圧に引き上げた後、前記ワード線をフローテ
ィング状態にする手段とを有することを特徴とする。
【０００８】
【作用】本発明によれば、ワード線のレベルがある一定
以上の電位まで下がったことを検知し、この検知信号に
応答してワード線のレベルを再度電源電圧Ｖcc以上に引
き上げる。このため、書き込み時及び読み出し時の誤動
作を防止できる。
以上の電位まで下がったことを検知し、この検知信号に
応答してワード線のレベルを再度電源電圧Ｖcc以上に引
き上げる。このため、書き込み時及び読み出し時の誤動
作を防止できる。
【０００９】
【実施例】以下、本発明の実施例について、添付の図面
を参照して説明する。
を参照して説明する。
【００１０】図１は本発明の実施例に係る半導体記憶装
置を示すブロック図である。ＲＡ回路３１はワード線の
基準（レベル）電圧を発生させる回路である。ＲＡＩ回
路３３はセルプレートの選択及びＸデコーダ回路の選択
を行う。Ｘデコーダ回路３５は複数のワード線の中から
１本のワード線を選択する。
置を示すブロック図である。ＲＡ回路３１はワード線の
基準（レベル）電圧を発生させる回路である。ＲＡＩ回
路３３はセルプレートの選択及びＸデコーダ回路の選択
を行う。Ｘデコーダ回路３５は複数のワード線の中から
１本のワード線を選択する。
【００１１】図２は本発明の半導体記憶装置のタイミン
グチャートを、また図３は図１に示すＲＡレベル判定回
路３９の具体例を示す詳細回路図である。図３におい
て、接点Ｂの電位はｎチャンネルトランジスタのしきい
値分だけ、信号ＲＡのレベルより下がった電位となって
おり、次段インバータ回路４１の入力レベルをハイレベ
ルと判定できる程度の電位に保持する。
グチャートを、また図３は図１に示すＲＡレベル判定回
路３９の具体例を示す詳細回路図である。図３におい
て、接点Ｂの電位はｎチャンネルトランジスタのしきい
値分だけ、信号ＲＡのレベルより下がった電位となって
おり、次段インバータ回路４１の入力レベルをハイレベ
ルと判定できる程度の電位に保持する。
【００１２】一方、ＲＡ回路３１で作られたワード線レ
ベルの電圧がセルプレート内のデジット線又は隣接した
他のワード線へぬけて図２のタイミングのように低下し
たとき、図３のＲＡレベル判定回路３９の接点Ｂの電位
も同様に下がってくる。この接点の電位を次段インバー
タ４１の入力がロウレベルと判定すると、次段インバー
タ４１と奇数段の遅延回路４３により３入力ＮＡＮＤ４
５の出力はロウレベルのワンショット信号となる。
ベルの電圧がセルプレート内のデジット線又は隣接した
他のワード線へぬけて図２のタイミングのように低下し
たとき、図３のＲＡレベル判定回路３９の接点Ｂの電位
も同様に下がってくる。この接点の電位を次段インバー
タ４１の入力がロウレベルと判定すると、次段インバー
タ４１と奇数段の遅延回路４３により３入力ＮＡＮＤ４
５の出力はロウレベルのワンショット信号となる。
【００１３】更に、次段のインバータ４７により接点Ａ
は、図２のタイミングチャートに示すようにハイレベル
のワンショット信号となる。この接点Ａのワンショット
信号を入力とした容量によりＲＡ信号線をもう一度正規
レベルまで高くすることができる。なお、３入力ＮＡＮ
Ｄ４５に加えられているＲ１信号は、ＲＡレベル判定回
路３９をオン状態にするためのスイッチ信号である。Ｒ
Ａレベル判定回路３９はＲ１信号がハイレベルになると
判定を開始する。
は、図２のタイミングチャートに示すようにハイレベル
のワンショット信号となる。この接点Ａのワンショット
信号を入力とした容量によりＲＡ信号線をもう一度正規
レベルまで高くすることができる。なお、３入力ＮＡＮ
Ｄ４５に加えられているＲ１信号は、ＲＡレベル判定回
路３９をオン状態にするためのスイッチ信号である。Ｒ
Ａレベル判定回路３９はＲ１信号がハイレベルになると
判定を開始する。
【００１４】ＲＡ信号をＶｃｃ以上のレベルに引き上げ
るためには、ＲＡ信号を作り出すための容量自身（即
ち、図４において、接点Ａと接点Ｂの間の容量）が大き
いため、図３の接点Ａに付属する容量も大きなものが必
要となる。しかしながら、この容量を大きくすると、レ
イアウト的にも、電流値的にも問題を生じる。従って、
ワード線をＶcc以上の電圧に上げた後、図４の接点Ｃの
電圧をロウレベルにし、接点ＡとＲＡ信号線とをフロー
ティング状態にする。フローティング状態にすることに
より、ＲＡ信号線上の寄生容量は小さくなり、図３中の
容量値も小さくなり、また電流値も小さく抑えることが
できる。
るためには、ＲＡ信号を作り出すための容量自身（即
ち、図４において、接点Ａと接点Ｂの間の容量）が大き
いため、図３の接点Ａに付属する容量も大きなものが必
要となる。しかしながら、この容量を大きくすると、レ
イアウト的にも、電流値的にも問題を生じる。従って、
ワード線をＶcc以上の電圧に上げた後、図４の接点Ｃの
電圧をロウレベルにし、接点ＡとＲＡ信号線とをフロー
ティング状態にする。フローティング状態にすることに
より、ＲＡ信号線上の寄生容量は小さくなり、図３中の
容量値も小さくなり、また電流値も小さく抑えることが
できる。
【００１５】以上述べたように、本発明のＲＡレベル判
定回路３９によりワード線のレベルがリーク等により低
下しても、再度ＲＡレベルをＶcc以上に保つことによ
り、ワード線のレベル低下による読みだし不良及び書き
込み不良を抑制することができる。
定回路３９によりワード線のレベルがリーク等により低
下しても、再度ＲＡレベルをＶcc以上に保つことによ
り、ワード線のレベル低下による読みだし不良及び書き
込み不良を抑制することができる。
【００１６】また、本実施例では、ＲＡ信号線を例にと
ったが、ＲＡＩ信号又はワード線自身に判定回路を付属
し、ワード線レベルがある一定のレベルまで低下した場
合に、再度ワード線のレベルをＶcc以上に保つことも可
能である。
ったが、ＲＡＩ信号又はワード線自身に判定回路を付属
し、ワード線レベルがある一定のレベルまで低下した場
合に、再度ワード線のレベルをＶcc以上に保つことも可
能である。
【００１７】
【発明の効果】以上説明したように、本発明によれば、
ワード線の基準電位を再度Ｖcc以上のレベルまで駆動す
る手段を備えたので、デジットへのリーク、隣接ワード
線へのリーク又はブートアップ回路からのリークが起こ
ってワード線レベルが低下しても、ワード線を再度Ｖcc
以上のレベルに駆動するため、書き込みレベル及び読み
だしレベルの保証が大きくなり、不良率を著しく低減す
ることができる。
ワード線の基準電位を再度Ｖcc以上のレベルまで駆動す
る手段を備えたので、デジットへのリーク、隣接ワード
線へのリーク又はブートアップ回路からのリークが起こ
ってワード線レベルが低下しても、ワード線を再度Ｖcc
以上のレベルに駆動するため、書き込みレベル及び読み
だしレベルの保証が大きくなり、不良率を著しく低減す
ることができる。
【図１】本発明の実施例に係る半導体記憶装置を示すブ
ロック図である。
ロック図である。
【図２】図１に示すＲＡレベル判定回路の動作を示すタ
イミングチャートである。
イミングチャートである。
【図３】図１に示すＲＡレベル判定回路の詳細回路図で
ある。
ある。
【図４】図１に示すＲＡ回路（ワード線レベル発生回
路）の詳細回路図である。
路）の詳細回路図である。
【図５】図４に示すワード線レベル発生回路の動作を示
すタイミングチャートである。
すタイミングチャートである。
【図６】従来の半導体記憶装置を示すブロック図であ
る。
る。
【図７】図６に示すＲＡ回路（ワード線レベル発生回
路）の詳細回路図である。
路）の詳細回路図である。
５〜１９；ｎチャンネルトランジスタ ２１；ｐチャンネルトランジスタ ２２〜３０；インバータ回路 ３１；ＲＡ回路（ワード線レベル発生回路） ３３；ＲＡＩ回路 ３５；Ｘデコーダ回路 ３７；セルプレート ３９；ＲＡレベル判定回路 ４１、４７；インバータ ４３；遅延回路 ４５；３入力ＮＡＮＤ
Claims (1)
- 【請求項１】 １つのｎチャンネル型トランジスタと１
つの容量で１つのメモリセルを構成する半導体記憶装置
において、ワード線を駆動する駆動手段と、前記ワード
線が所定のレベルまで低下したことを検知し、前記ワー
ド線の電圧レベルを電源電圧以上の電圧に引き上げる引
き上げ手段とを有し、前記引き上げ手段は、前記ワード
線レベルの電圧がソースに入力される第１のｎチャネル
型トランジスタと、この第１のトランジスタの出力が入
力される第１のインバータと、この第１のインバータの
出力が入力される３入力ＮＡＮＤ回路と、前記第１のイ
ンバータと前記３入力ＮＡＮＤ回路の他の入力端との間
に接続された奇数段の遅延回路と、前記３入力ＮＡＮＤ
回路の入力端にレベル判定を開始する信号を入力する手
段と、前記３入力ＮＡＮＤ回路の出力が入力される第２
のインバータと、この第２のインバータの出力がドレイ
ンに入力される第２のｎチャネル型トランジスタと、こ
の第２のトランジスタの出力が入力されて引き上げ後の
ワード線レベルの電圧を与える容量と、前記ワード線を
電源電圧以上の電圧に引き上げた後、前記ワード線をフ
ローティング状態にする手段とを有することを特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18560491A JP3158505B2 (ja) | 1991-06-28 | 1991-06-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18560491A JP3158505B2 (ja) | 1991-06-28 | 1991-06-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0512867A JPH0512867A (ja) | 1993-01-22 |
| JP3158505B2 true JP3158505B2 (ja) | 2001-04-23 |
Family
ID=16173709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18560491A Expired - Fee Related JP3158505B2 (ja) | 1991-06-28 | 1991-06-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3158505B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3456905B2 (ja) | 1998-09-18 | 2003-10-14 | 株式会社東芝 | 冷蔵庫 |
| JP6287043B2 (ja) | 2013-10-17 | 2018-03-07 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
| KR20240015848A (ko) | 2022-07-28 | 2024-02-06 | 한국건설기술연구원 | 비접촉식 커플러, 이를 이용하여 제작된 프리캐스트 구조물 및 그 시공방법 |
-
1991
- 1991-06-28 JP JP18560491A patent/JP3158505B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0512867A (ja) | 1993-01-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |