JP6287043B2 - 半導体記憶装置 - Google Patents

Description

本明細書で言及する実施例は、半導体記憶装置に関する。

半導体記憶装置は、半導体製造プロセスの進歩に伴って、微細加工による低コスト化が進み、さらに、面積の低減による寄生容量の減少が消費電流を低減することにもなっている。

しかしながら、半導体製造プロセスの微細化が進むと、トランジスタのチャネル長が短くなり、トランジスタのオフ電流が増加することになる。

ところで、近年のＤＲＡＭ(Dynamic Random Access Memory)やＦｅＲＡＭ(Ferroelectric Random Access Memory：ＦＲＡＭ（登録商標）)等の半導体記憶装置は、例えば、ワード線のレベルを複数段階で昇圧して所定のメモリセルをアクセスするようになっている。

従来、ワード線のレベルを昇圧してメモリアクセスを行う半導体記憶装置としては、様々なものが提案されている。

特開平０６−３４９２７０号公報 特開昭６３−２５５８９７号公報 特開平０４−０５３０８７号公報 特開平０５−１２８６７号公報 特開平０８−１０２１８７号公報 特開２０００−２８５６８０号公報 特開２０１２−１２７７７６号公報 特許第２６８６１３０号公報 特開２００４−０７９１２４号公報

前述したように、近年のＦｅＲＡＭ等の半導体記憶装置は、例えば、ワード線のレベルを複数段階で昇圧して所定のメモリセルをアクセスしている。また、半導体製造プロセスの微細化が進むと、トランジスタのチャネル長が短くなってオフ電流の増加を招く。

そのため、例えば、ワード線のレベルを昇圧する場合、昇圧を制御するトランジスタのリーク電流が大きくなって、ワード線のレベルを十分昇圧することが困難になる。この現象は、例えば、半導体記憶装置を制御するＣＰＵが該半導体記憶装置に読み出しコマンドを出力してから書き込みコマンドを出力するまでの時間が長い場合に生じる虞がある。

一実施形態によれば、複数のメモリセルを有するメモリセルアレイと、それぞれの前記メモリセルに接続されるワード線の選択および電圧レベルを制御するワード線デコーダと、時間判定信号生成回路と、タイミング回路と、を有する半導体記憶装置が提供される。

前記時間判定信号生成回路は、コマンドの変化を判定する基準である判定時間を表す時間判定信号を生成する。前記タイミング回路は、前記コマンドの変化を前記時間判定信号により判定して、選択されたワード線をプリチャージするか否かを制御する制御信号を生成する。サイクル時間が長い場合に、前記選択されたワード線をプリチャージするか否かの制御は、書き込みコマンドが出力されてから、前記メモリセルに接続されたビット線の電位を電源電圧とすると共に、前記メモリセルに接続されたプレート線の電位を接地電位として第１データを書き込むときよりも前に行われる。さらに、サイクル時間が短い場合に、前記選択されたワード線をプリチャージするか否かの制御は、すべての前記メモリセルに前記第１データとは異なる第２データを書き込んだ後、前記第１データを書き込むときに行われる。

開示の半導体記憶装置は、消費電流の増大を抑えつつ、適切なデータ書き込みを可能にすることができるという効果を奏する。

図１は、半導体製造プロセスの微細化に伴うトランジスタ特性を説明するための図である。 図２は、半導体記憶装置の一例の全体構成を示すブロック図である。 図３は、図２に示す半導体記憶装置の一部を示す回路図である。 図４は、図３に示すワード線デコーダの一部を示す回路図である。 図５は、図２に示す半導体記憶装置におけるタイミング回路の一例を説明するための図である。 図６は、半導体記憶装置の一例の動作を説明するための波形図である。 図７は、図３に示す半導体記憶装置の一部における課題を説明するための図である。 図８は、図７を参照して説明した課題が生じたときの半導体記憶装置の動作を説明するための波形図である。 図９は、図７および図８を参照して説明した課題を解決する手法を説明するための図である。 図１０は、図９を参照して説明した課題の解決手法を実現する半導体記憶装置の一例を説明するための図である。 図１１は、本実施例に係る半導体記憶装置の要部を示す回路図である。 図１２は、時間判定信号生成回路の一例を示す回路図である。 図１３は、図１２に示す時間判定信号生成回路を適用した場合の波形図を簡略化して示す図である。 図１４は、時間判定信号生成回路の他の例を示す回路図である。 図１５は、サイクル時間が所定の判定時間よりも短い場合の半導体記憶装置の動作を説明するための波形図である。 図１６は、図１５に示す場合の半導体記憶装置の動作を説明するための波形図である。 図１７は、サイクル時間が所定の判定時間よりも長い場合の半導体記憶装置の動作を説明するための波形図である。 図１８は、図１７に示す場合の半導体記憶装置の動作を説明するための波形図である。 図１９は、本実施例に係る半導体記憶装置による消費電力の低減を説明するための図である。

まず、本実施例に係る半導体記憶装置を詳述する前に、図１〜図１０を参照して、半導体記憶装置の一例およびその課題を説明する。

図１は、半導体製造プロセスの微細化に伴うトランジスタ特性を説明するための図であり、ｎチャネル型ＭＯＳ(ｎＭＯＳ)トランジスタのゲート電圧(ゲート−ソース間電圧)ＶＧ［Ｖ］に対するドレイン電流ＩＤ［Ａ］を対数表示(ｌｏｇ)で示している。

図１において、参照符号Ｌ１は、旧プロセスによるｎＭＯＳトランジスタの特性を示し、Ｌ２は、旧プロセスよりも微細化が進んだ新プロセスによるｎＭＯＳトランジスタの特性を示す。

特性Ｌ２と特性Ｌ１の比較から明らかなように、例えば、ゲート電圧ＶＧが閾値電圧Ｖth以下になる領域において、新半導体製造プロセスによるドレイン電流ＩＤ12は、旧半導体製造プロセスによるドレイン電流ＩＤ11よりもはるかに大きいことが分かる。

すなわち、半導体製造プロセスの微細化が進むと、トランジスタのチャネル長が短くなるため、トランジスタのオフ電流の増加、すなわち、トランジスタのリーク電流の増加を来すことになる。

図２は、半導体記憶装置の一例の全体構成を示すブロック図であり、ＦｅＲＡＭ(強誘電体メモリ：Ferroelectric Random Access Memory：ＦＲＡＭ（登録商標）)の全体構成を示すものである。

ここで、ＦｅＲＡＭは、強誘電体のヒステリシスを利用して正および負の自発分極をデータ『１』および『０』に対応させた不揮発性半導体記憶装置である。なお、本明細書では、半導体記憶装置の例としてＦｅＲＡＭを説明するが、後述する本実施例の適用は、ＦｅＲＡＭに限定されるものではない。

図２に示すように、ＦｅＲＡＭ１００は、メモリセルアレイ１０１，コマンド制御回路１０２，タイミング回路１０３，プレート線デコーダ１０４，ワード線デコーダ１０５，Ｉ／Ｏ制御回路１０６，コラム線デコーダ１０７およびビット線アンプ１０８を含む。

メモリセルアレイ１０１は、例えば、マトリクス状に配置された複数のメモリセルＭＣを含み、各メモリセルＭＣは、それぞれワード線ＷＬ，ビット線ＢＬおよびプレート線ＰＬに接続されている。なお、メモリセルＭＣは、例えば、１つのトランジスタおよび１つの容量を含む１Ｔ１Ｃ型強誘電体メモリセルである。

コマンド制御回路１０２は、例えば、チップイネーブル信号／ＣＥ，アウトプットイネーブル信号／ＯＥおよびライトイネーブル信号／ＷＥといったコマンドを受け取ってタイミング回路１０３およびＩ／Ｏ(入出力)制御回路１０６を制御する。

すなわち、チップイネーブル信号／ＣＥおよびアウトプットイネーブル信号／ＯＥを低レベル『Ｌ』にすることで、選択されたメモリセルＭＣからのデータ読み出し動作を行う。また、チップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥを『Ｌ』から高レベル『Ｈ』にすることで、選択されたメモリセルＭＣへのデータ書き込み動作を行う。

タイミング回路１０３は、読み出しまたは書き込みコマンドに応答して、選択されたワード線ＷＬおよびプレート線ＰＬの電位を、立ち上げる(Charge：チャージ)或いは立ち下げる(Pre-charge：プリチャージ)タイミングを発生する。さらに、タイミング回路１０３は、ビット線アンプ１０８における回路の増幅タイミングも発生する。

参照符号Ａ０〜Ａ１６は、外部から入力されるアドレス信号であり、このアドレス信号Ａ０〜Ａ１６によりＦｅＲＡＭ１００のメモリセルアレイ１０１における所定のメモリセルＭＣがアクセスされる。

ここで、アドレス信号Ａ０〜Ａ１６は、プレート線デコーダ１０４およびワード線デコーダ１０５に入力されるロウアドレス信号Ａ０〜Ａ１０、および、コラム線デコーダ(ビット線デコーダ)１０７に入力されるコラムアドレス信号Ａ１１〜Ａ１６に分割される。

プレート線デコーダ１０４およびワード線デコーダ１０５は、ロウアドレス信号Ａ０〜Ａ１０によりプレート線ＰＬ＃およびワード線ＷＬ＃を選択制御し、コラム線デコーダ１０７は、コラムアドレス信号Ａ１１〜Ａ１６によりビット線ＢＬ＃を選択制御する。

具体的に、図２の例では、ロウアドレス信号Ａ０〜Ａ１０により、プレート線デコーダ１０４およびワード線デコーダ１０５を介して、１／２０４８本のプレート線ＰＬおよびワード線ＷＬを選択する。

さらに、コラムアドレス信号Ａ１１〜Ａ１６により、コラム線デコーダ１０７を介して、１／６４個のビット線アンプ(１０８)を選択する。なお、図２の例では、メモリセルアレイ１０１は、２¹⁷(１２８ｋｂｉｔ)分のメモリセルＭＣを含み、その中の所定の１ビットのメモリセルの選択を行う。

ビット線アンプ１０８は、メモリセルＭＣに接続されているビット線ＢＬの信号を増幅する回路である。また、参照符号ＤＱは、メモリセルアレイ１０１から読み出されたデータ信号、および、メモリセルアレイ１０１に書き込むデータ信号を示す。

すなわち、Ｉ／Ｏ制御回路１０６は、コマンド制御回路１０２の出力信号に従って、外部から入力されたデータ(ＤＱ)をメモリセルアレイ１０１における所定のメモリセルＭＣに書き込むか、或いは、所定のメモリセルから読み出されたデータ(ＤＱ)を外部に出力するかの制御を行う。

図３は、図２に示す半導体記憶装置の一部を示す回路図であり、図２のＦｅＲＡＭにおけるプレート線デコーダ１０４，ワード線デコーダ１０５およびメモリセルＭＣを示すものである。なお、図３において、トランジスタＭ０〜Ｍ３およびＴＲは、ｎＭＯＳトランジスタとされているが、これに限定されるものではない。

図３に示すように、メモリセルＭＣは、トランジスタＴＲおよび強誘電キャパシタＣを含むＦｅＲＡＭセルとして形成されている。キャパシタＣの一端は、プレート線ＰＬに接続され、キャパシタＣの他端は、トランジスタＴＲのソースに接続され、トランジスタＴＲのゲートは、ワード線ＷＬに接続され、トランジスタＴＲのドレインは、ビット線ＢＬに接続されている。

ここで、メモリセルＭＣに対するデータ『１』および『０』の書き込みは、例えば、強誘電体キャパシタＣの両電極間に対して、＋ＶＤＤまたは−ＶＤＤの電位差をかけて行う。

本明細書において、メモリセルＭＣに対してデータ『１』を書き込む場合、例えば、ビット線ＢＬを電源電位(ＶＤＤ)とし、プレート線ＰＬを接地電位(ＧＮＤ：例えば、０Ｖ)とする。また、メモリセルＭＣに対してデータ『０』を書き込む場合、例えば、ビット線ＢＬをＧＮＤとし、プレート線ＰＬをＶＤＤとする。

なお、書き込み後のデータは、選択されたワード線ＷＬが非選択(トランジスタＴＲがオフ)になっても保持され、不揮発性データになる。すなわち、強誘電キャパシタＣに対する印加電圧を取り去って、残留分極によりデータ『１』および『０』が保持される。

プレート線デコーダ１０４は、アドレス信号(ロウアドレス)Ａ０〜Ａ１０およびタイミング回路１０３からの制御信号PL-TIMを受け取るデコーダ回路PL-DEC、並びに、デコーダ回路PL-DECの出力に設けられた２段のインバータPL-I11，PL-I12を含む。デコーダ回路PL-DECの出力は、２段のインバータPL-I11，PL-I12を介して、プレート線ＰＬのプレート信号としてメモリセルＭＣにおけるキャパシタＣの一端に入力される。

ワード線デコーダ１０５は、それぞれアドレス信号とタイミング回路１０３からの制御信号を受け取る３つのデコーダ回路WL-DEC1，WL-DEC2，WL-DEC3を含む。デコーダ回路WL-DEC1は、アドレス信号Ａ０および制御信号WL-TIM1を受け取り、デコーダ回路WL-DEC1の出力は、２段のインバータWL-I11，WL-I12を介してトランジスタＭ３のドレインに入力される。

トランジスタＭ３のゲートには、電源電圧ＶＤＤが印加され、トランジスタＭ３のソースは、トランジスタ(ワード線ＷＬのトランスファゲートトランジスタ)Ｍ０のゲートに接続されている。ここで、トランジスタＭ０のゲート−ソース間(トランジスタＭ３のソースとプリワード線Pre-WLの間)には、寄生容量Ｃ１が存在する。なお、参照符号ＶＴＧは、トランジスタＭ０のゲート電圧を示している。

デコーダ回路WL-DEC1の出力は、インバータWL-I11で反転されてプルダウントランジスタＭ１のゲートにも入力される。なお、トランジスタＭ１のソースは、接地(ＧＮＤ)され、トランジスタＭ１のドレインは、ワード線ＷＬに接続されている。

デコーダ回路WL-DEC2は、アドレス信号Ａ１〜Ａ７および制御信号WL-TIM2を受け取り、デコーダ回路WL-DEC2の出力は、２段のインバータWL-I21，WL-I22を介してトランジスタＭ２のドレインに入力される。トランジスタＭ２のゲートには、ＶＤＤが印加され、トランジスタＭ２のソースは、プリワード線Pre-WLに接続されている。

デコーダ回路WL-DEC3は、アドレス信号Ａ８〜Ａ１０および制御信号WL-TIM3を受け取り、デコーダ回路WL-DEC3の出力は、２段のインバータWL-I31，WL-I32を介してキャパシタＣ０の一端に入力される。キャパシタＣ０の他端は、トランジスタＭ２のソースおよびトランジスタＭ０のソース、すなわち、プリワード線Pre-WLに接続されている。

ここで、デコーダ回路WL-DEC1，WL-DEC2およびWL-DEC3の出力は、それぞれ２段のインバータWL-I11，WL-I12、WL-I21，WL-I22およびWL-I31，WL-I32を介して、選択信号WL-SEL1，WL-SEL2およびWL-SEL3として出力される。

なお、図３では、１つのメモリセルＭＣに接続されたプレート線デコーダ１０４およびワード線デコーダ１０５を示しているが、実際には、例えば、マトリクス状に配置された複数のメモリセルＭＣに対して同様のものが複数設けられている。

このように、プレート線デコーダ１０４およびワード線デコーダ１０５は、それぞれタイミング回路１０３からの制御信号とアドレス信号を入力としてデコードし、所定のワード線ＷＬおよびプレート線ＰＬに接続されたメモリセルＭＣを選択する。

ここで、ワード線デコーダ１０５における３つのデコーダ回路WL-DEC1，WL-DEC2，WL-DEC3は、それぞれタイミング回路１０３からの制御信号とアドレス信号を入力としてデコードし、所定のワード線ＷＬを選択する。すなわち、ワード線デコーダ１０５は、タイミング回路１０３に入力される読み出しコマンド或いは書き込みコマンドに基づいて、対応したワード線ＷＬを選択する。

前述したように、ワード線ＷＬは、メモリセルＭＣにおけるトランジスタ(セルトランジスタ)ＴＲのゲートに接続され、読み出し時には、プレート線ＰＬが選択されることでメモリセルＭＣにおけるキャパシタＣの容量がビット線ＢＬに伝わる。

この際、トランジスタＴＲと容量Ｃの接続ノードの電圧(格納電圧ＳＴＲ)は、通常使用される電源電圧ＶＤＤよりも低いため、ワード線ＷＬの電圧(トランジスタＴＲのゲート電圧)は、ＶＤＤと同じでも十分にビット線ＢＬに伝わることになる。

書き込み処理を行う場合、プレート線ＰＬは非選択状態(接地電位ＧＮＤ)であり、データ『１』を書き込むとき、ビット線ＢＬはＶＤＤに上がる。また、データ『０』を書き込むとき、ビット線ＢＬは接地電位(ＧＮＤ)になる。

ここで、データ『１』を書き込むとき、ワード線ＷＬは選択状態であるが、格納電圧ＳＴＲとしてＶＤＤのビット線ＢＬの電位を伝えるには、トランジスタＴＲのゲート電圧を、例えば、ＶＤＤよりも閾値電圧Ｖth以上高く昇圧する。

そのため、ワード線デコーダ１０５における３つのデコーダ回路WL-DEC1，WL-DEC2，WL-DEC3により、データ『１』を書き込むときに使用する昇圧電圧を、ワード線ＷＬ(トランジスタＴＲのゲート)に生成するようになっている。なお、このような昇圧電圧は、ＦｅＲＡＭに限定されるものではなく、ＤＲＡＭを始めとして他の様々な半導体記憶装置においても使用されている。

図４は、図３に示すワード線デコーダの一部を示す回路図であり、アドレス信号Ａ８〜Ａ１０およびタイミング回路１０３からの制御信号WL-TIM3を受け取って選択信号WL-SEL3(WL0-SEL3〜WL7-SEL3)を生成するデコーダ回路WL-DEC3の一例を示すものである。

図４に示すように、デコーダ回路WL-DEC3は、アドレス信号Ａ８〜Ａ１０をそれぞれ受け取る２段のインバータI81,I82，I91,I92，I101,I102、および、各インバータの出力および制御信号WL-TIM3を受け取る８つの４入力ナンドゲートNAND50〜NAND57を含む。

ここで、１段目のインバータI81，I91，I101の出力Ａ８Ｘ，Ａ９Ｘ，Ａ１０Ｘは、アドレス信号Ａ８〜Ａ１０の反転論理の信号であり、２段目のインバータI82，I92，I102の出力Ａ８Ｚ，Ａ９Ｚ，Ａ１０Ｚは、アドレス信号Ａ８〜Ａ１０と同じ論理の信号である。

ナンドゲートNAND50〜NAND57には、それぞれアドレス信号Ａ８〜Ａ１０の反転論理および非反転論理の信号並びに制御信号WL-TIM3が入力され、制御信号WL-TIM3が『Ｈ』のときに、アドレス信号に対応した選択信号WL0-SEL3〜WL7-SEL3が出力される。

すなわち、選択信号WL-SEL3(WL0-SEL3〜WL7-SEL3)は、アドレス信号Ａ８〜Ａ１０およびタイミング回路１０３からの制御信号WL-TIM3に基づいて生成される。なお、他のワード線デコーダWL-DEC1およびWL-DEC2、並びに、プレート線デコードPL-DECも、ビット数および制御信号の違いはあるが、図４のワード線デコーダWL-DEC3と同様の構成を有している。

図５は、図２に示す半導体記憶装置におけるタイミング回路の一例を説明するための図である。ここで、図５(a)は、タイミング回路１０３の構成例を示す回路図であり、図５(b)は、フリップフロップの一例を示す回路図であり、図５(c)は、タイミング回路１０３の動作を説明するための波形図である。

図５(a)に示すように、タイミング回路１０３は、ＳＲフリップフロップFF31〜FF33、アンドゲートAND31、および、インバータI31〜I36を含み、縦列接続されたインバータI32〜I36の初段インバータI32には、チップイネーブル信号／ＣＥが入力されている。

アンドゲートAND31の一方の入力には、インバータで論理反転された信号ｔ１が入力され、アンドゲートAND31の他方の入力には、信号ｔ２が入力されている。ここで、信号ｔ１は、インバータI34の出力信号であり、信号ｔ２は、最終段インバータI36の出力信号である。

フリップフロップFF33のセット端子(Ｓ)には、チップイネーブル信号／ＣＥがそのまま入力され、フリップフロップFF31のセット端子には、信号ｔ１が入力され、そして、フリップフロップFF32のセット端子には、信号ｔ２が入力されている。なお、各フリップフロップFF31〜FF33のリセット端子(Ｒ)には、アンドゲートAND31の出力信号(ワード線ＷＬのリセット信号)WL-rstが入力されている。

図５(b)に示すように、フリップフロップＦＦ(FF31〜FF33)は、それぞれナンドゲートNAND311,NAND312，NAND321,NAND322、および、インバータI311〜I313，I321〜I323を含む。

ここで、ナンドゲートNAND312およびNAND322は、一方の入力と出力が交差接続されたラッチを形成している。また、ナンドゲートNAND312の他方の入力には、ナンドゲートNAND311の出力信号が入力され、ナンドゲートNAND322他方の入力には、ナンドゲートNAND321の出力信号が入力されている。

なお、縦列接続したインバータ、すなわち、インバータI32〜I36，I311〜I313，I321〜I323は、遅延時間を与えるためのものであり、例えば、トランジスタのチャネル長を長くするなどによりトランジスタの駆動能力を低下させるようになっている。

フリップフロップＦＦのセット端子は、ナンドゲートNAND311の一方の入力に接続されると共に、奇数段(図５(b)では３段)のインバータI311〜I313の初段インバータI311の入力に接続されている。なお、ナンドゲートNAND311の他方の入力は、インバータI311〜I313の最終段インバータI313の出力が接続されている。

同様に、フリップフロップＦＦのリセット端子は、ナンドゲートNAND321の一方の入力に接続されると共に、奇数段(３段)のインバータI321〜I323の初段インバータI321の入力に接続されている。なお、ナンドゲートNAND321の他方の入力は、インバータI321〜I323の最終段インバータI323の出力が接続されている。

以上により、図５(c)に示すように、チップイネーブル信号／ＣＥが活性化して『Ｈ』から『Ｌ』へ立ち下がると、それに遅れて信号ｔ１およびｔ２が順に『Ｌ』から『Ｈ』へ立ち上がる。

そして、各ＳＲフリップフロップFF31〜FF33は、順に『Ｌ』から『Ｈ』へ立ち上がる信号(制御信号)WL-TIM1，WL-TIM2，WL-TIM3を出力する。なお、これらの信号WL-TIM1，WL-TIM2，WL-TIM3は、ワード線リセット信号(アンドゲートAND31の出力信号)WL-rstが『Ｌ』から『Ｈ』へ変化すると、すべて『Ｈ』から『Ｌ』へ立ち下がってリセットされる。

図６は、半導体記憶装置の一例の動作を説明するための波形図であり、ＦｅＲＡＭ(強誘電体メモリ)の動作例を説明するためのものである。図６に示す例では、最初にすべてのメモリセルＭＣに対してデータ『０』を書き込み、その後、データ『１』を書き込むべき所定のメモリセルＭＣに対してデータ『１』を書き込むようになっている。

すなわち、図６に示すように、まず、チップイネーブル信号／ＣＥを高レベル『Ｈ』から低レベル『Ｌ』(／ＣＥ＝Ｌ)にすることで、本半導体記憶装置(ＦｅＲＡＭ)が動作する。同時に、アウトプットイネーブル信号／ＯＥを『Ｈ』から『Ｌ』にして読み出しコマンドを発生し、これにより、メモリセルＭＣの容量Ｃからのデータ(格納電圧ＳＴＲ)が読み出される。続いて、ライトイネーブル信号／ＷＥを『Ｈ』から『Ｌ』にすることで、書き込みコマンドを認識する。

次に、ライトイネーブル信号／ＷＥの『Ｌ』から『Ｈ』への立ち上がりエッジを用いてデータＤＱを取り込み、チップイネーブル信号／ＣＥの『Ｌ』から『Ｈ』への立ち上がりエッジを用いて書き込み動作を開始する。

読み出し時は、ワード線ＷＬを電源電位(ＶＤＤ)まで立ち上げる。そのとき、選択信号WL-SEL1およびWL-SEL2を順次『Ｌ』から『Ｈ』へ立ち上げる(図６におけるＰ11，Ｐ12参照)。

すなわち、図３を参照して説明したように、選択信号WL-SEL1を『Ｌ』から『Ｈ』へ立ち上げると、トランジスタＭ３を介して、ワード線ＷＬのトランスファゲートトランジスタＭ０のゲート電圧ＶＴＧがＶ0からＶ11へ昇圧される(Ｐ11)。ここで、トランジスタＭ３のゲートは、ＶＤＤであるため、トランジスタＭ０のゲートは、ＶＤＤよりも低い電位になるが、トランジスタＭ０はオンする。

次に、選択信号WL-SEL2を『Ｌ』から『Ｈ』へ立ち上げると、トランジスタＭ２介してプリワード線Pre-WLのレベルが立ち上がる。

この時、トランジスタＭ０のゲートとプリワード線Pre-WL(トランジスタＭ０のソース)の間には寄生容量Ｃ１が存在し、トランジスタＭ０のゲート電圧ＶＴＧは、寄生容量Ｃ１と結合した電荷によってＶ11からＶ12へさらに昇圧される(Ｐ12)。

すなわち、トランジスタＭ０のゲート電圧ＶＴＧは、ＶＤＤよりも高くなり、これにより、トランジスタＭ０は、プリワード線Pre-WLの電圧をワード線ＷＬに伝えることが可能になる。

最後に、選択信号WL-SEL3を『Ｌ』から『Ｈ』へ立ち上げる(図６におけるＰ13参照)。ここで、選択信号WL-SEL3が出力されるインバータWL-I32の出力は、容量Ｃ０を介してプリワード線Pre-WLに接続されている。これにより、容量Ｃ０に蓄えられた電荷がプリワード線Pre-WLに伝えられ、プリワード線Pre-WLの電位は、ＶＤＤよりもさらに高くなる。

このプリワード線Pre-WLの電位は、寄生容量Ｃ１にも伝わり、トランジスタＭ０のゲート電圧ＶＴＧは、Ｖ12からさらに高いＶ13へ昇圧され(Ｐ13)、プリワード線Pre-WLのＶＤＤよりも高い電位がトランジスタＭ０を介してワード線ＷＬに伝えられる。これにより、ワード線ＷＬのレベルは、ＶＤＤよりも十分に高い(トランジスタＴＲの閾値電圧Ｖth以上高い)電圧Ｖrwにすることができる。

なお、トランジスタＭ０のゲート電圧ＶＴＧがトランジスタＭ３の閾値電圧(Ｖth)よりも高くなると電荷が電源側へ流れ出すため、トランジスタＭ０のゲート電圧ＶＴＧは、トランジスタＭ３の閾値電圧よりも高くなることはない。

そして、図５(c)を参照して説明したように、例えば、ワード線リセット信号(WL-rst)に従って変化する制御信号(WL-TIM1，WL-TIM2，WL-TIM3)がすべて『Ｈ』から『Ｌ』へ立ち下がると、選択信号WL-SEL1〜WL-SEL3もすべて『Ｈ』から『Ｌ』へ立ち下がる(Ｐ14)。これにより、トランジスタＭ０のゲート電圧ＶＴＧは、元のＶ0に戻ることになる。

図７は、図３に示す半導体記憶装置の一部における課題を説明するための図であり、図３と同様の構成を示すものである。前述したように、半導体製造プロセスの微細化が進むと、例えば、トランジスタのチャネル長が短くなり、トランジスタのオフ電流が増加する。

すなわち、トランジスタのゲート電圧が、そのトランジスタの閾値電圧(Ｖth)以下でトランジスタがオフしていても、かなりのオフ電流(ソース−ドレイン間電流)が流れることになる。

特に、図７におけるトランジスタＭ３のソース−ドレイン間電流(リーク電流)ＩＬが大きくなると、容量(寄生容量)Ｃ１で結合した電荷がインバータWL-I12の電源側に流れてしまい、その結果、トランジスタＭ０のゲート電圧ＶＴＧが低下することになる。この現象は、例えば、読み出しコマンドから書き込みコマンドの間が長時間(例えば、数百ｎsec.〜μsec.オーダー)の場合に生じる。

具体的に、例えば、システムが第１および第２メモリチップを有し、第１メモリチップに対して読み出しコマンドを出力した後、第２メモリチップに対するアクセスが行われ、その後に第１メモリチップに対する書き込みコマンドが出力される場合が対応する。

或いは、例えば、ＣＰＵがメモリ(ＦｅＲＡＭ)に対する読み出しコマンドを出力した後、他の周辺回路に対するアクセスを行い、メモリに対する書き込みコマンドが出力されるまでに数μsec.程度の時間が経過した場合などが考えられる。これらは、一般的なシステムにおいて頻繁に生じ得るものである。

図８は、図７を参照して説明した課題が生じたときの半導体記憶装置の動作を説明するための波形図であり、例えば、トランジスタＭ３のリーク電流ＩＬにより、トランジスタＭ０のゲート電圧ＶＴＧが低下した場合を示す。すなわち、図８は、例えば、読み出しコマンドが出力されてから、長サイクル時間ＬＣＴの後に、書き込みコマンドが出力された場合の各信号波形を示している。

図８に示すように、チップイネーブル信号／ＣＥおよびアウトプットイネーブル信号／ＯＥを『Ｈ』から『Ｌ』へ立ち下げると、選択信号WL-SEL1およびWL-SEL2が順次『Ｌ』から『Ｈ』へ立ち上がる。これにより、トランスファゲートトランジスタＭ０のゲート電圧ＶＴＧは、段階的にＶ0→Ｖ21→Ｖ22へ昇圧される(図８におけるＰ21，Ｐ22参照)。これは、図６を参照して説明したのと同様である。

しかしながら、この状態が長く(長サイクル時間ＬＣＴ)続くと、例えば、トランジスタＭ３のリーク電流ＩＬにより、トランジスタＭ０のゲート電圧ＶＴＧは、例えば、図８におけるＰ24で示すように、Ｖ22からＶ23'へ次第に低下する。

そのため、図８におけるＰ23で示すように、選択信号WL-SEL3を『Ｌ』から『Ｈ』へ立ち上げても、トランジスタＭ０のゲート電圧ＶＴＧは、トランジスタＭ０をオンするのに十分な電圧Ｖ23まで昇圧することが難しくなる。

さらに、ワード線ＷＬのレベルも、メモリセルＭＣのトランジスタＴＲをオンしてデータ『１』を書き込むのに十分な電圧Ｖrwまで昇圧することが難しくなる。すなわち、ワード線ＷＬの電位は、Ｖrw'までしか昇圧することができず、例えば、メモリセルＭＣのトランジスタＴＲをオンしてデータ『１』を書き込むことが困難になる。

なお、メモリセルＭＣへの書き込みが不十分だと、すなわち、強誘電キャパシタＣを十分に分極させないと、所定の電荷量がビット線ＢＬに現われず、例えば、読み出し不良を引き起こすことになる。

図９は、図７および図８を参照して説明した課題を解決する手法を説明するための図である。図９に示すように、図７および図８を参照して説明した課題を解決するには、例えば、読み出しの終了と同時に、ワード線ＷＬをプリチャージする(ワード線ＷＬのレベルを落とす)ことが考えられる。

これは、図９におけるＰＰ0に示すように、読み出しが終了したら、ワード線ＷＬをプリチャージレベルに落とす。そして、図９におけるＰＰ1に示すように、次の書き込み時には、再度、ワード線ＷＬを立ち上げることにより、トランジスタＭ３のリーク電流ＩＬの影響を低減する。

すなわち、トランジスタＭ３のリーク電流ＩＬによってトランジスタＭ０のゲート電圧ＶＧＴの電位が低下する前に、一旦、ワード線ＷＬの昇圧処理を終了する。そして、次の書き込みコマンドが出力されたら、再度、ワード線ＷＬの昇圧処理を開始することで、ワード線ＷＬのレベルを、メモリセルＭＣのトランジスタＴＲをオンしてデータ『１』を書き込むのに十分な電圧Ｖrwとして書き込み処理を行う。

図１０は、図９を参照して説明した課題の解決手法を実現する半導体記憶装置の一例を説明するための図である。ここで、図１０(a)は、タイミング回路１０３の構成例を示す回路図であり、図１０(b)は、タイミング回路１０３の動作を説明するための波形図である。

図１０(a)に示すように、タイミング回路１０３は、ＳＲフリップフロップFF1A，FF1B，FF2A，FF2B，FF3、アンドゲートAND1A，AND1B、オアゲートOR1，OR2、および、インバータＩ1〜Ｉ8を含む。

ここで、縦列接続されたインバータＩ1〜Ｉ8の初段インバータＩ1には、チップイネーブル信号／ＣＥが入力されている。なお、図１０(a)において、アンドゲートAND1A，AND1BおよびフリップフロップFF1B， FF2B，FF3における反転論理の入力には、丸印を付している。

アンドゲートAND1Aの一方の入力およびアンドゲートAND1Bの一方の反転入力には、インバータＩ1の出力信号が入力され、アンドゲートAND1Aの他方の反転入力およびアンドゲートAND1Bの他方の入力には、終了信号(遅延信号)tendが入力されている。なお、終了信号tendは、最終段インバータI8の出力信号であり、チップイネーブル信号／ＣＥを遅延した、チップイネーブル信号と同じ論理の信号である。

ここで、アンドゲートAND1Bの一方の反転入力に供給するインバータＩ1の出力信号は、例えば、インバータにより論理反転してアンドゲートAND1Bの非反転入力(正論理の入力)に供給してもよい。或いは、チップイネーブル信号／ＣＥを、アンドゲートAND1Bの非反転入力に供給することもできる。なお、信号の論理および論理ゲート等は、適宜変更することができるのはもちろんである。

フリップフロップFF1Aのセット端子(Ｓ)およびFF1Bの反転セット端子には、インバータＩ3の出力信号ｔ１が入力され、また、フリップフロップFF2Aのセット端子およびFF2Bの反転セット端子には、インバータＩ5の出力信号ｔ２が入力されている。さらに、フリップフロップFF3の反転セット端子には、インバータＩ7の出力信号ｔ３が入力されている。

アンドゲートAND1Aの出力信号WL-rstaは、フリップフロップFF1A，FF2Aのリセット端子(Ｒ)に入力され、アンドゲートAND1Bの出力信号WL-rstbは、フリップフロップFF1B，FF2B，FF3のリセット端子に入力されている。

フリップフロップFF1A，FF1Bの出力(Ｑ)は、オアゲートOR1に入力されて論理和が取られ、制御信号WL-TIM1として出力され、また、フリップフロップFF2A，FF2Bの出力は、オアゲートOR2に入力されて論理和が取られ、制御信号WL-TIM2として出力される。さらに、フリップフロップFF3の出力は、そのまま制御信号WL-TIM3として出力される。

なお、タイミング回路１０３からの制御信号WL-TIM1，WL-TIM2，WL-TIM3は、例えば、図３を参照して説明したように、ワード線デコーダ１０５におけるデコーダ回路WL-DEC1，WL-DEC2，WL-DEC3に入力される。

以上により、読み出しコマンドが出力されてから書き込みコマンドが出力されるまでの時間が長い場合でも、ワード線ＷＬのレベルを、メモリセルＭＣのトランジスタＴＲを十分にオンさせることのできる電圧Ｖrwに昇圧させることが可能になる。

しかしながら、この図９および図１０を参照して説明した手法は、ワード線ＷＬをプリチャージレベルに落とした後、再度、ワード線ＷＬを立ち上げるため、消費電流が増大するという新たな課題がある。

ところで、消費電流Ｉccは、一般的に、回路(ＦｅＲＡＭ)の１サイクル当たりの電流をＩ₀、動作周波数をｆとしたとき、Ｉcc＝Ｉ₀×ｆとして算出される。すなわち、周波数が高いほど消費電流が多くなり、周波数が低ければ消費電流は少ない。

また、上述したリーク電流ＩＬに起因したメモリセルＭＣの書き込み不足は、例えば、システムが他の処理を行うためにサイクル時間が長くなる(動作周波数が低い場合に対応)長サイクル時間ＬＣＴのときに起きる現象である。

逆に、消費電流が多くなる高い周波数での動作時、すなわち、サイクル時間が短い通常の動作時には、リーク電流ＩＬに起因したメモリセルＭＣの書き込み不足が起きる前に、書き込み動作が終了することになる。

以下、本実施例の半導体記憶装置を、添付図面を参照して詳述する。なお、本実施例の半導体記憶装置は、例えば、前述した図1〜図１１を参照して半導体記憶装置(ＦｅＲＡＭ)に適用される。ただし、本実施例の適用は、ＦｅＲＡＭ(強誘電体メモリ)に限定されるものではなく、ＤＲＡＭを始めとして様々な半導体記憶装置に適用することができるのは前述した通りである。

図１１は、本実施例に係る半導体記憶装置の要部を示す回路図であり、タイミング回路１０３の構成を示すものである。図１１に示すように、本実施例のタイミング回路では、図１０(a)におけるアンドゲートAND1Aを、時間判定信号ＤＴを一方の反転入力で受け取るアンドゲートAND1A'とし、さらに、時間判定信号生成回路１３０およびオアゲートOR3が追加されている。

アンドゲートAND1A'の２つの入力は、両方とも反転入力とされ、アンドゲートAND1A'の一方の反転入力には、時間判定信号生成回路１３０の出力である時間判定信号ＤＴが入力され、アンドゲートAND1A'の他方の反転入力には、終了信号tendが入力されている。

アンドゲートAND1A'の出力信号は、フリップフロップFF1A，FF2Aのリセット端子(Ｒ)には直接入力されず、一方の入力にアンドゲートAND1Bの出力(リセット信号)WL-rstbが入力された、新たなオアゲートOR3の他方の入力に入力されている。

オアゲートOR3の出力が、リセット信号WL-rsta'としてフリップフロップFF1A，FF2Aのリセット端子に入力されている。

ここで、時間判定信号ＤＴは、動作周波数が低くてサイクル時間が長くなり(長サイクル時間ＬＣＴになり)、前述したリーク電流ＩＬに起因したメモリセルＭＣの書き込み不足が生じるかどうかを判定するための信号である。

なお、他の構成および信号は、図１０(a)と同様であり、その説明は省略する。また、時間判定信号生成回路１３０は、タイミング回路１０３の外部に設けてもよい。また、メモリセルＭＣは、例えば、１つのトランジスタおよび１つの容量を含む１Ｔ１Ｃ型強誘電体メモリセルを適用することができる。

図１２は、時間判定信号生成回路の一例を示す回路図である。図１２に示されるように時間判定信号ＤＴを生成する時間判定信号生成回路１３０は、例えば、タイミング回路１０３に設けられ、複数のインバータＩ131〜Ｉ136およびアンドゲートAND130を含む。

インバータＩ131〜Ｉ136は、縦列接続され、初段のインバータＩ131の入力には、チップイネーブル信号／ＣＥ(コマンド)が入力され、アンドゲートAND130は、初段のインバータＩ130の出力および最終段のインバータＩ136の出力を受け取って論理積を取る。

これにより、所定の判定時間だけ『Ｈ』となる時間判定信号ＤＴを生成することができる。なお、インバータの段数および信号の論理等は、適宜変更することができ、また、インバータの代わりに、トランジスタのチャネル長や配線幅等を変化させて遅延時間を制御することもできる。

さらに、例えば、時間判定信号ＤＴによる所定の判定時間と比較するコマンドは、チップイネーブル信号／ＣＥに限定されるものではなく、様々なコマンドを使用してもよい。また、時間判定信号ＤＴおよびコマンドの論理(『ＤＴ＝Ｈ』，『／ＣＥ＝Ｌ』)およびタイミング回路の論理ゲート等も様々に変更され得るのはいうまでもない。

図１３は、図１２に示す時間判定信号生成回路を適用した場合の波形図を簡略化して示す図であり、図１３(a)は、サイクル時間が所定の判定時間よりも短い場合を示し、図１３(b)は、サイクル時間が所定の判定時間よりも長い場合を示す。

図１３(a)に示すように、サイクル時間が所定の判定時間よりも短い場合、すなわち、チップイネーブル信号／ＣＥが低レベル『Ｌ』になる期間が、時間判定信号ＤＴが高レベル『Ｈ』になる期間よりも短い場合、図６を参照して説明した処理をそのまま行う。

このとき、『／ＣＥ＝Ｌ』の期間(イネーブル時間)は『ＤＴ＝Ｈ』の期間(所定の判定時間)よりも短いので、オアゲートOR3の出力(リセット信号WL-rsta')は『Ｌ』を維持し、フリップフロップFF1A，FF2Aはリセットされない。すなわち、図１５および図１６を参照して詳述するように、この場合は、図５(a)の回路と同様になり、図６の処理を実行する。

一方、図１３(b)に示すように、サイクル時間が所定の判定時間よりも長い場合、すなわち、／ＣＥが低レベル『Ｌ』になる期間が、ＤＴが『Ｈ』になる期間よりも長い場合には、図９を参照して説明した処理を行う。

このとき、『／ＣＥ＝Ｌ』の期間は『ＤＴ＝Ｈ』の期間よりも長いので、オアゲートOR3の出力(WL-rsta')には、時間判定信号ＤＴが『Ｈ』から『Ｌ』へ立ち下がるタイミングで高レベル『Ｈ』のパルスが生成される。

これにより、フリップフロップFF1A，FF2Aがリセットされ、フリップフロップFF1A，FF2AのＱ出力(WL-TIM1A，WL-TIM2A)は『Ｈ』から『Ｌ』へ立ち下がり、図１０(a)の回路と同様になって、図９の処理を実行する。なお、詳細は、後に、図１７および図１８を参照して説明する。

このように、本実施例によれば、時間判定信号ＤＴにより長サイクル時間(ＬＣＴ)かどうかを判定して、リーク電流に起因したメモリセルの書き込み不足を解消する処理を行うか否かを決める。

すなわち、『／ＣＥ＝Ｌ』が『ＤＴ＝Ｈ』よりも短ければ、ワード線ＷＬのプリチャージを行わず、『／ＣＥ＝Ｌ』が『ＤＴ＝Ｈ』よりも長ければ、ＷＬのプリチャージを行うことで、消費電流の増加を抑えつつ、十分な書き込み動作を行うことが可能になる。

ところで、図１２を参照して説明した時間判定信号生成回路１３０により時間判定信号ＤＴを生成すると、図７を参照して説明したトランジスタＭ３のリーク電流ＩＬとは無関係に所定の判定時間を決めることになる。例えば、リーク電流ＩＬが大きい場合には、トランスファゲートトランジスタＭ０のゲート電圧ＶＴＧの電位が下がっている虞がある。

具体的に、トランジスタのリーク電流は、高温になるほど大きく、また、インバータの遅延時間は、高温になるほど大きく(遅く)なる。すなわち、高温になるほど、時間判定信号ＤＴが高レベル『Ｈ』になる期間(『ＤＴ＝Ｈ』)が延びることになり、長サイクル時間ＬＣＴであると判定され難くなる。

図１４は、時間判定信号生成回路の他の例を示す回路図であり、例えば、ＦｅＲＡＭが使用される周囲の温度等によるリーク電流ＩＬの変化を考慮して時間判定信号ＤＴを生成する時間判定信号生成回路１３０の例を示すものである。

図１４に示すように、時間判定信号生成回路１３０は、実際のワード線デコーダ(例えば、図３に示すワード線デコーダ１０５)と同様のトランジスタを適用したワード線デコーダモニタ回路１５０，差動増幅器３００および基準電圧生成部３１０を含む。

ワード線デコーダモニタ回路１５０は、ワード線デコーダ１０５におけるトランスファゲートトランジスタＭ０のゲート電圧ＶＴＧの電位が下がっている虞があるために設けられている。

図１４と図３の比較から明らかなように、図１４におけるワード線デコーダモニタ回路１５０には、デコーダ回路WL-DEC1，WL-DEC2，WL-DEC3は設けられていない。これは、ワード線デコーダモニタ回路１５０は、実際のワード線デコーダ１０５におけるブースト回路部分(ブースト機能)だけをモニタすれば十分だからである。

すなわち、インバータWL-I11の入力には、直接、制御信号WL-TIM1が入力され、インバータWL-I21の入力には、直接、制御信号WL-TIM2が入力され、インバータWL-I31の入力は、接地(ＧＮＤ)されている。

図１４に示す時間判定信号生成回路１３０は、ワード線デコーダモニタ回路１５０におけるトランスファゲートトランジスタＭ０のゲート電圧ＶＴＧをそのまま差動増幅器３００の第１入力に入力し、第２入力の基準電圧Ｖrと比較(差動増幅)する。

基準電圧生成部３１０は、昇圧電圧線(ＶＰＰ)と接地線(ＧＮＤ)の間に直列接続された抵抗Ｒ31〜Ｒ33と、制御信号ＣＳにより制御されるスイッチＳＷを含む。スイッチＳＷは、抵抗Ｒ31およびＲ32の接続ノードの電圧と、抵抗Ｒ32およびＲ33の接続ノードの電圧を切り替えて基準電圧Ｖrとして差動増幅器３００に出力する。

すなわち、スイッチ制御信号ＣＳによりスイッチＳＷを制御することで、差動増幅器３００に入力されるワード線デコーダモニタ回路１５０からのトランジスタＭ０のゲート電圧ＶＴＧと比較する基準電圧Ｖrの電位を調整する。これにより、時間判定信号ＤＴにおける所定の判定時間(『ＤＴ＝Ｈ』の期間)の調整を行うことができるようになっている。

なお、基準電圧Ｖrを生成する基準電圧生成部３１０は、様々な回路を適用することができ、また、トランジスタＭ０が確実にオンするゲート電圧ＶＴＧに相当する固定の電圧を生成してもよい。

ここで、例えば、図１２を参照して説明した時間判定信号生成回路では、インバータＩ131〜Ｉ136による遅延回路を利用して時間判定信号ＤＴを生成するため、リーク電流ＩＬが大きい高温時には、時間判定信号ＤＴ(『ＤＴ＝Ｈ』の期間)が長くなる傾向がある。これは、インバータによる遅延回路のｎＭＯＳトランジスタは、高温ではオン電流が減少して遅延時間が伸びる特性を有しているためである。

これに対して、図１４に示す時間判定信号生成回路では、高温時にリーク電流ＩＬが増大すると、より速くトランスファゲートトランジスタＭ０のゲート電圧ＶＴＧの電位が低下して時間判定信号ＤＴ(『ＤＴ＝Ｈ』の期間)が短くなる。

このように、図１４に示す時間判定信号生成回路を適用することにより、例えば、ＦｅＲＡＭが使用される周囲の温度等によるリーク電流ＩＬの変化による影響を補償して、適切な動作を行うことが可能になる。

図１５は、サイクル時間が所定の判定時間よりも短い場合の半導体記憶装置の動作を説明するための波形図であり、図１６は、図１５に示す場合の半導体記憶装置の動作を説明するための波形図である。

また、図１７は、サイクル時間が所定の判定時間よりも長い場合の半導体記憶装置の動作を説明するための波形図であり、図１８は、図１７に示す場合の半導体記憶装置の動作を説明するための波形図である。

ここで、図１５における『ＤＴ＝Ｈ』の期間は、図１７における『ＤＴ＝Ｈ』の期間よりも長く描かれ、『／ＣＥ＝Ｌ』の期間は、図１５および図１７で同じ長さに描かれているが、『ＤＴ＝Ｈ』の期間と『ＤＴ＝Ｈ』の期間の長短だけを考えればよい。

例えば、図１２に示す回路により『ＤＴ＝Ｈ』の期間が固定の時間判定信号ＤＴを生成した場合でも、図１４に示す回路により、例えば、周囲温度等により『ＤＴ＝Ｈ』の期間が変化する時間判定信号ＤＴを生成した場合でも処理は同じである。

すなわち、『／ＣＥ＝Ｌ』の期間が『ＤＴ＝Ｈ』の期間よりも短い場合は、図１５および図１６の処理を行い、『／ＣＥ＝Ｌ』の期間が『ＤＴ＝Ｈ』の期間よりも長い場合は、図１７および図１８の処理を行う。

まず、図１５に示すように、サイクル時間が所定の判定時間よりも短い場合、すなわち、『／ＣＥ＝Ｌ』の期間が『ＤＴ＝Ｈ』の期間よりも短い場合は、図６を参照して説明した処理をそのまま行う。

このとき、図１１に示す回路は、『ＤＴ＝Ｈ』の期間、アンドゲートAND1A'の出力は『Ｌ』になっており、その間、リセット信号WL-rstbは『Ｌ』なので、オアゲートOR3の出力(リセット信号WL-rsta')は『Ｌ』を維持する。そのため、フリップフロップFF1B，FF2B1の出力が、そのままオアゲートOR1，OR2の出力(タイミング回路１０３からの制御信号WL-TIM1，WL-TIM2)になる。

また、図１１におけるアンドゲートAND1Bは、実質的に、図５(a)におけるアンドゲートAND31に相当し、図１１に示すタイミング回路は、図５(a)に示すタイミング回路に相当することになる。

従って、『／ＣＥ＝Ｌ』の期間が『ＤＴ＝Ｈ』の期間よりも短い場合には、リーク電流ＩＬに起因したメモリセルＭＣの書き込み不足が起こる前に、書き込み動作が終了する場合であると判断して、そのまま次の書き込みコマンドを待って書き込み処理を行う。すなわち、図１６に示す波形図は、前述した図６に示す波形図と同様のものであり、図６を参照して説明した処理がそのまま行われることになる。

次に、図１７に示すように、サイクル時間が所定の判定時間よりも長い場合、すなわち、『／ＣＥ＝Ｌ』の期間が『ＤＴ＝Ｈ』の期間よりも長い場合、長サイクル時間ＬＣＴであると判定する。

このとき、図１１に示す回路は、時間判定信号ＤＴが『Ｈ』から『Ｌ』へ立ち下がると、アンドゲートAND1A'の出力は『Ｌ』から『Ｈ』へ立ち上がり、オアゲートOR3から出力されるリセット信号WL-rsta'が『Ｈ』になる。

ここで、図１１および図１７と前述した図１０(a)および図１０(b)の比較から明らかなように、図１７におけるリセット信号WL-rsta'は、図１０(b)におけるリセット信号WL-rstaに相当する。

従って、『／ＣＥ＝Ｌ』の期間が『ＤＴ＝Ｈ』の期間よりも長い場合には、リーク電流ＩＬに起因したメモリセルＭＣの書き込み不足が生じる場合であると判断して、前述した図９および図１０と同様の処理を行う。すなわち、図１８に示す波形図は、前述した図９に示す波形図と同様のものであり、図９を参照して説明した処理がそのまま行われることになる。

このように、本実施例によれば、長サイクル時間かどうかを判定して、リーク電流に起因したメモリセルの書き込み不足を解消する処理を行うか否かを決めることにより、消費電流の増大を抑えつつ、適切なデータ書き込みを可能にすることができる。

ここで、時間判定信号ＤＴが『ＤＴ＝Ｈ』となる期間(所定の判定時間)は、例えば、図７および図８を参照して詳述したように、トランジスタＭ３のリーク電流ＩＬにより、トランジスタＭ０のゲート電圧ＶＴＧの低下が問題になる時間に基づいて決められる。

具体的に、例えば、読み出しコマンドから書き込みコマンドの間が１μsec.だと問題が生じる場合には、余裕をみて、判定時間(『ＤＴ＝Ｈ』となる期間)を５００ｎsec.程度に決めることができる。

この判定時間は、前述したように、例えば、適用するＦｅＲＡＭが使用される温度等の環境に応じてダイナミックに変化する値に設定してもよいが、ＦｅＲＡＭの仕様などにより適切な固定値に設定することもできる。

図１９は、本実施例に係る半導体記憶装置による消費電力の低減を説明するための図である。図１９において、参照符号ＬＬ１は、ワード線ＷＬのレベルを落とさない場合(図６)の特性、ＬＬ２は、ワード線ＷＬのレベルを落とした場合(図９：ワード線ＷＬをプリチャージした場合)の特性、そして、ＬＬ３は、本実施例を適用した場合の特性を示す。

なお、図１９において、横軸は、周波数[Ｈｚ]を示し、縦軸は、消費電流[Ａ]を示す。また、図１９では、説明を簡略化するために、１Ｍ[Ｈｚ]の周波数以下で長サイクル時間ＬＣＴへ遷移、すなわち、『／ＣＥ＝Ｌ』の期間が『ＤＴ＝Ｈ』の期間よりも長く、リーク電流ＩＬに起因したメモリセルＭＣの書き込み不足が生じるものとする。

図１９のＬＬ１，ＬＬ２に示すように、いずれの場合でも消費電流は、周波数が高くなるほど増大するが、ＬＬ１の方がワード線ＷＬの充放電による消費が無いため、ＬＬ２よりも消費電流は小さくなる。この消費電流の差(ＬＬ１とＬＬ２の差)は、周波数が高いほど顕著になる。

なお、ワード線ＷＬのレベルを落とさないＬＬ１では、例えば、動作周波数が数百Ｋ[Ｈｚ](１Ｍ[Ｈｚ]よりも低い周波数)になると、リーク電流ＩＬに起因したメモリセルＭＣの書き込み不足が生じることになる。従って、リーク電流ＩＬに関わらずメモリセルＭＣへ正しいデータ書き込みをするには、ＬＬ２のように、ワード線ＷＬのレベルを落として、すなわち、ワード線をプリチャージした後に、データ『１』を書き込む処理を行う。

これに対して、本実施例によれば、図１９のＬＬ３に示すように、例えば、『／ＣＥ＝Ｌ』の期間が『ＤＴ＝Ｈ』の期間よりも短ければ、すなわち、動作周波数が１Ｍ[Ｈｚ]よりも高ければ、ＬＬ１と同様の消費電流とすることができる。ここで、本実施例によれば、動作周波数が最高周波数(例えば、１０[ＭＨｚ])のときに、最大の消費電流を低減することが可能になる。

また、本実施例によれば、例えば、『／ＣＥ＝Ｌ』の期間が『ＤＴ＝Ｈ』の期間よりも長ければ、すなわち、動作周波数が１Ｍ[Ｈｚ]よりも低ければ、リーク電流ＩＬに関わらずメモリセルへ正しいデータ書き込みをするために、ＬＬ２と同様の消費電流になる。ここで、動作周波数が１Ｍ[Ｈｚ]よりも低い場合の消費電流の増加(ＬＬ２とＬＬ１の差)は、実質的にそれほど大きくなくてすむことになる。

なお、前述した図１４に示す時間判定信号生成回路を適用した場合には、周囲の温度等によるリーク電流ＩＬの変化による影響を補償することができるため、予め見積もる余裕を小さくすることができる。すなわち、図１９において、ＬＬ１とＬＬ２を切り替える周波数(１Ｍ[Ｈｚ])をより低い周波数へ設定して、さらなる消費電力の低減を図ることが可能になる。

ところで、例えば、電源幅の設計は、最高周波数で動作した場合の電流でも安定して供給できるように、電源の平滑容量の配置や電源配線幅を設定している。上述した本実施例を適用することにより、最高周波数の消費電流を低減することができ、例えば、全ての動作周波数でワード線のレベルを落とす場合よりも、電源の配線幅を太らせることなく、安定した電源電圧に保つことが可能になる。

なお、本実施例は、ＦｅＲＡＭに限定されるものではなく、ＤＲＡＭを始めとして他の様々な半導体記憶装置に対しても適用することができる。

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
複数のメモリセルを有するメモリセルアレイと、
それぞれの前記メモリセルに接続されるワード線の選択および電圧レベルを制御するワード線デコーダと、
コマンドの変化を判定する基準である判定時間を表す時間判定信号を生成する時間判定信号生成回路と、
前記コマンドの変化を前記時間判定信号により判定して、選択されたワード線をプリチャージするか否かを制御する制御信号を生成するタイミング回路と、を有する、
ことを特徴とする半導体記憶装置。

（付記２）
前記時間判定信号生成回路は、前記タイミング回路に設けられている、
ことを特徴とする付記１に記載の半導体記憶装置。

（付記３）
前記制御信号は、前記ワード線デコーダにおけるデコーダ回路を制御する、
ことを特徴とする付記１または付記２に記載の半導体記憶装置。

（付記４）
前記コマンドの変化は、前記メモリセルをアクセスするサイクル時間に対応する、
ことを特徴とする付記１乃至付記３のいずれか１項に記載の半導体記憶装置。

（付記５）
さらに、
それぞれの前記メモリセルに接続されるビット線の選択を制御するコラム線デコーダを有する、
ことを特徴とする付記１乃至付記４のいずれか１項に記載の半導体記憶装置。

（付記６）
前記半導体記憶装置は、強誘電体メモリであり、
さらに、
それぞれの前記メモリセルに接続されるプレート線の選択を制御するプレート線デコーダを有する、
ことを特徴とする付記５に記載の半導体記憶装置。

（付記７）
前記メモリセルは、１つのトランジスタおよび１つの容量を含む１Ｔ１Ｃ型強誘電体メモリセルである、
ことを特徴とする付記６に記載の半導体記憶装置。

（付記８）
前記選択されたワード線をプリチャージするか否かの制御は、
書き込みコマンドが出力されてから、前記メモリセルに接続されたビット線の電位を電源電圧とすると共に、前記メモリセルに接続されたプレート線の電位を接地電位として第１データを書き込む書き込みコマンドが出力されるときに行われる、
ことを特徴とする付記７に記載の半導体記憶装置。

（付記９）
前記選択されたワード線をプリチャージするか否かの制御は、
すべての前記メモリセルに前記第１データとは異なる第２データを書き込んだ後、前記第１データを書き込むときに行われる、
ことを特徴とする付記８に記載の半導体記憶装置。

（付記１０）
前記コマンドは、チップイネーブル信号である、
ことを特徴とする付記１乃至付記９のいずれか１項に記載の半導体記憶装置。

（付記１１）
前記タイミング回路は、
前記チップイネーブル信号および前記時間判定信号を比較し、前記チップイネーブル信号によるイネーブル時間が、前記時間判定信号による前記判定時間よりも長いときに、前記選択されたワード線をプリチャージする、
ことを特徴とする付記１乃至付記１０のいずれか１項に記載の半導体記憶装置。

（付記１２）
前記時間判定信号生成回路は、さらに、
前記ワード線デコーダにおけるリーク電流をモニタするワード線デコーダモニタ回路を有し、
前記時間判定信号生成回路は、前記ワード線デコーダモニタ回路の出力信号を使用して前記時間判定信号を生成する、
ことを特徴とする付記１乃至付記１１のいずれか１項に記載の半導体記憶装置。

（付記１３）
前記時間判定信号生成回路は、さらに、
前記ワード線デコーダモニタ回路によりモニタされた前記ワード線に接続されるトランスファゲートトランジスタのゲート電圧と、基準電圧を比較して、前記時間判定信号における前記判定時間を規定する差動増幅器を有する、
ことを特徴とする付記１乃至付記１２のいずれか１項に記載の半導体記憶装置。

（付記１４）
前記基準電圧の電位は、調整可能とされている、
ことを特徴とする付記１３に記載の半導体記憶装置。

（付記１５）
前記ワード線デコーダは、
前記選択されたワード線に接続されるトランスファゲートトランジスタのゲート電圧を複数段階で昇圧するようになっている、
ことを特徴とする付記１乃至付記１４のいずれか１項に記載の半導体記憶装置。

１００ ＦｅＲＡＭ(半導体記憶装置)
１０１ メモリセルアレイ
１０２ コマンド制御回路
１０３ タイミング回路
１０４ プレート線デコーダ
１０５ ワード線デコーダ
１０６ Ｉ／Ｏ制御回路
１０７ コラム線デコーダ(ビット線デコーダ)
１０８ ビット線アンプ
１３０ 時間判定信号生成回路
１５０ ワード線デコーダモニタ回路
３００ 差動増幅器
３１０ 基準電圧生成部

Claims (6)

1. 複数のメモリセルを有するメモリセルアレイと、
   それぞれの前記メモリセルに接続されるワード線の選択および電圧レベルを制御するワード線デコーダと、
   コマンドの変化を判定する基準である判定時間を表す時間判定信号を生成する時間判定信号生成回路と、
   前記コマンドの変化を前記時間判定信号により判定して、選択されたワード線をプリチャージするか否かを制御する制御信号を生成するタイミング回路と、を有し、
   サイクル時間が長い場合に、前記選択されたワード線をプリチャージするか否かの制御は、書き込みコマンドが出力されてから、前記メモリセルに接続されたビット線の電位を電源電圧とすると共に、前記メモリセルに接続されたプレート線の電位を接地電位として第１データを書き込むときよりも前に行われ、
   サイクル時間が短い場合に、前記選択されたワード線をプリチャージするか否かの制御は、すべての前記メモリセルに前記第１データとは異なる第２データを書き込んだ後、前記第１データを書き込むときに行われる、
   ことを特徴とする半導体記憶装置。
2. 前記タイミング回路は、
   チップイネーブル信号および前記時間判定信号を比較し、前記チップイネーブル信号によるイネーブル時間が、前記時間判定信号による前記判定時間よりも長いときに、前記選択されたワード線をプリチャージする、
   ことを特徴とする請求項１に記載の半導体記憶装置。
3. 複数のメモリセルを有するメモリセルアレイと、
   それぞれの前記メモリセルに接続されるワード線の選択および電圧レベルを制御するワード線デコーダと、
   コマンドの変化を判定する基準である判定時間を表す時間判定信号を生成する時間判定信号生成回路と、
   前記コマンドの変化を前記時間判定信号により判定して、選択されたワード線をプリチャージするか否かを制御する制御信号を生成するタイミング回路と、を有し、
   前記時間判定信号生成回路は、さらに、
   前記ワード線デコーダにおけるリーク電流をモニタするワード線デコーダモニタ回路を有し、
   前記時間判定信号生成回路は、前記ワード線デコーダモニタ回路の出力信号を使用して前記時間判定信号を生成する、
   ことを特徴とする半導体記憶装置。
4. 前記時間判定信号生成回路は、さらに、
   前記ワード線デコーダモニタ回路によりモニタされた前記ワード線に接続されるトランスファゲートトランジスタのゲート電圧と、基準電圧を比較して、前記時間判定信号における前記判定時間を規定する差動増幅器を有する、
   ことを特徴とする請求項３に記載の半導体記憶装置。
5. 前記基準電圧の電位は、調整可能とされている、
   ことを特徴とする請求項４に記載の半導体記憶装置。
6. 前記ワード線デコーダは、
   前記選択されたワード線に接続されるトランスファゲートトランジスタのゲート電圧を複数段階で昇圧するようになっている、
   ことを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体記憶装置。

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