JP2000285680A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JP2000285680A JP2000285680A JP9406599A JP9406599A JP2000285680A JP 2000285680 A JP2000285680 A JP 2000285680A JP 9406599 A JP9406599 A JP 9406599A JP 9406599 A JP9406599 A JP 9406599A JP 2000285680 A JP2000285680 A JP 2000285680A
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Abstract
(57)【要約】
【課題】被昇圧ラインを昇圧した後、プリチャージ用の
Ｐｃｈトランジスタを介して流れるカットオフ電流によ
り、ＶＤＤ＋△Ｖまで昇圧された電荷が抜けるため、メ
モリセル低電圧動作を実現するために十分なメモリセル
・ストアノード電位を確保する事が困難であるという問
題があった。 【解決手段】昇圧用コンデンサを複数個設け、１サイク
ル内で複数回昇圧し、その昇圧タイミングは複数回の昇
圧において、各昇圧期間が１サイクル内で重ならない構
成とする。第１の昇圧期間と前記第２の昇圧期間の切り
替えを行う制御信号に内部タイマー回路からの信号を使
用する。 【効果】低電圧での動作マージンを広げる事が可能とな
り、かつ信頼性が高くプロセスマージンの広いＳＲＡＭ
を提供できる。
Ｐｃｈトランジスタを介して流れるカットオフ電流によ
り、ＶＤＤ＋△Ｖまで昇圧された電荷が抜けるため、メ
モリセル低電圧動作を実現するために十分なメモリセル
・ストアノード電位を確保する事が困難であるという問
題があった。 【解決手段】昇圧用コンデンサを複数個設け、１サイク
ル内で複数回昇圧し、その昇圧タイミングは複数回の昇
圧において、各昇圧期間が１サイクル内で重ならない構
成とする。第１の昇圧期間と前記第２の昇圧期間の切り
替えを行う制御信号に内部タイマー回路からの信号を使
用する。 【効果】低電圧での動作マージンを広げる事が可能とな
り、かつ信頼性が高くプロセスマージンの広いＳＲＡＭ
を提供できる。
Description
【０００１】
【発明の属する技術分野】本発明は、スタティック型ラ
ンダムアクセスメモリ（以下ＳＲＡＭ）に関し、特にワ
ード線昇圧の効率化を目的としたＳＲＡＭの昇圧方法、
タイミング、及びその製造方法に関する。
ンダムアクセスメモリ（以下ＳＲＡＭ）に関し、特にワ
ード線昇圧の効率化を目的としたＳＲＡＭの昇圧方法、
タイミング、及びその製造方法に関する。
【０００２】
【従来の技術】近年のように半導体記憶装置の低電圧化
が求められる状況の中で、ＳＲＡＭにおいて低電圧化を
実現するためには、メモリーセル記憶ノードに記憶され
るデータの振幅、すなわち「Ｈ」データ記憶ノードと
「Ｌ」データ記憶ノード間の電圧の差をいかに大きくす
るかがポイントとなる。そこで以下に示すような従来の
技術が示されている。図３、図４は従来の技術を説明す
るための回路図、図５はその動作を示すタイミングチャ
ートである。図３においてＡＤＤは行アドレス信号であ
り行デコーダ３２及び２９のＡＴＤパルスを発生するア
ドレス遷移検出回路に入力される。３３は入力データＤ
ＩＮの変化した事を検出してパルス（以下ＤＴＤパル
ス）を発生するデータ遷移検出回路（以下ＤＴＤ回路と
呼ぶ）である。
が求められる状況の中で、ＳＲＡＭにおいて低電圧化を
実現するためには、メモリーセル記憶ノードに記憶され
るデータの振幅、すなわち「Ｈ」データ記憶ノードと
「Ｌ」データ記憶ノード間の電圧の差をいかに大きくす
るかがポイントとなる。そこで以下に示すような従来の
技術が示されている。図３、図４は従来の技術を説明す
るための回路図、図５はその動作を示すタイミングチャ
ートである。図３においてＡＤＤは行アドレス信号であ
り行デコーダ３２及び２９のＡＴＤパルスを発生するア
ドレス遷移検出回路に入力される。３３は入力データＤ
ＩＮの変化した事を検出してパルス（以下ＤＴＤパル
ス）を発生するデータ遷移検出回路（以下ＤＴＤ回路と
呼ぶ）である。
【０００３】また、ＰチャネルＭＯＳトランジスタ（以
下ＰＭＯＳと呼ぶ）３６、Ｎチャネル型ＭＯＳトランジ
スタ（以下ＮＭＯＳと呼ぶ）３７及びＰＭＯＳ３８、Ｎ
ＭＯＳ３９によ構成されるインバータは書き込みドライ
バーであり、ＤＩＮもしくはインバータ３５により反転
される信号／ＤＩＮをドライブしデータを書き込む。３
０はオートパワーダウン信号（以下ＡＰＤパルスと呼
ぶ）を発生するタイマー回路及び制御回路であり、ＡＴ
Ｄパルス、ＤＴＤパルス、ＷＥＰ信号を受けて所定期間
のパルスを発生する。このＡＰＤパルスは行デコーダ３
２に入力されると共に、昇圧制御回路３１に入力され
る。この昇圧制御回路の詳細を図４に示す。１はＮＯＲ
回路でありＷＥＰ、ＡＴＤパルス、ＡＰＤパルス、ＤＴ
Ｄパルスが入力される。その出力Φ３はＮＯＲ７、ＮＡ
ＮＤ４及びディレイインバータ２に入力される。ＮＡＮ
Ｄ４の出力は、インバータ５、インバータ６に接続さ
れ、インバータ６の出力はＮＯＲ７に入力され、その出
力はインバータ８に入力され、インバータ８はプリチャ
ージ駆動信号Φ２を発生する。
下ＰＭＯＳと呼ぶ）３６、Ｎチャネル型ＭＯＳトランジ
スタ（以下ＮＭＯＳと呼ぶ）３７及びＰＭＯＳ３８、Ｎ
ＭＯＳ３９によ構成されるインバータは書き込みドライ
バーであり、ＤＩＮもしくはインバータ３５により反転
される信号／ＤＩＮをドライブしデータを書き込む。３
０はオートパワーダウン信号（以下ＡＰＤパルスと呼
ぶ）を発生するタイマー回路及び制御回路であり、ＡＴ
Ｄパルス、ＤＴＤパルス、ＷＥＰ信号を受けて所定期間
のパルスを発生する。このＡＰＤパルスは行デコーダ３
２に入力されると共に、昇圧制御回路３１に入力され
る。この昇圧制御回路の詳細を図４に示す。１はＮＯＲ
回路でありＷＥＰ、ＡＴＤパルス、ＡＰＤパルス、ＤＴ
Ｄパルスが入力される。その出力Φ３はＮＯＲ７、ＮＡ
ＮＤ４及びディレイインバータ２に入力される。ＮＡＮ
Ｄ４の出力は、インバータ５、インバータ６に接続さ
れ、インバータ６の出力はＮＯＲ７に入力され、その出
力はインバータ８に入力され、インバータ８はプリチャ
ージ駆動信号Φ２を発生する。
【０００４】インバータ５の出力は昇圧コンデンサ１０
を駆動する昇圧駆動信号Φ１を発生する。
を駆動する昇圧駆動信号Φ１を発生する。
【０００５】図３における入力信号Ａ１、Ａ２はブロッ
ク選択用のデコード信号である。ＮＯＲ５０はブロック
分割されたメモリセルアレイの中から一つのブロックを
選択するブロック選択デコーダである。ＮＯＲ５０の正
側電源は前記昇圧用コンデンサ１０により昇圧される被
昇圧ラインＶＬＩＮＥ１に接続され、負電源はグランド
に接続される。ＮＯＲ５０の出力はＰＭＯＳ５１及びＮ
ＭＯＳ５２より構成されるインバータの正電源に接続さ
れる。このインバータはワード線ドライバーであり出力
はワード線ＷＬに接続される。
ク選択用のデコード信号である。ＮＯＲ５０はブロック
分割されたメモリセルアレイの中から一つのブロックを
選択するブロック選択デコーダである。ＮＯＲ５０の正
側電源は前記昇圧用コンデンサ１０により昇圧される被
昇圧ラインＶＬＩＮＥ１に接続され、負電源はグランド
に接続される。ＮＯＲ５０の出力はＰＭＯＳ５１及びＮ
ＭＯＳ５２より構成されるインバータの正電源に接続さ
れる。このインバータはワード線ドライバーであり出力
はワード線ＷＬに接続される。
【０００６】以下に図５を用いて従来技術の動作につい
ての説明を行う。まず行アドレス信号ＡＤＤがＡＴＤ２
９及び行デコーダ３２に入力されると共に、列アドレス
が列選択デコーダ（カラムデコーダ、ブロック選択デコ
ーダを含む。両方共図示せず。）に入力されている。書
き込みサイクルでアドレス信号ＡＤＤ及び書き込みデー
タＤＩＮが共に変化した場合を例にとって説明する。ラ
イトイネーブル信号／ＷＥが論理「Ｈ」から「Ｌ」に変
化する。この変化を検知してＷＥＰパルス発生回路（図
示せず）より所定時間ｔ１の間「Ｈ」パルスが発生され
る。アドレス信号ＡＤＤも変化し、その変化を検知して
前記ＡＴＤ回路の出力は所定時間ｔ２の間論理「Ｈ」の
パルス信号を発生する。同様にＤＩＮも変化しＤＴＤ回
路は所定期間ｔ３の間論理「Ｈ」のパルス信号を発生す
る。以上の信号ＷＥＰ、ＡＴＤ、ＤＴＤを受けてＡＰＤ
はの出力は所定の期間ｔ４の間論理「Ｌ」のＡＰＤパル
スを発生する。その後、ＷＥＰ、ＡＴＤ、ＤＴＤ、ＡＰ
Ｄは昇圧制御回路内のＮＯＲ１により合成され期間ｔ４
の間論理「Ｈ」のパルスΦ３を発生する。この信号Φ３
はディレイインバータ２、３、６、ＮＯＲ７、ＮＡＮＤ
４、インバータ５、８により昇圧用コンデンサをプリチ
ャージするための信号Φ２、及び昇圧信号Φ１を発生す
る。すなわちΦ２が論理「Ｌ」のプリチャージ状態の
時、昇圧コンデンサＣは電源電圧ＶＤＤの電位差が生じ
るように充電され、その後、Φ２が論理「Ｈ」に変化し
プリチャージトランジスタＴ７がオフ状態となりプリチ
ャージは終了する。それからΦ１が論理「Ｌ」から論理
「Ｈ」に立ち上がり昇圧動作が開始される。この時、充
電されたコンデンサＣの充電電圧が加算されるためブロ
ック選択回路の電源ラインＶＬＩＮＥ１は電源電圧ＶＤ
Ｄ＋△Ｖのレベルに引き上げられる。この時ブロック選
択回路ＮＯＲ５０には論理「Ｌ」のブロック選択信号Ａ
１、Ａ２が入力されており、ＮＯＲ３の出力であるＶＬ
ＩＮＥ２は電源電圧ＶＤＤとなっている。そこから前記
ＶＬＩＮＥ１のＶＤＤ＋△Ｖを受けて、ＶＬＩＮＥ２の
レベルはＶＤＤ＋△Ｖとなる。さらにＶＬＩＮＥ２のレ
ベルはＰＭＯＳ５１及びＮＭＯＳ５２より構成されるワ
ード線ドライバーの正電源に入力される。この時すでに
行選択デコーダ３２の出力であるワード線選択信号は論
理「Ｌ」になっておりワード線ドライバーの出力は論理
「Ｈ」、すなわちＶＤＤのレベルになっており、前記Ｖ
ＬＩＮＥ２の信号を受けてさらにＶＤＤ＋△Ｖに引き上
げられる。
ての説明を行う。まず行アドレス信号ＡＤＤがＡＴＤ２
９及び行デコーダ３２に入力されると共に、列アドレス
が列選択デコーダ（カラムデコーダ、ブロック選択デコ
ーダを含む。両方共図示せず。）に入力されている。書
き込みサイクルでアドレス信号ＡＤＤ及び書き込みデー
タＤＩＮが共に変化した場合を例にとって説明する。ラ
イトイネーブル信号／ＷＥが論理「Ｈ」から「Ｌ」に変
化する。この変化を検知してＷＥＰパルス発生回路（図
示せず）より所定時間ｔ１の間「Ｈ」パルスが発生され
る。アドレス信号ＡＤＤも変化し、その変化を検知して
前記ＡＴＤ回路の出力は所定時間ｔ２の間論理「Ｈ」の
パルス信号を発生する。同様にＤＩＮも変化しＤＴＤ回
路は所定期間ｔ３の間論理「Ｈ」のパルス信号を発生す
る。以上の信号ＷＥＰ、ＡＴＤ、ＤＴＤを受けてＡＰＤ
はの出力は所定の期間ｔ４の間論理「Ｌ」のＡＰＤパル
スを発生する。その後、ＷＥＰ、ＡＴＤ、ＤＴＤ、ＡＰ
Ｄは昇圧制御回路内のＮＯＲ１により合成され期間ｔ４
の間論理「Ｈ」のパルスΦ３を発生する。この信号Φ３
はディレイインバータ２、３、６、ＮＯＲ７、ＮＡＮＤ
４、インバータ５、８により昇圧用コンデンサをプリチ
ャージするための信号Φ２、及び昇圧信号Φ１を発生す
る。すなわちΦ２が論理「Ｌ」のプリチャージ状態の
時、昇圧コンデンサＣは電源電圧ＶＤＤの電位差が生じ
るように充電され、その後、Φ２が論理「Ｈ」に変化し
プリチャージトランジスタＴ７がオフ状態となりプリチ
ャージは終了する。それからΦ１が論理「Ｌ」から論理
「Ｈ」に立ち上がり昇圧動作が開始される。この時、充
電されたコンデンサＣの充電電圧が加算されるためブロ
ック選択回路の電源ラインＶＬＩＮＥ１は電源電圧ＶＤ
Ｄ＋△Ｖのレベルに引き上げられる。この時ブロック選
択回路ＮＯＲ５０には論理「Ｌ」のブロック選択信号Ａ
１、Ａ２が入力されており、ＮＯＲ３の出力であるＶＬ
ＩＮＥ２は電源電圧ＶＤＤとなっている。そこから前記
ＶＬＩＮＥ１のＶＤＤ＋△Ｖを受けて、ＶＬＩＮＥ２の
レベルはＶＤＤ＋△Ｖとなる。さらにＶＬＩＮＥ２のレ
ベルはＰＭＯＳ５１及びＮＭＯＳ５２より構成されるワ
ード線ドライバーの正電源に入力される。この時すでに
行選択デコーダ３２の出力であるワード線選択信号は論
理「Ｌ」になっておりワード線ドライバーの出力は論理
「Ｈ」、すなわちＶＤＤのレベルになっており、前記Ｖ
ＬＩＮＥ２の信号を受けてさらにＶＤＤ＋△Ｖに引き上
げられる。
【０００７】またこの時、書き込みデータＤＩＮが入力
されデータＩＮは前記書き込みドライバーにより正転、
反転データ共、データバスＤＢ、／ＤＢに伝達される。
列選択デコーダ（図示せず）の出力である列選択信号
Ｙ、／Ｙもそれぞれ論理「Ｈ」、論理「Ｌ」となってお
りカラムゲート４０、４１はオン状態となり、前記Ｄ
Ｂ、／ＤＢのデータはビット線ＢＬ、／ＢＬに伝達され
ている。
されデータＩＮは前記書き込みドライバーにより正転、
反転データ共、データバスＤＢ、／ＤＢに伝達される。
列選択デコーダ（図示せず）の出力である列選択信号
Ｙ、／Ｙもそれぞれ論理「Ｈ」、論理「Ｌ」となってお
りカラムゲート４０、４１はオン状態となり、前記Ｄ
Ｂ、／ＤＢのデータはビット線ＢＬ、／ＢＬに伝達され
ている。
【０００８】ここで選択されたワード線ＷＬは前記した
ようにＶＤＤ＋△Ｖにまで昇圧されており、メモリセル
のストアノードＢは、ほぼＶＤＤ＋△Ｖ−Ｖｔｈまで引
き上げられる（ここでＶｔｈはメモリセルトランスファ
ゲートであるＮＭＯＳ４２、４４のしきい値電圧）。そ
の後ＡＰＤ信号が論理「Ｈ」となり、それを受けてΦ３
は論理「Ｌ」に変化する。この後、昇圧駆動信号Φ１が
論理「Ｌ」となり昇圧動作が終了となり、その後プリチ
ャージ信号Φ２は論理「Ｌ」に変化しコンデンサＣ及び
ＶＬＩＮＥ１を再度プリチャージする。ＡＰＤ信号は行
選択デコーダ３２にも入力されており、ＡＰＤが論理
「Ｈ」に変化するのを受けてワード線のレベルも論理
「Ｌ」となり書き込みは終了する。
ようにＶＤＤ＋△Ｖにまで昇圧されており、メモリセル
のストアノードＢは、ほぼＶＤＤ＋△Ｖ−Ｖｔｈまで引
き上げられる（ここでＶｔｈはメモリセルトランスファ
ゲートであるＮＭＯＳ４２、４４のしきい値電圧）。そ
の後ＡＰＤ信号が論理「Ｈ」となり、それを受けてΦ３
は論理「Ｌ」に変化する。この後、昇圧駆動信号Φ１が
論理「Ｌ」となり昇圧動作が終了となり、その後プリチ
ャージ信号Φ２は論理「Ｌ」に変化しコンデンサＣ及び
ＶＬＩＮＥ１を再度プリチャージする。ＡＰＤ信号は行
選択デコーダ３２にも入力されており、ＡＰＤが論理
「Ｈ」に変化するのを受けてワード線のレベルも論理
「Ｌ」となり書き込みは終了する。
【０００９】
【発明が解決しようとする課題】従来の技術において被
昇圧ラインを昇圧した後、プリチャージ用のＰｃｈトラ
ンジスタを介して流れるカットオフ電流により、 ＶＤ
Ｄ＋△Ｖまで昇圧された電荷が抜けるため、メモリセル
低電圧動作を実現するために十分なメモリセル・ストア
ノード電位を確保する事が困難であるという問題があっ
た。これによりプロセス流動時にトランジスタのＶｔｈ
の管理幅が狭くなり、歩留まり低下の一因となってい
た。
昇圧ラインを昇圧した後、プリチャージ用のＰｃｈトラ
ンジスタを介して流れるカットオフ電流により、 ＶＤ
Ｄ＋△Ｖまで昇圧された電荷が抜けるため、メモリセル
低電圧動作を実現するために十分なメモリセル・ストア
ノード電位を確保する事が困難であるという問題があっ
た。これによりプロセス流動時にトランジスタのＶｔｈ
の管理幅が狭くなり、歩留まり低下の一因となってい
た。
【００１０】また、昇圧電位を高く設定するという方法
もあるが、近年のようにプロセス微細化が進みゲート膜
の厚さも薄くなっておりゲート膜破壊という信頼性の問
題が生じる可能性がある。
もあるが、近年のようにプロセス微細化が進みゲート膜
の厚さも薄くなっておりゲート膜破壊という信頼性の問
題が生じる可能性がある。
【００１１】
【課題を解決するための手段】（手段１）ビット線対と
ワード線との交差部に配置されたスタティック型メモリ
セルと、複数の前記スタティック型メモリセルから構成
されるブロックを複数有し、選択された前記メモリセル
に接続されたワード線を昇圧するための昇圧用コンデン
サと、被昇圧ラインと昇圧用コンデンサをプリチャージ
するプリチャージトランジスタと、前記プリチャージト
ランジスタを制御するプリチャージ制御信号、前記昇圧
用コンデンサーを駆動する昇圧駆動信号、及びその制御
回路を有する半導体記憶装置で、前記コンデンサを複数
個設け、１サイクル内で複数回、昇圧する事を特徴とす
る。
ワード線との交差部に配置されたスタティック型メモリ
セルと、複数の前記スタティック型メモリセルから構成
されるブロックを複数有し、選択された前記メモリセル
に接続されたワード線を昇圧するための昇圧用コンデン
サと、被昇圧ラインと昇圧用コンデンサをプリチャージ
するプリチャージトランジスタと、前記プリチャージト
ランジスタを制御するプリチャージ制御信号、前記昇圧
用コンデンサーを駆動する昇圧駆動信号、及びその制御
回路を有する半導体記憶装置で、前記コンデンサを複数
個設け、１サイクル内で複数回、昇圧する事を特徴とす
る。
【００１２】（手段２）手段１記載の半導体記憶装置の
昇圧タイミングに関し、１サイクル内での複数回の昇圧
において、各昇圧期間が重ならない事を特徴とする。
昇圧タイミングに関し、１サイクル内での複数回の昇圧
において、各昇圧期間が重ならない事を特徴とする。
【００１３】（手段３）手段１、２記載の半導体記憶装
置で前記第１の昇圧期間と前記第２の昇圧期間の切り替
えを行う制御信号に内部タイマー回路からの信号を用い
昇圧制御を行う事を特徴とする。
置で前記第１の昇圧期間と前記第２の昇圧期間の切り替
えを行う制御信号に内部タイマー回路からの信号を用い
昇圧制御を行う事を特徴とする。
【００１４】（手段４）ビット線対とワード線との交差
部に配置されたスタティック型メモリセルと、複数の前
記スタティック型メモリセルから構成されるブロックを
複数有し、選択された前記メモリセルに接続されたワー
ド線を昇圧するための昇圧用コンデンサと、被昇圧ライ
ンと昇圧用コンデンサをプリチャージするプリチャージ
トランジスタと、前記プリチャージトランジスタを制御
するプリチャージ制御信号、前記昇圧用コンデンサーを
駆動する昇圧駆動信号、及びその制御回路を有する半導
体記憶装置で、前記プリチャージ用トランジスタのＶｔ
ｈを選択的に高くする事を特徴とする。
部に配置されたスタティック型メモリセルと、複数の前
記スタティック型メモリセルから構成されるブロックを
複数有し、選択された前記メモリセルに接続されたワー
ド線を昇圧するための昇圧用コンデンサと、被昇圧ライ
ンと昇圧用コンデンサをプリチャージするプリチャージ
トランジスタと、前記プリチャージトランジスタを制御
するプリチャージ制御信号、前記昇圧用コンデンサーを
駆動する昇圧駆動信号、及びその制御回路を有する半導
体記憶装置で、前記プリチャージ用トランジスタのＶｔ
ｈを選択的に高くする事を特徴とする。
【００１５】
【発明の実施の形態】本発明の実施形態の一例を図１、
２、３を参照しながら以下に説明する。図１における１
２は４入力ＮＯＲ、１３は２入力ＮＯＲ、１８は３入力
ＮＡＮＤ、２５は３入力ＮＯＲである。１６、１７、２
２、２３、２４はディレイインバータ、１４、１９、２
０、２１はインバータである。１５は昇圧用コンデンサ
２６、２７及び被昇圧ラインＶＬＩＮＥ１をプリチャー
ジするためのＰＭＯＳトランジスタである。２６、２７
は昇圧用コンデンサＣ１、Ｃ２である。また、図３にお
いては従来技術で説明したものと同一であるため詳細な
説明は省略する。
２、３を参照しながら以下に説明する。図１における１
２は４入力ＮＯＲ、１３は２入力ＮＯＲ、１８は３入力
ＮＡＮＤ、２５は３入力ＮＯＲである。１６、１７、２
２、２３、２４はディレイインバータ、１４、１９、２
０、２１はインバータである。１５は昇圧用コンデンサ
２６、２７及び被昇圧ラインＶＬＩＮＥ１をプリチャー
ジするためのＰＭＯＳトランジスタである。２６、２７
は昇圧用コンデンサＣ１、Ｃ２である。また、図３にお
いては従来技術で説明したものと同一であるため詳細な
説明は省略する。
【００１６】ＷＥＰ、ＡＴＤ、ＤＴＤ、ＡＰＤ１信号
（従来のＡＰＤ信号と同一信号）はＮＯＲ１２に入力さ
れる。ＮＯＲ１２の出力は以下Φ４とする。Φ４はＮＯ
Ｒ１３、ＮＡＮＤ１８に入力されると共にディレイイン
バータ１６、１７を介してＮＡＮＤ１８に入力される。
さらに、インバータ２１を介しＮＯＲ２５に入力される
と共にディレイインバータ２２、２３、２４を介しＮＯ
Ｒ２５の他端子に入力される。ＮＡＮＤ１８の出力はイ
ンバータ１９を介してＮＯＲ１３の他端子に入力され
る。ＮＯＲ１３の出力はインバータ１４を介し昇圧用コ
ンデンサ・プリチャージ信号Φ５として出力される。並
びにＮＡＮＤ１８の出力はインバータ２０を介し昇圧コ
ンデンサ駆動信号Φ６として出力され、２６の昇圧用コ
ンデンサＣ１を駆動する。またさらに、Φ４はインバー
タ２１を介しＮＯＲ２５に入力されると共に、ディレイ
インバータ２２、２３を介しＮＯＲ２５の他方の端子に
入力される。ＮＯＲ２５の出力は２７の昇圧用コンデン
サＣ２を駆動する昇圧駆動信号Φ７を出力する。信号線
２９は、ＮＡＮＤ１８及びＮＯＲ２５の他端子に入力さ
れる。
（従来のＡＰＤ信号と同一信号）はＮＯＲ１２に入力さ
れる。ＮＯＲ１２の出力は以下Φ４とする。Φ４はＮＯ
Ｒ１３、ＮＡＮＤ１８に入力されると共にディレイイン
バータ１６、１７を介してＮＡＮＤ１８に入力される。
さらに、インバータ２１を介しＮＯＲ２５に入力される
と共にディレイインバータ２２、２３、２４を介しＮＯ
Ｒ２５の他端子に入力される。ＮＡＮＤ１８の出力はイ
ンバータ１９を介してＮＯＲ１３の他端子に入力され
る。ＮＯＲ１３の出力はインバータ１４を介し昇圧用コ
ンデンサ・プリチャージ信号Φ５として出力される。並
びにＮＡＮＤ１８の出力はインバータ２０を介し昇圧コ
ンデンサ駆動信号Φ６として出力され、２６の昇圧用コ
ンデンサＣ１を駆動する。またさらに、Φ４はインバー
タ２１を介しＮＯＲ２５に入力されると共に、ディレイ
インバータ２２、２３を介しＮＯＲ２５の他方の端子に
入力される。ＮＯＲ２５の出力は２７の昇圧用コンデン
サＣ２を駆動する昇圧駆動信号Φ７を出力する。信号線
２９は、ＮＡＮＤ１８及びＮＯＲ２５の他端子に入力さ
れる。
【００１７】Φ８であるが本実施の形態ではオートパワ
ーダウン信号発生用タイマー回路より分岐した信号であ
りΦ８とする（ここではＡＰＤ信号発生用タイマー回路
を兼用して用いているが独立したタイマー回路を用いて
も問題ない）。そのタイマー回路の詳細を図６に示す。
６０〜６５はディレイインバータ、５７〜５９はＰＭＯ
Ｓ、６６〜６８はＮＭＯＳ、５４〜５６はＰＭＯＳゲー
トで形成された容量、６９、７０はＮＭＯＳゲートで形
成された容量、７１、７２はＮＯＲ回路である。ＩＮに
は、ＡＴＤ、ＷＥＰ、ＤＴＤがいずれか変化した場合に
発生されるパルスＩＮ１が入力される。前記ＩＮ１のパ
ルス「Ｈ」がＩＮに入力されとｎｏｄｅ１の電位はＩＮ
１パルスに応答して論理「Ｌ」から論理「Ｈ」に立ち上
がる。同時に、ＰＭＯＳ５７、５８、５９、ＮＭＯＳ６
６、６７、６８により高速にディレイインバータ間のノ
ードを充放電するため、ｎｏｄｅ２のレベルは論理
「Ｈ」に立ち上がる。この時ＮＯＲ７１の出力は論理
「Ｌ」となる。やがて前ＩＮ１パルスは所定時間ｔａ
後、論理「Ｌ」に立ち下がる。ＰＭＯＳ５４〜５６、Ｎ
ＭＯＳ６９、７０のゲートは各ディレイインバータ間の
ノードに接続されたゲート容量である。各ディレイイン
バータ間の遅延時間は、この接続されたゲート容量と示
段ディレイインバータを構成するＮＭＯＳ、ＰＭＯＳの
ゲート容量、配線容量及び配線抵抗によって決定され
る。ここで、入力ＩＮからｎｏｄｅ２までの遅延時間を
ｔｂとする。ｎｏｄｅ２は時間ｔａ経過後さらに時間ｔ
ｂの遅延を経てから論理「Ｌ」に変化する。ｎｏｄｅ１
論理「Ｌ」、ｎｏｄｅ２論理「Ｈ」でＮＯＲ７１はさら
に論理「Ｌ」を時間ｔｂの間出力する。つまりこのタイ
マー回路の出力は論理「Ｌ」のパルス幅ｔａ＋ｔｂのＡ
ＰＤ信号を発生させる。同様にして入力ＩＮからｎｏｄ
ｅ４までの遅延時間をｔｃとするとＮＯＲ７２はｔａ＋
ｔｃの期間論理「Ｌ」の信号を発生しインバータ７３の
出力がΦ８となる。
ーダウン信号発生用タイマー回路より分岐した信号であ
りΦ８とする（ここではＡＰＤ信号発生用タイマー回路
を兼用して用いているが独立したタイマー回路を用いて
も問題ない）。そのタイマー回路の詳細を図６に示す。
６０〜６５はディレイインバータ、５７〜５９はＰＭＯ
Ｓ、６６〜６８はＮＭＯＳ、５４〜５６はＰＭＯＳゲー
トで形成された容量、６９、７０はＮＭＯＳゲートで形
成された容量、７１、７２はＮＯＲ回路である。ＩＮに
は、ＡＴＤ、ＷＥＰ、ＤＴＤがいずれか変化した場合に
発生されるパルスＩＮ１が入力される。前記ＩＮ１のパ
ルス「Ｈ」がＩＮに入力されとｎｏｄｅ１の電位はＩＮ
１パルスに応答して論理「Ｌ」から論理「Ｈ」に立ち上
がる。同時に、ＰＭＯＳ５７、５８、５９、ＮＭＯＳ６
６、６７、６８により高速にディレイインバータ間のノ
ードを充放電するため、ｎｏｄｅ２のレベルは論理
「Ｈ」に立ち上がる。この時ＮＯＲ７１の出力は論理
「Ｌ」となる。やがて前ＩＮ１パルスは所定時間ｔａ
後、論理「Ｌ」に立ち下がる。ＰＭＯＳ５４〜５６、Ｎ
ＭＯＳ６９、７０のゲートは各ディレイインバータ間の
ノードに接続されたゲート容量である。各ディレイイン
バータ間の遅延時間は、この接続されたゲート容量と示
段ディレイインバータを構成するＮＭＯＳ、ＰＭＯＳの
ゲート容量、配線容量及び配線抵抗によって決定され
る。ここで、入力ＩＮからｎｏｄｅ２までの遅延時間を
ｔｂとする。ｎｏｄｅ２は時間ｔａ経過後さらに時間ｔ
ｂの遅延を経てから論理「Ｌ」に変化する。ｎｏｄｅ１
論理「Ｌ」、ｎｏｄｅ２論理「Ｈ」でＮＯＲ７１はさら
に論理「Ｌ」を時間ｔｂの間出力する。つまりこのタイ
マー回路の出力は論理「Ｌ」のパルス幅ｔａ＋ｔｂのＡ
ＰＤ信号を発生させる。同様にして入力ＩＮからｎｏｄ
ｅ４までの遅延時間をｔｃとするとＮＯＲ７２はｔａ＋
ｔｃの期間論理「Ｌ」の信号を発生しインバータ７３の
出力がΦ８となる。
【００１８】次に図２のタイミングチャートを参照しな
がら本発明の動作についての説明を行う。まず行アドレ
ス信号ＡＤＤがＡＴＤ２９及び行デコーダ３２に入力さ
れると共に、列アドレスが列選択デコーダ（カラムデコ
ーダ、ブロック選択デコーダを含む。両方共図示せ
ず。）に入力されている。書き込みサイクルでアドレス
信号ＡＤＤ及び書き込みデータＤＩＮが共に変化した場
合を例にとって説明する。ライトイネーブル信号／ＷＥ
が論理「Ｈ」から「Ｌ」に変化する。この変化を検知し
てＷＥＰパルス発生回路（図示せず）より所定時間ｔ１
の間「Ｈ」パルスが発生される。アドレス信号ＡＤＤも
変化し、その変化を検知して前記ＡＴＤ回路の出力は所
定時間ｔ２の間論理「Ｈ」のパルス信号を発生する。同
様にＤＩＮも変化しＤＴＤ回路は所定期間ｔ３の間論理
「Ｈ」のパルス信号を発生する。以上の信号ＷＥＰ、Ａ
ＴＤ、ＤＴＤを受けてＡＰＤはの出力は所定の期間ｔ４
＝ｔ＋ｔａの間論理「Ｌ」のＡＰＤパルスを発生する。
その後、ＷＥＰ、ＡＴＤ、ＤＴＤ、ＡＰＤは昇圧制御回
路内のＮＯＲ１により合成され期間ｔ４の間論理「Ｌ」
のパルスΦ３を発生する。Φ８は、期間ｔ５＝ｔ＋ｔｂ
の間論理「Ｈ」のパルスを発生する。ＷＥＰ、ＡＴＤ、
ＤＴＤが論理「Ｈ」から論理「Ｌ」に立ち下がると同時
にＮＯＲ１２の出力Φ４は論理「Ｌ」から論理「Ｈ」に
立ち上がる。
がら本発明の動作についての説明を行う。まず行アドレ
ス信号ＡＤＤがＡＴＤ２９及び行デコーダ３２に入力さ
れると共に、列アドレスが列選択デコーダ（カラムデコ
ーダ、ブロック選択デコーダを含む。両方共図示せ
ず。）に入力されている。書き込みサイクルでアドレス
信号ＡＤＤ及び書き込みデータＤＩＮが共に変化した場
合を例にとって説明する。ライトイネーブル信号／ＷＥ
が論理「Ｈ」から「Ｌ」に変化する。この変化を検知し
てＷＥＰパルス発生回路（図示せず）より所定時間ｔ１
の間「Ｈ」パルスが発生される。アドレス信号ＡＤＤも
変化し、その変化を検知して前記ＡＴＤ回路の出力は所
定時間ｔ２の間論理「Ｈ」のパルス信号を発生する。同
様にＤＩＮも変化しＤＴＤ回路は所定期間ｔ３の間論理
「Ｈ」のパルス信号を発生する。以上の信号ＷＥＰ、Ａ
ＴＤ、ＤＴＤを受けてＡＰＤはの出力は所定の期間ｔ４
＝ｔ＋ｔａの間論理「Ｌ」のＡＰＤパルスを発生する。
その後、ＷＥＰ、ＡＴＤ、ＤＴＤ、ＡＰＤは昇圧制御回
路内のＮＯＲ１により合成され期間ｔ４の間論理「Ｌ」
のパルスΦ３を発生する。Φ８は、期間ｔ５＝ｔ＋ｔｂ
の間論理「Ｈ」のパルスを発生する。ＷＥＰ、ＡＴＤ、
ＤＴＤが論理「Ｈ」から論理「Ｌ」に立ち下がると同時
にＮＯＲ１２の出力Φ４は論理「Ｌ」から論理「Ｈ」に
立ち上がる。
【００１９】それを受けてΦ５が論理「Ｈ」に立ち上が
りＣ１、Ｃ２のプリチャージが終了する。Φ５が立ち上
がってからディレイインバータ１６、１７のディレイ分
である時間ｔ６経過後、２６の昇圧用コンデンサＣ１を
駆動するための信号Φ６が論理「Ｈ」に立ち上がり、昇
圧動作が開始される。この時、充電されたコンデンサＣ
１の充電電圧が加算されるためブロック選択回路の電源
ラインＶＬＩＮＥ１は電源電圧ＶＤＤ＋△Ｖのレベルに
引き上げられる。この時ブロック選択回路ＮＯＲ５０に
は論理「Ｌ」のブロック選択信号Ａ１、Ａ２が入力され
ており、ＮＯＲ３の出力であるＶＬＩＮＥ２は電源電圧
ＶＤＤとなっている。そこから前記ＶＬＩＮＥ１のＶＤ
Ｄ＋△Ｖを受けてＶＬＩＮＥ２のレベルはＶＤＤ＋△Ｖ
となる。さらにＶＬＩＮＥ２のレベルはＰＭＯＳ５１及
びＮＭＯＳ５２より構成されるワード線ドライバーの正
電源に入力される。この時すでに行選択デコーダ３２の
出力であるワード線選択信号は論理「Ｌ」になっており
ワード線ドライバーの出力は論理「Ｈ」、すなわちＶＤ
Ｄのレベルになっており、前記ＶＬＩＮＥ２の信号を受
けてさらにＶＤＤ＋△Ｖ に引き上げられる。この時、
課題でも述べたようにプリチャージトランジスタ１５の
チャネルからのカットオフリークにより次第に電荷がぬ
けＶＬだけ電圧が降下してしまう。つまり昇圧開始から
時間Ｔ後のワード線ドライバーの出力電位はＶＤＤ＋△
Ｖ−ＶＬに低下してしまう。Φ６が立ち上がってからｔ
７後前記Φ８が立ち下がるのを受けて、Φ６も立ち下が
りＣ１を用いた昇圧動作は終了する。しかし、Φ８の立
ち下がりと同時に、昇圧用コンデンサＣ２を駆動するた
めの信号Φ７が論理「Ｈ」に立ち上がり昇圧動作が再度
行われる。Ｃ１で昇圧した時と同様にＶＬＩＮＥ１、Ｖ
ＬＩＮＥ２、ＷＬの電位は再度ＶＤＤ＋△Ｖとなる。そ
の後、ＡＰＤが論理「Ｈ」に立ち上がり、それを受けて
Φ７も論理「Ｌ」に変化し昇圧動作が終了する。後の動
作は従来技術と同様なためここでは省略する。本実施形
態ではライトサイクルにおいて説明を行ったが、リード
サイクルにおいても適用する事が可能である。
りＣ１、Ｃ２のプリチャージが終了する。Φ５が立ち上
がってからディレイインバータ１６、１７のディレイ分
である時間ｔ６経過後、２６の昇圧用コンデンサＣ１を
駆動するための信号Φ６が論理「Ｈ」に立ち上がり、昇
圧動作が開始される。この時、充電されたコンデンサＣ
１の充電電圧が加算されるためブロック選択回路の電源
ラインＶＬＩＮＥ１は電源電圧ＶＤＤ＋△Ｖのレベルに
引き上げられる。この時ブロック選択回路ＮＯＲ５０に
は論理「Ｌ」のブロック選択信号Ａ１、Ａ２が入力され
ており、ＮＯＲ３の出力であるＶＬＩＮＥ２は電源電圧
ＶＤＤとなっている。そこから前記ＶＬＩＮＥ１のＶＤ
Ｄ＋△Ｖを受けてＶＬＩＮＥ２のレベルはＶＤＤ＋△Ｖ
となる。さらにＶＬＩＮＥ２のレベルはＰＭＯＳ５１及
びＮＭＯＳ５２より構成されるワード線ドライバーの正
電源に入力される。この時すでに行選択デコーダ３２の
出力であるワード線選択信号は論理「Ｌ」になっており
ワード線ドライバーの出力は論理「Ｈ」、すなわちＶＤ
Ｄのレベルになっており、前記ＶＬＩＮＥ２の信号を受
けてさらにＶＤＤ＋△Ｖ に引き上げられる。この時、
課題でも述べたようにプリチャージトランジスタ１５の
チャネルからのカットオフリークにより次第に電荷がぬ
けＶＬだけ電圧が降下してしまう。つまり昇圧開始から
時間Ｔ後のワード線ドライバーの出力電位はＶＤＤ＋△
Ｖ−ＶＬに低下してしまう。Φ６が立ち上がってからｔ
７後前記Φ８が立ち下がるのを受けて、Φ６も立ち下が
りＣ１を用いた昇圧動作は終了する。しかし、Φ８の立
ち下がりと同時に、昇圧用コンデンサＣ２を駆動するた
めの信号Φ７が論理「Ｈ」に立ち上がり昇圧動作が再度
行われる。Ｃ１で昇圧した時と同様にＶＬＩＮＥ１、Ｖ
ＬＩＮＥ２、ＷＬの電位は再度ＶＤＤ＋△Ｖとなる。そ
の後、ＡＰＤが論理「Ｈ」に立ち上がり、それを受けて
Φ７も論理「Ｌ」に変化し昇圧動作が終了する。後の動
作は従来技術と同様なためここでは省略する。本実施形
態ではライトサイクルにおいて説明を行ったが、リード
サイクルにおいても適用する事が可能である。
【００２０】次に手段４における本発明の一実施形態に
ついて説明する。
ついて説明する。
【００２１】半導体基盤上に公知の技術を用い、ウェル
形成、フィールド形成、ゲート膜形成、ストッパ領域形
成を行う。ここでＰチャネルトランジスタＶｔｈ調整を
目的としてＮＷＥＬＬ上のＰチャネルトランジスタ形成
領域にＢ+（ボロン）イオンをドープするわけである
が、まず全Ｐチャネルトランジスタ形成領域に一定のＢ
+をドープし、続いてフォト工程にて昇圧用コンデンサ
・プリチャージトランジスタのトランジスタ形成領域以
外をレジストで覆い再度Ｂ+をドープする。これにより
昇圧用コンデンサ・プリチャージトランジスタのトラン
ジスタ形成領域のみＢ+濃度が高められＶｔｈを高めに
設定する事が可能となる。後は、公知の技術を用いてゲ
ート電極形成、チャネル形成、コンタクト形成、配線形
成を行う。
形成、フィールド形成、ゲート膜形成、ストッパ領域形
成を行う。ここでＰチャネルトランジスタＶｔｈ調整を
目的としてＮＷＥＬＬ上のＰチャネルトランジスタ形成
領域にＢ+（ボロン）イオンをドープするわけである
が、まず全Ｐチャネルトランジスタ形成領域に一定のＢ
+をドープし、続いてフォト工程にて昇圧用コンデンサ
・プリチャージトランジスタのトランジスタ形成領域以
外をレジストで覆い再度Ｂ+をドープする。これにより
昇圧用コンデンサ・プリチャージトランジスタのトラン
ジスタ形成領域のみＢ+濃度が高められＶｔｈを高めに
設定する事が可能となる。後は、公知の技術を用いてゲ
ート電極形成、チャネル形成、コンタクト形成、配線形
成を行う。
【００２２】
【発明の効果】１、手段１の効果として１サイクル（こ
の実施例ではライトサイクル）内で、２つのコンデンサ
を利用し、タイミングの異なる２つの昇圧駆動信号を発
生させ、２回の昇圧動作を行っているため、リークによ
るワード線のレベル低下を最小限に抑える。よって十分
なメモリセル・ストアーノード電位を確保する事が可能
となり低電圧での動作マージンを広げる事が可能とな
る。
の実施例ではライトサイクル）内で、２つのコンデンサ
を利用し、タイミングの異なる２つの昇圧駆動信号を発
生させ、２回の昇圧動作を行っているため、リークによ
るワード線のレベル低下を最小限に抑える。よって十分
なメモリセル・ストアーノード電位を確保する事が可能
となり低電圧での動作マージンを広げる事が可能とな
る。
【００２３】２、手段２の効果として昇圧用コンデンサ
Ｃ１、Ｃ２を駆動する昇圧タイミングが重ならないため
過昇圧によるゲート膜の破壊を防ぐ事が可能となり、信
頼性の向上を図る事が可能となる。
Ｃ１、Ｃ２を駆動する昇圧タイミングが重ならないため
過昇圧によるゲート膜の破壊を防ぐ事が可能となり、信
頼性の向上を図る事が可能となる。
【００２４】３、手段４の効果として、選択的にリーク
源であるプリチャージトランジスタのＶｔｈを高めに設
定する事によりリークによる昇圧レベルの低下を最小限
に抑え、効率の良い昇圧動作を実現する事が可能とな
る。
源であるプリチャージトランジスタのＶｔｈを高めに設
定する事によりリークによる昇圧レベルの低下を最小限
に抑え、効率の良い昇圧動作を実現する事が可能とな
る。
【００２５】全体を通して、プロセスマージンを広げる
事が可能となり安定的に高歩留まりを実現できる。
事が可能となり安定的に高歩留まりを実現できる。
【図１】本発明の実施例を示す図。
【図２】本発明の実施例における動作を説明するタイミ
ングチャート。
ングチャート。
【図３】本発明の実施例を示すＳＲＡＭの概略図。
【図４】従来技術を示す図。
【図５】従来技術の動作を説明するタイミングチャー
ト。
ト。
【図６】本発明の一実施例を示す図。
１、１２…４入力ＮＯＲ ２５…３入力ＮＯＲ ２、３、１６、１７、２２〜２４、６０〜６５…ディレ
イインバータ ５、６、８、２１、１９、１４、２０、５３、７３…イ
ンバータ ４…２入力ＮＡＮＤ ７、１３、７１、７２…２入力ＮＯＲ １０、２６、２７…昇圧用コンデンサ ９、１５、５７、５８、５９…ＰチャネルＭＯＳ ６６、６７、６８…ＮチャネルＭＯＳ ５４、５５、５６…ＰＭＯＳゲート容量 ６９、７０…ＮＭＯＳゲート容量
イインバータ ５、６、８、２１、１９、１４、２０、５３、７３…イ
ンバータ ４…２入力ＮＡＮＤ ７、１３、７１、７２…２入力ＮＯＲ １０、２６、２７…昇圧用コンデンサ ９、１５、５７、５８、５９…ＰチャネルＭＯＳ ６６、６７、６８…ＮチャネルＭＯＳ ５４、５５、５６…ＰＭＯＳゲート容量 ６９、７０…ＮＭＯＳゲート容量
Claims (4)
- 【請求項１】ビット線対とワード線との交差部に配置さ
れたスタティック型メモリセルと、複数の前記スタティ
ック型メモリセルから構成されるブロックを複数有し、 選択された前記メモリセルに接続されたワード線を昇圧
するための昇圧用コンデンサと、被昇圧ラインと昇圧用
コンデンサをプリチャージするプリチャージトランジス
タと、前記プリチャージトランジスタを制御するプリチ
ャージ制御信号、前記昇圧用コンデンサーを駆動する昇
圧駆動信号、及びその制御回路を有する半導体記憶装置
で、 前記昇圧用コンデンサを複数個設け、１サイクル内で複
数回、昇圧する事を特徴とする半導体記憶装置。 - 【請求項２】請求項１記載の半導体記憶装置の昇圧タイ
ミングに関し、１サイクル内での複数回の昇圧におい
て、各昇圧期間が重ならない事を特徴とする半導体記憶
装置。 - 【請求項３】請求項１、２記載の半導体記憶装置で前記
第１の昇圧期間と前記第２の昇圧期間の切り替えを行う
制御信号に内部タイマー回路からの信号を用い昇圧制御
を行う事を特徴とする半導体記憶装置。 - 【請求項４】ビット線対とワード線との交差部に配置さ
れたスタティック型メモリセルと、複数の前記スタティ
ック型メモリセルから構成されるブロックを複数有し、 選択された前記メモリセルに接続されたワード線を昇圧
するための昇圧用コンデンサと、被昇圧ラインと昇圧用
コンデンサをプリチャージするプリチャージトランジス
タと、前記プリチャージトランジスタを制御するプリチ
ャージ制御信号、前記昇圧用コンデンサーを駆動する昇
圧駆動信号、及びその制御回路を有する半導体記憶装置
で、 前記プリチャージ用トランジスタのＶｔｈを選択的に高
くする事を特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9406599A JP2000285680A (ja) | 1999-03-31 | 1999-03-31 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9406599A JP2000285680A (ja) | 1999-03-31 | 1999-03-31 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000285680A true JP2000285680A (ja) | 2000-10-13 |
Family
ID=14100131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9406599A Withdrawn JP2000285680A (ja) | 1999-03-31 | 1999-03-31 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000285680A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8270247B2 (en) | 2009-12-25 | 2012-09-18 | Kabushiki Kaisha Toshiba | Word line driving circuit and semiconductor storage device |
| US9401192B2 (en) | 2013-10-17 | 2016-07-26 | Fujitsu Semiconductor Limited | Ferroelectric memory device and timing circuit to control the boost level of a word line |
-
1999
- 1999-03-31 JP JP9406599A patent/JP2000285680A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8270247B2 (en) | 2009-12-25 | 2012-09-18 | Kabushiki Kaisha Toshiba | Word line driving circuit and semiconductor storage device |
| US9401192B2 (en) | 2013-10-17 | 2016-07-26 | Fujitsu Semiconductor Limited | Ferroelectric memory device and timing circuit to control the boost level of a word line |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060606 |