JP2005092925A - 半導体集積回路 - Google Patents
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Abstract
【課題】 アクセス箇所が異なる場合、または回路規模の異なる半導体集積回路の場合にも、消費電力の低減およびアクセス時間の高速化が可能な半導体集積回路を提供する。
【解決手段】 行アドレス信号XA<0>,XA<1>がともにLレベルのときには、遅延素子501によってのみ遅延前の内部クロック信号intCLK0に遅延が与えられる。行アドレス信号XA<0>がHレベルでXA<1>がLレベルのときには、遅延素子501,505によって内部クロック信号intCLK0に遅延が与えられる。行アドレス信号XA<0>がLレベルでXA<1>がHレベルのときには、遅延素子505,509によって内部クロック信号intCLK0に遅延が与えられる。行アドレス信号XA<0>,XA<1>がともにHレベルのときには、遅延素子501,505,509によって内部クロック信号intCLK0に遅延が与えられる。
【選択図】 図4
【解決手段】 行アドレス信号XA<0>,XA<1>がともにLレベルのときには、遅延素子501によってのみ遅延前の内部クロック信号intCLK0に遅延が与えられる。行アドレス信号XA<0>がHレベルでXA<1>がLレベルのときには、遅延素子501,505によって内部クロック信号intCLK0に遅延が与えられる。行アドレス信号XA<0>がLレベルでXA<1>がHレベルのときには、遅延素子505,509によって内部クロック信号intCLK0に遅延が与えられる。行アドレス信号XA<0>,XA<1>がともにHレベルのときには、遅延素子501,505,509によって内部クロック信号intCLK0に遅延が与えられる。
【選択図】 図4
Description
この発明は、半導体集積回路に関し、より特定的には、外部クロック信号等からワード線やセンスアンプ周辺の制御信号を発生する半導体集積回路に関する。
従来の半導体集積回路は、外部クロック信号等から遅延回路を用いてワード線やセンスアンプ周辺の制御信号を発生する場合、遅延回路による遅延量は一定であった。遅延量は、一般に、制御信号の発生場所から遠いメモリセルに合わせて最適化される。そのため、制御信号の発生場所から近いメモリセルに対しては最適な遅延量となっておらず、無駄な電力の消費およびアクセス時間の遅延の原因となっていた。
また、モジュールジェネレータRAM(Random Access Memory)のように回路規模が変更可能な半導体集積回路の場合でも、遅延量は、一般に、回路規模の大きなRAMに合わせて最適化される。そのため、回路規模の小さな半導体集積回路に対しては最適な遅延量となっておらず、上記と同様に、無駄な電力の消費およびアクセス時間の遅延の原因となっていた。
特許文献1に記載された従来の半導体記憶装置は、セルフタイミング回路の規模を小さくしてダミー負荷を小さくするとともに、各ダミー回路を駆動する駆動バッファ回路の容量をダミー負荷に合わせて小さくすることで、タイミング誤差の相殺および消費電力の低減を実現する。
特許文献2に記載された従来の半導体集積回路は、ダミーメモリセルアレイ内部のダミーデータ線に配置されたダミーメモリセルにより読出し動作時のデータ線の振幅の変化を模擬し、データ線振幅が必要量に達したことを検出してからセンスアンプおよびダミーセンスアンプを活性化する。
特開2003−7055号公報
特開平11−203873号公報
特許文献1に記載された従来の半導体記憶装置は、製造ばらつきによるタイミング誤差を相殺するものであって、アクセス箇所が異なる場合や、回路規模の異なる半導体記憶装置の場合には、アクセス時間の遅延を十分解消できない可能性があった。また、消費電力の低減はセルフタイミング回路に対してなので、半導体記憶装置全体では十分な効果が得られない可能性があった。
特許文献2に記載された従来の半導体集積回路は、ダミーメモリセルアレイの存在を前提としているため、ダミーメモリセルアレイを有しない構成の半導体集積回路には適用できないという問題点があった。
それゆえに、この発明の目的は、アクセス箇所が異なる場合、または回路規模の異なる半導体集積回路の場合にも、消費電力の低減およびアクセス時間の高速化が可能な半導体集積回路を提供することである。
この発明による半導体集積回路は、行方向に配置される複数のワード線と、列方向に配置される複数のビット線対とを含むメモリセルアレイと、複数の行アドレス信号に応じて複数のワード線を活性化する行デコーダ回路と、信号の入出力処理を行なう入出力部と、外部クロック信号を受けて、複数の制御信号を発生する制御部とを備える。制御部は、外部クロック信号を受けて内部クロック信号を発生する内部クロック発生回路と、アクセスするメモリセルの位置に応じた遅延量を内部クロック信号に与える遅延回路と、遅延回路によって遅延された内部クロック信号を受けて複数の制御信号を発生する制御信号発生回路とを含む。
この発明によれば、アクセス箇所が異なる場合、または回路規模の異なる半導体集積回路の場合にも、消費電力の低減およびアクセス時間の高速化が可能となる。
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
[実施の形態1]
図1は、この発明の実施の形態1による半導体集積回路1Aの概略的な構成を示した概略ブロック図である。
図1は、この発明の実施の形態1による半導体集積回路1Aの概略的な構成を示した概略ブロック図である。
図1を参照して、実施の形態1の半導体集積回路1Aは、メモリセルアレイ2と、行デコーダ&ワード線ドライバ3と、入出力部4と、制御部5とを備える。メモリセルアレイ2は、行方向に配置される複数のワード線WLk(k=0〜n)と、列方向に配置される複数のビット線対BLk,/BLkとを含む。複数のワード線WLkと複数のビット線対BLk,/BLkとの交点に対応して、複数のメモリセルが行列状に配置される。
なお、以下および図中では、複数のビット線対BLk,/BLkを総称して、ビット線対BL,/BLとも記載する。また、ビット線対BL,/BLを1本のビット線BLのように記載する場合もある。これは、実施の形態2以降のダミービット線対についても同じである。
行デコーダ&ワード線ドライバ3は、複数の行アドレス信号に応じて、複数のワード線WLkを活性化する。入出力部4は、データ信号等の入出力信号に対して、バッファ処理などを行なう。入出力部4は、ビット線プリチャージ回路401と、センスアンプ402とを含む。
ビット線プリチャージ回路401は、制御部5から出力されるビット線プリチャージ信号PCを受けて、ビット線対BL,/BLをプリチャージする。センスアンプ402は、制御部5から出力されるセンスイネーブル信号SEを受けて、ビット線対BL,/BLの電位差を検知増幅する。制御部5は、外部クロック信号extCLK等を受けて、ビット線プリチャージ信号PC、センスイネーブル信号SEなどの制御信号を発生する。制御部5の構成の一部について、次に説明する。
図2は、この発明の実施の形態1による制御部5の構成の一部を示したブロック図である。
図2を参照して、実施の形態1の制御部5は、内部クロック発生回路51と、遅延回路52と、制御信号発生回路53とを含む。内部クロック発生回路51は、外部クロック信号extCLKを受けて、遅延前の内部クロック信号intCLK0を発生する。遅延回路52は、遅延前の内部クロック信号intCLK0を受けて、遅延された内部クロック信号intCLKを出力する。
制御信号発生回路53は、遅延された内部クロック信号intCLKを受けて、センスイネーブル信号SE,ビット線プリチャージ信号PC等の制御信号を発生する。遅延回路52によって遅延を受ける内部クロック信号intCLKの遅延量が一定の場合の各種動作波形について、次に説明する。
図3は、内部クロック信号intCLKの遅延量が一定の場合における各種動作波形を示したタイミング図である。
図3を参照して、時刻t1において、内部クロック信号intCLKがLレベル(論理ロー)からHレベル(論理ハイ)に立ち上がる。時刻t2において、図1のビット線プリチャージ回路401を活性化するビット線プリチャージ信号PCがLレベルからHレベルに立ち上がる。
時刻t3において、図1の入出力部4に近いワード線WL0がLレベルからHレベルに立ち上がる。これを受けて、0番目のビット線対BL0,/BL0の読出しが開始される。時刻t3から一定時間遅延した時刻t4において、図1の入出力部4から遠いワード線WLnがLレベルからHレベルに立ち上がる。これを受けて、n番目のビット線対BLn,/BLnの読出しが開始される。
時刻tBにおいて、図1のセンスアンプ402を活性化するセンスイネーブル信号SEがLレベルからHレベルに立ち上がる。これを受けて、ビット線対BL0,/BL0およびビット線対BLn,/BLnの微小電位差がそれぞれ増幅される。
時刻t5,t6において、ワード線WL0,WLnが、それぞれHレベルからLレベルに立ち下がる。また、時刻t7,t8,t9において、ビット線プリチャージ信号PC、センスイネーブル信号SE、および内部クロック信号intCLKが、それぞれHレベルからLレベルに立ち下がる。
いま、内部クロック信号intCLKの遅延量は、図1の入出力部4から遠いワード線WLnに合わせて最適化されている場合を仮定している。それゆえに、ビット線対BLn,/BLnの微小電位差は、時刻tBにおいて、無駄な電力を消費することなく増幅される。
これに対し、ビット線対BL0,/BL0の微小電位差が無駄な電力を消費することなく増幅されるのは、時刻tAにおいてである。したがって、時刻tBにおいて、ビット線対BL0,/BL0の微小電位差をビット線対BLn,/BLnの微小電位差と同時に増幅しようとすると、無駄な電力を消費することになる。このような問題点を解決する遅延回路52の具体的な回路構成について、次に説明する。
図4は、この発明の実施の形態1による遅延回路52の回路構成を示した回路図である。
図4を参照して、実施の形態1の遅延回路52は、遅延素子501,505,509と、インバータ502,506と、トランスファゲート503,504,507,508とを含む。
遅延素子501は、遅延前の内部クロック信号intCLK0を受けて、一定時間の遅延を与えた後にノードN1に出力する。インバータ502は、行アドレス信号XA<0>を反転して、トランスファゲート503,504に出力する。
トランスファゲート503は、行アドレス信号XA<0>がLレベルのときノードN1と遅延素子505とを電気的に遮断し、行アドレス信号XA<0>がHレベルのときノードN1と遅延素子505とを電気的に接続する。トランスファゲート504は、行アドレス信号XA<0>がHレベルのときノードN1とノードN2とを電気的に遮断し、行アドレス信号XA<0>がLレベルのときノードN1とノードN2とを電気的に接続する。
遅延素子505は、行アドレス信号XA<0>がHレベルのとき、ノードN1の信号を受けて、一定時間の遅延を与えた後にノードN2に出力する。インバータ506は、行アドレス信号XA<1>を反転して、トランスファゲート507,508に出力する。
トランスファゲート507は、行アドレス信号XA<1>がLレベルのときノードN2と遅延素子509とを電気的に遮断し、行アドレス信号XA<1>がHレベルのときノードN2と遅延素子509とを電気的に接続する。トランスファゲート508は、行アドレス信号XA<1>がHレベルのときノードN2とノードN3とを電気的に遮断し、行アドレス信号XA<1>がLレベルのときノードN2とノードN3とを電気的に接続する。
遅延素子509は、行アドレス信号XA<1>がHレベルのとき、ノードN2の信号を受けて、一定時間の遅延を与えた後にノードN3に出力する。ノードN3からは、遅延された内部クロック信号intCLKが出力される。
上記のように、実施の形態1の遅延回路52では、行アドレス信号XA<0>,XA<1>がともにLレベルのときには、遅延素子501のみによって遅延前の内部クロック信号intCLK0に遅延が与えられる。行アドレス信号XA<0>がHレベルでXA<1>がLレベルのときには、遅延素子501,505によって遅延前の内部クロック信号intCLK0に遅延が与えられる。行アドレス信号XA<0>がLレベルでXA<1>がHレベルのときには、遅延素子505,509によって遅延前の内部クロック信号intCLK0に遅延が与えられる。行アドレス信号XA<0>,XA<1>がともにHレベルのときには、遅延素子501,505,509によって遅延前の内部クロック信号intCLK0に遅延が与えられる。
図2に示した遅延回路52では、2つの行アドレス信号XA<0>,XA<1>を用いて内部クロック信号intCLKの遅延量を4段階に調整する回路構成を示した。しかしながら、この回路構成は一例であって、より多くの行アドレス信号を用いて遅延回路を構成することにより、内部クロック信号intCLKの遅延量をより細かく調整することが可能となる。
このように、行アドレス信号に応じて内部クロック信号intCLKの遅延量を調整することにより、図1における複数のワード線WLkがLレベルからHレベルに立ち上がる時刻を各々最適化することができる。これにより、消費電力が低減化されるとともに、アクセス時間も高速化される。
以上のように、実施の形態1によれば、行アドレス信号に応じて内部クロック信号intCLKの遅延量を調整することにより、アクセス箇所が異なる場合にも、消費電力の低減およびアクセス時間の高速化が可能となる。
[実施の形態2]
図5は、この発明の実施の形態2による半導体集積回路1Bの概略的な構成を示した概略ブロック図である。
図5は、この発明の実施の形態2による半導体集積回路1Bの概略的な構成を示した概略ブロック図である。
図5を参照して、実施の形態2の半導体集積回路1Bは、メモリセルアレイ2Bと、行デコーダ&ワード線ドライバ3と、入出力部4Bと、制御部5Bと、ダミービット線ドライバ6とを備える。行デコーダ&ワード線ドライバ3は、実施の形態1と同様なので、ここでは説明を繰り返さない。
メモリセルアレイ2Bは、列方向に配置される複数のビット線BLのほかに、複数のダミービット線DBLを含む。ビット線BLを介して読み出されるデータ信号が入出力部4Bに供給されるのに対し、ダミービット線DBLを介して読み出されるデータ信号は、制御部5Bに供給される。入出力部4Bは、データ信号等の入出力信号に対して、バッファ処理などを行なう。制御部5Bは、内部クロック信号intCLK0、およびダミービット線選択信号SEL1,SEL2,SEL3をダミービット線ドライバ6に出力する。
ダミービット線ドライバ6は、内部クロック信号intCLK0に同期し、ダミービット線選択信号SEL1,SEL2,SEL3に応じてダミービット線DBLのドライブ能力を制御する。
従来のダミービット線は、通常、アクセスする場所に関係なく、一定のドライブ能力によって制御されていた。しかしながら、この場合、図3において説明したのと同様の理由により、無駄な電力を消費することになる。このような問題点を解決する実施の形態2のダミービット線ドライバ6の具体的な回路構成について、次に説明する。
図6は、この発明の実施の形態2によるダミービット線ドライバ6の回路構成を示した回路図である。
図6を参照して、実施の形態2のダミービット線ドライバ6は、インバータ601と、PチャネルMOSトランジスタ602と、NチャネルMOSトランジスタ603〜606とを含む。
インバータ601は、内部クロック信号intCLK0を反転して、それをノードN4に出力する。PチャネルMOSトランジスタ602は、電源ノードとノードN5との間に接続され、ゲートがノードN4に接続される。NチャネルMOSトランジスタ603は、ノードN5とノードN6との間に接続され、ゲートがノードN4に接続される。
NチャネルMOSトランジスタ604,605,606は、ノードN6と接地ノードとの間に互いに並列に接続され、ゲートにダミービット線選択信号SEL0,SEL1,SEL2をそれぞれ受ける。ダミービット線選択信号SEL0,SEL1,SEL2は、複数のダミービット線DBLの選択に用いられる。つまり、ダミービット線選択信号SEL0,SEL1,SEL2は、ダミービット線DBLのアクセス箇所に応じてHレベル/Lレベルが変化する。ノードN6は、ダミービット線DBLに接続される。
内部クロック信号intCLK0がHレベルのとき、ノードN4はLレベルとなる。これにより、PチャネルMOSトランジスタ602はオンし、NチャネルMOSトランジスタ603はオフとなる。このとき、ノードN5は電源電位VDDとなる。
内部クロック信号intCLK0がLレベルのとき、ノードN4はHレベルとなる。これにより、PチャネルMOSトランジスタ602はオフし、NチャネルMOSトランジスタ603はオンとなる。このとき、NチャネルMOSトランジスタ604〜606の少なくとも1つがオンすることにより、ノードN6に接続されたダミービット線DBLの電荷が引き抜かれる。これを受けて、ノードN5は接地電位GNDとなる。
ダミービット線ドライバ6によるドライブ能力は、NチャネルMOSトランジスタ604〜606がいくつオンするかによって決まる。NチャネルMOSトランジスタ604〜606のオン/オフは、ダミービット線選択信号SEL0,SEL1,SEL2のHレベル/Lレベルに応じて決定される。ダミービット線選択信号SEL0,SEL1,SEL2は、ダミービット線DBLのアクセス箇所に応じてHレベル/Lレベルが変化する。
したがって、ダミービット線選択信号SEL0,SEL1,SEL2を用いてNチャネルMOSトランジスタ604〜606のオンオフを調整することにより、複数のダミービット線DBLのドライブ能力をアクセス箇所に応じて各々最適化することができる。これにより、消費電力が低減化されるとともに、アクセス時間も高速化される。
以上のように、実施の形態2によれば、ダミービット線選択信号を用いて複数のダミービット線DBLのドライブ能力を各々調整することにより、アクセス箇所が異なる場合にも、消費電力の低減およびアクセス時間の高速化が可能となる。
[実施の形態3]
図7は、この発明の実施の形態3による半導体集積回路1Cの概略的な構成を示した概略ブロック図である。
図7は、この発明の実施の形態3による半導体集積回路1Cの概略的な構成を示した概略ブロック図である。
図7を参照して、実施の形態3の半導体集積回路1Cは、メモリセルアレイ2Cと、行デコーダ&ワード線ドライバ31,32と、入出力部4Cと、制御部5Cと、ダミービット線ドライバ61,62とを備える。行デコーダ&ワード線ドライバ31,32は、実施の形態1と同様なので、ここでは説明を繰り返さない。なお、図7では、行デコーダ&ワード線ドライバを行デコーダ&ワード線ドライバ31と行デコーダ&ワード線ドライバ32とに分割して図示している。
メモリセルアレイ2Cは、複数のダミービット線DBL1,DBL2を含む。入出力部4Cは、データ信号等の入出力信号に対して、バッファ処理などを行なう。ダミービット線DBL1,DBL2を介して読み出されるデータ信号は、いずれも制御部5Cに供給される。制御部5Cは、半導体集積回路1C全体の回路動作を制御する。
ダミービット線ドライバ61,62は、ダミービット線DBL1,DBL2をそれぞれ制御する。実施の形態3の半導体集積回路1Cでは、ダミービット線DBL1,DBL2の長さが互いに異なる。このため、ダミービット線DBL1,DBL2の負荷容量も互いに異なる。ダミービット線の負荷容量が異なると、それに応じてダミービット線による遅延量も変化する。
したがって、たとえば行アドレス信号に応じてダミービット線ドライバ61,62を切り替えることにより、アクセス箇所に応じてダミービット線による遅延量を最適化することができる。なお、半導体集積回路1Cでは、負荷容量の互いに異なるダミービット線が2本の場合について説明したが、これは一例であって、負荷容量の互いに異なるダミービット線が3本以上であってもよい。
以上のように、実施の形態3によれば、互いに負荷容量の異なる複数のダミービット線をアクセス箇所に応じて切り替えることにより、アクセス箇所が異なる場合にも、消費電力の低減およびアクセス時間の高速化が可能となる。
[実施の形態4]
図8は、この発明の実施の形態4による半導体集積回路1Dの概略的な構成を示した概略ブロック図である。
図8は、この発明の実施の形態4による半導体集積回路1Dの概略的な構成を示した概略ブロック図である。
図8を参照して、実施の形態4の半導体集積回路1Dは、メモリセルアレイ2Dと、行デコーダ&ワード線ドライバ3と、入出力部4Dと、制御部5Dと、ダミービット線ドライバ6Dとを備える。行デコーダ&ワード線ドライバ3は、実施の形態1と同様なので、ここでは説明を繰り返さない。
メモリセルアレイ2Dは、複数のダミービット線DBL1,DBL2を含む。入出力部4Dは、データ信号等の入出力信号に対して、バッファ処理などを行なう。ダミービット線DBL1,DBL2を介して読み出されるデータ信号は、いずれも制御部5に供給される。制御部5Dは、半導体集積回路1D全体の回路動作を制御する。
ダミービット線ドライバ6Dは、ダミービット線DBL1,DBL2を制御する。実施の形態4の半導体集積回路1Dでは、ダミービット線DBL1,DBL2の長さは等しいものの負荷容量が互いに異なる。このように、ダミービット線の長さが等しくても負荷容量が互いに異なるようにするには、たとえばダミービット線の材質または太さを変えればよい。ダミービット線の負荷容量が異なると、それに応じてダミービット線による遅延量も変化する。
したがって、たとえば行アドレス信号に応じてダミービット線DBL1,DBL2を切り替えることにより、アクセス箇所に応じて、ダミービット線による遅延量を最適化することができる。これにより、消費電力が低減化されるとともに、アクセス時間も高速化される。なお、半導体集積回路1Dでは、負荷容量の互いに異なるダミービット線が2本の場合について説明したが、これは一例であって、負荷容量の互いに異なるダミービット線が3本以上であってもよい。
以上のように、実施の形態4によれば、互いに負荷容量の異なる複数のダミービット線をアクセス箇所に応じて切り替えることにより、アクセス箇所が異なる場合にも、消費電力の低減およびアクセス時間の高速化が可能となる。
[実施の形態5]
図9は、この発明の実施の形態5による半導体集積回路1Eの概略的な構成を示した概略ブロック図である。
図9は、この発明の実施の形態5による半導体集積回路1Eの概略的な構成を示した概略ブロック図である。
図9を参照して、実施の形態5の半導体集積回路1Eは、モジュールジェネレータRAMであって、メモリセルアレイ2と、行デコーダ&ワード線ドライバ3Eと、入出力部4と、制御部5とを備える。メモリセルアレイ2、入出力部4、および制御部5は、実施の形態1と同様なので、ここでは説明を繰り返さない。
モジュールジェネレータRAMとは、ユーザーの必要に応じて回路規模を変えられる半導体集積回路のことである。モジュールジェネレータRAMでは、回路規模が最大の場合に合わせてアドレス信号の配線が設けられている。そのため、回路規模が小さい場合には、用いられないアドレス信号が生じる。その結果、アドレス信号の配線が冗長となる。
また、モジュールジェネレータRAMでは、一般に、回路規模が最大のときに内部クロック信号の遅延量が最適となるように(ダミー)ビット線の配置等が決められる。そのため、回路規模が小さくなるにつれて、内部クロック信号の遅延量が最適値からずれてくるという問題があった。
行デコーダ&ワード線ドライバ3Eは、半導体集積回路1Eの回路規模が最大の場合には、行アドレス信号XA<0>〜XA<7>をすべて用いる。そして、半導体集積回路1Dの回路規模が最大から小さくなるにしたがって用いる行アドレス信号の数を減らしていき、半導体集積回路1Eの回路規模が最小の場合には、行アドレス信号XA<0>〜XA<7>のうち、行アドレス信号XA<0>〜XA<3>のみを用いる。
このように、実施の形態5の半導体集積回路1Eは、予め行アドレス信号が割り振られ、半導体集積回路1Eの回路規模が最大から小さくなるにつれて用いられなくなった行アドレス信号を、制御部5の遅延回路52における行アドレス信号として用いる。
実施の形態1の図4において説明したように、遅延回路52は、行アドレス信号に応じて内部クロック信号intCLKの遅延量を調整することができる。したがって、半導体集積回路1Eの回路規模が小さくなって内部クロック信号intCLKの遅延量が最適値からずれてきた場合にも、用いられなくなった行アドレス信号を遅延回路52における行アドレス信号として用いることにより、内部クロック信号intCLKの遅延量を最適値に調整することが可能となる。
このように、半導体集積回路1Eの回路規模に応じて用いられなくなった行アドレス信号を実施の形態1の遅延回路52における行アドレス信号として用いることにより、半導体集積回路1Eの回路規模にかかわらず、内部クロック信号intCLKの遅延量を最適化することができる。その結果、メモリセルアレイ2における複数のワード線の立ち上がり時刻が各々最適化される。これにより、消費電力が低減化されるとともに、アクセス時間も高速化される。
以上のように、実施の形態5によれば、半導体集積回路の回路規模に応じて用いられなくなった行アドレス信号を実施の形態1の遅延回路52における行アドレス信号として用いることにより、回路規模の異なる半導体集積回路の場合にも、消費電力の低減およびアクセス時間の高速化が可能となる。
[実施の形態6]
図10は、この発明の実施の形態6による半導体集積回路1Fの概略的な構成を示した概略ブロック図である。
図10は、この発明の実施の形態6による半導体集積回路1Fの概略的な構成を示した概略ブロック図である。
図10を参照して、実施の形態6の半導体集積回路1Fは、メモリバンク21〜28と、行デコーダ&ワード線ドライバ3Fと、ローカル入出力部41〜44と、グローバル入出力部45,46と、制御部5とを備える。制御部5は、実施の形態1と同様なので、ここでは説明を繰り返さない。制御部5が発生する制御信号は、バンクアドレス信号BA<0>〜BA<3>を含む。
行デコーダ&ワード線ドライバ3Fは、制御部5から出力されるバンクアドレス信号BA<0>〜BA<3>に応じて、メモリバンク21〜28を切り替える。メモリバンク21,22は、バンクアドレスBA<0>を受ける。メモリバンク23,24は、バンクアドレスBA<1>を受ける。メモリバンク25,26は、バンクアドレスBA<2>を受ける。メモリバンク27,28は、バンクアドレスBA<3>を受ける。
ローカル入出力部41は、メモリバンク21,22におけるデータ信号等の入出力を制御する。ローカル入出力部42は、メモリバンク23,24におけるデータ信号等の入出力を制御する。ローカル入出力部43は、メモリバンク25,26におけるデータ信号等の入出力を制御する。ローカル入出力部44は、メモリバンク27,28におけるデータ信号等の入出力を制御する。グローバル入出力部45,46は、半導体集積回路1F全体に対するデータ信号等の入出力を制御する。
上記のような構成を有する実施の形態6の半導体集積回路1Fにおいて、バンクアドレス信号BA<0>〜BA<3>を、制御部5の遅延回路52における行アドレス信号として用いる。その結果、実施の形態1の図4において説明したのと同様に、メモリバンク21〜28における複数のワード線の立ち上がり時刻を各々最適化することができる。これにより、消費電力が低減化されるとともに、アクセス時間も高速化される。
以上のように、実施の形態6によれば、バンクアドレス信号BA<0>〜BA<3>を実施の形態1の遅延回路52における行アドレス信号として用いることにより、アクセス箇所が異なる場合にも、消費電力の低減およびアクセス時間の高速化が可能となる。
[実施の形態7]
図11は、この発明の実施の形態7による半導体集積回路1Gの概略的な構成を示した概略ブロック図である。
図11は、この発明の実施の形態7による半導体集積回路1Gの概略的な構成を示した概略ブロック図である。
図11を参照して、実施の形態7の半導体集積回路1Gは、実施の形態6の半導体集積回路1Fにスペアメモリアレイ91,92が付加された構成となっている。スペアメモリアレイ91,92は、メモリバンク21〜28と比較して回路規模が小さい。しかしながら、スペアメモリアレイ91,92を制御する信号のタイミングおよびパルス幅は、通常、メモリバンク21〜28を制御する信号のタイミングおよびパルス幅と同じである。そのため、実施の形態5の場合と同様の理由により、無駄な電力を消費することになる。
そこで、実施の形態7の半導体集積回路1Gでは、メモリバンク21〜28にアクセスするのかスペアメモリアレイ91,92にアクセスするのかを決める救済信号を、制御部5の遅延回路52における行アドレス信号として用いる。その結果、実施の形態1の図4において説明したのと同様に、メモリバンク21〜28およびスペアメモリアレイ91,92における複数のワード線の立ち上がり時刻を各々最適化することができる。これにより、消費電力が低減化されるとともに、アクセス時間も高速化される。
以上のように、実施の形態7によれば、メモリバンク21〜28にアクセスするのかスペアメモリアレイ91,92にアクセスするのかを決める救済信号を実施の形態1の遅延回路52における行アドレス信号として用いることにより、アクセス箇所が異なる場合にも、消費電力の低減およびアクセス時間の高速化が可能となる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
1A〜1G 半導体集積回路、2,2B,2C,2D メモリセルアレイ、3,31,32,3E,3F 行デコーダ&ワード線ドライバ、4,4B,4C,4D 入出力部、5,5B,5C,5D 制御部、6,6D,61,62 ダミービット線ドライバ、21〜28 メモリバンク、41〜44 ローカル入出力部、45,46 グローバル入出力部、51 内部クロック発生回路、52 遅延回路、53 制御信号発生回路、91,92 スペアメモリアレイ、401 ビット線プリチャージ回路、402 センスアンプ、501,505,509 遅延素子、502,506,601 インバータ、503,504,507,508 トランスファゲート、602 PチャネルMOSトランジスタ、603〜606 NチャネルMOSトランジスタ。
Claims (12)
- 行方向に配置される複数のワード線と、列方向に配置される複数のビット線対とを含むメモリセルアレイと、
複数の行アドレス信号に応じて前記複数のワード線を活性化する行デコーダ回路と、
信号の入出力処理を行なう入出力部と、
外部クロック信号を受けて複数の制御信号を発生する制御部とを備え、
前記制御部は、
前記外部クロック信号を受けて内部クロック信号を発生する内部クロック発生回路と、
アクセスするメモリセルの位置に応じた遅延量を前記内部クロック信号に与える遅延回路と、
前記遅延回路によって遅延された前記内部クロック信号を受けて前記複数の制御信号を発生する制御信号発生回路とを含む、半導体集積回路。 - 前記遅延回路は、複数の遅延素子を含み、前記複数の行アドレス信号の少なくとも一部に応じて前記複数の遅延素子のオンオフを制御することにより遅延量を可変に制御する、請求項1に記載の半導体集積回路。
- 行方向に配置される複数のワード線と、列方向に配置される複数のビット線対および複数のダミービット線とを含むメモリセルアレイと、
複数の行アドレス信号に応じて前記複数のワード線を活性化する行デコーダ回路と、
信号の入出力処理を行なう入出力部と、
前記複数のダミービット線を選択する複数のダミービット線選択信号を発生する制御部と、
アクセスするメモリセルの位置に応じて、前記複数のダミービット線のドライブ能力を可変に制御するダミービット線ドライバ回路とを備える、半導体集積回路。 - 前記ダミービット線ドライバ回路は、前記ダミービット線をドライブする複数のトランジスタを含み、内部クロック信号に同期し、前記複数のダミービット線選択信号に応じて前記複数のトランジスタのオンオフを制御する、請求項3に記載の半導体集積回路。
- 行方向に配置される複数のワード線と、列方向に配置される複数のビット線対および負荷容量の互いに異なる複数のダミービット線とを含むメモリセルアレイと、
複数の行アドレス信号に応じて前記複数のワード線を活性化する行デコーダ回路と、
信号の入出力処理を行なう入出力部と、
前記負荷容量の互いに異なる複数のダミービット線をそれぞれ制御する複数のダミービット線ドライバ回路とを備え、
アクセスするメモリセルの位置に応じて、前記複数のダミービット線ドライバ回路のいずれかを選択する、半導体集積回路。 - 行方向に配置される複数のワード線と、列方向に配置される複数のビット線対および負荷容量の互いに異なる複数のダミービット線とを含むメモリセルアレイと、
複数の行アドレス信号に応じて前記複数のワード線を活性化する行デコーダ回路と、
信号の入出力処理を行なう入出力部と、
前記負荷容量の互いに異なる複数のダミービット線を制御するダミービット線ドライバ回路とを備え、
前記ダミービット線ドライバ回路は、アクセスするメモリセルの位置に応じて、前記負荷容量の互いに異なる複数のダミービット線のいずれかを選択する、半導体集積回路。 - 必要に応じて回路規模を変更できる半導体集積回路であって、
行方向に配置される複数のワード線と、列方向に配置される複数のビット線対とを含むメモリセルアレイと、
複数の行アドレス信号に応じて前記複数のワード線を活性化する行デコーダ回路と、
信号の入出力処理を行なう入出力部と、
外部クロック信号を受けて複数の制御信号を発生する制御部とを備え、
前記制御部は、
前記外部クロック信号を受けて内部クロック信号を発生する内部クロック発生回路と、
前記半導体集積回路の回路規模に応じた遅延量を前記内部クロック信号に与える遅延回路と、
前記遅延回路によって遅延された前記内部クロック信号を受けて前記複数の制御信号を発生する制御信号発生回路とを含む、半導体集積回路。 - 前記遅延回路は、複数の遅延素子を含み、
前記半導体集積回路は、予め行アドレス信号が割り振られ、前記複数の行アドレス信号のうち前記半導体集積回路の回路規模に応じて用いられなくなった行アドレス信号によって前記複数の遅延素子のオンオフを制御することにより遅延量を可変に制御する、請求項7に記載の半導体集積回路。 - 複数のメモリバンクと、
複数のバンクアドレス信号に応じて前記複数のメモリバンクを切り替える行デコーダ回路と、
信号の入出力処理を行なう複数のローカル入出力部およびグローバル入出力部と、
外部クロック信号を受けて、前記複数のバンクアドレス信号を含む複数の制御信号を発生する制御部とを備え、
前記制御部は、
前記外部クロック信号を受けて内部クロック信号を発生する内部クロック発生回路と、
アクセスする前記複数のメモリバンクの位置に応じた遅延量を前記内部クロック信号に与える遅延回路と、
前記遅延回路によって遅延された前記内部クロック信号を受けて前記複数の制御信号を発生する制御信号発生回路とを含む、半導体集積回路。 - 前記遅延回路は、複数の遅延素子を含み、前記複数のバンクアドレス信号の少なくとも一部に応じて前記複数の遅延素子のオンオフを制御することにより遅延量を可変に制御する、請求項9に記載の半導体集積回路。
- 複数のメモリバンクと、
複数のスペアメモリアレイと、
複数のバンクアドレス信号に応じて前記複数のメモリバンクを切り替える行デコーダ回路と、
信号の入出力処理を行なう複数のローカル入出力部およびグローバル入出力部と、
外部クロック信号を受けて、前記複数のバンクアドレス信号を含む複数の制御信号を発生する制御部とを備え、
前記制御部は、
外部クロック信号を受けて内部クロック信号を発生する内部クロック発生回路と、
アクセスする前記複数のメモリバンクまたは前記複数のスペアメモリアレイの位置に応じた遅延量を前記内部クロック信号に与える遅延回路と、
前記遅延回路によって遅延された前記内部クロック信号を受けて前記複数の制御信号を発生する制御信号発生回路とを含む、半導体集積回路。 - 前記遅延回路は、複数の遅延素子を含み、前記複数のメモリバンクのいずれかにアクセスするのか前記複数のスペアメモリアレイのいずれかにアクセスするのかを決める救済信号に応じて前記複数の遅延素子のオンオフを制御することにより遅延量を可変に制御する、請求項11に記載の半導体集積回路。
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007095262A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | 半導体メモリ装置及びその駆動方法 |
JP2010508616A (ja) * | 2006-10-25 | 2010-03-18 | クゥアルコム・インコーポレイテッド | 設定可能な遅延のトラッキングを備えたメモリデバイス |
JP2010529582A (ja) * | 2007-05-31 | 2010-08-26 | クゥアルコム・インコーポレイテッド | 高性能メモリデバイスのためのクロックおよび制御信号生成 |
JP2012104207A (ja) * | 2010-11-12 | 2012-05-31 | Elpida Memory Inc | 半導体装置 |
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2003
- 2003-09-12 JP JP2003321562A patent/JP2005092925A/ja not_active Withdrawn
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