JP2753218B2 - 半導体記憶装置 - Google Patents
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Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置に係り、特に高い駆動能力と大き
な出力振幅を得るのに好適なワードドライバを持つダイ
ナミック型メモリを成す半導体回路に関するものであ
る。 〔発明の背景〕 従来、バイポーラトランジスタとMOSトランジスタを
用いた回路として、特開昭59−25423号公報に示された
半導体装置がある。 第30図は上記半導体装置の回路図である。以下、この
回路の動作並びに問題点を説明する。 ＰチヤネルMOSトランジスタ４とＮチヤネルMOSトラン
ジスタ５からなるCMOS（相補形MOS）インバータとバイ
ポーラトランジスタ７の組合せ回路と、nMOSトランジス
タ６とバイポーラトランジスタ８の組合せ回路を縦続に
接続したものである。以下、電源電圧Vccを正の値、電
源電圧Vssを0Vとして説明を行う。入力端子１の電圧が0
Vの時、ＰチヤンネルMOSトランジスタ４がオンし、バイ
ポーラトランジスタ７のベースに電流が流れ、このバイ
ポーラトランジスタ７はオンする。一方バイポーラトラ
ンジスタ８は、１が0Vで、かつ６がオンのためベースの
電圧は0Vとなり、オンしない。この結果、出力端子２へ
電流が流れ、その電圧が上昇する。出力端子２の電圧は
最終的には正電源の電圧Vccからバイポーラトランジス
タ７のベース・エミッタ間電圧VBEを差し引いた値Vcc−
VBEになる。一方、入力１が高電位の場合は、4,7はオ
フ、８は６を介してベース電流が供給されるためオンと
なり、出力２は低電位に降下する。以下述べた技術によ
れば、出力の立ち上り，立ち下り時には常にバイポーラ
トランジスタにより電流が流れるため、駆動能力が大き
くなり、高速動作が期待できる反面、次のような不都合
を生じる。すなわち、第30図に示す従来回路では、出力
端子２の電圧は正電源の電圧Vccまでは上昇しない。ま
た、入力端子１の高電位側の電圧を、すべてのトランジ
スタが同時にオンしてVccからVssに流れる。いわゆる貫
通電流を防ぐためにVcc−|VT4P|以上と高くする必要が
あることである。ここでVT4PはpMOSトランジスタ４のし
きい値電圧である。このためこの回路の前段を例えば低
電力化のために低振幅動作をさせると、第30図のVccも
下げざれを得ず、出力端子２の電圧はますます下がつて
しまう。 以上のように従来回路では、出力電圧を十分高くとる
ことができない。出力電圧が低いと、次段回路の動作が
遅くなり、LSI全体としてみた場合、バイポーラトラン
ジスタの高速性を十分に発揮できない。この問題は、将
来、デバイスが微細化され、電源電圧を低くする必要が
生じた時にますます顕著となる。したがつてバイポーラ
トランジスタの高駆動能力を活した上で、十分に高い出
力電圧を出せる回路が望まれる。また、この問題はバイ
ポーラトランジスタを用いない、一般のCMOS回路におい
ても同様に生じる。特にメモリセルがMOSトランジスタ
と情報記憶用キヤパシタとからなるいわゆるダイナミッ
ク形メモリからなる半導体記憶装置においては、ワード
線を速く変化させることによりメモリセル選択を高速に
させ、また選択ワード線のレベルを十分に高いレベルに
することによりメモリセルにおけるMOSトランジスタを
十分にオン状態にさせ、これにより情報記憶用キヤパシ
タに十分な量の情報電荷を書き込めるようにする上で、
ワード線選択における電圧レベルと動作速度とが問題と
成る。 〔発明の目的〕 本発明の目的は、ダイナミック形メモリにおいて、ワ
ード線に十分高いレベルの選択信号を高速に印加する技
術を提供することにある。 〔発明の概要〕 上記目的は、ダイナミック形メモリセルを持つ半導体
記憶装置において、周期的なパルス信号にしたがって周
期的にチャージポンプ動作を行い、かかる周期的なチャ
ージポンプ動作によって動作電圧よりも大きなレベルの
直流電圧としての第１の電圧を形成する昇圧回路からな
る電圧発生手段をさらに具備してなり、デコーダ・ワー
ド線駆動回路は、上記電圧発生手段の出力と選択される
べきワード線との間にそのソース・ドレイン経路が形成
された第１のＰチャンネルMOSトランジスタを有し、前
記第１のＰチャンネルMOSトランジスタがオン状態とさ
れることにより、非選択電位にある該選択されるべきワ
ード線と上記第１電圧との間に電流経路を形成すること
により達成される。 このような構成を採用したことにより、ダイナミック
形メモリにおいて、アドレス信号の選択タイミングに基
づいてワード線を十分高いレベルの電圧に高速に充電す
ることができるようになる。 〔発明の実施例〕 以下、本発明を実施例を用いて詳細に説明する。 以下においては、実施例のダイナミック形メモリを第
20図以降の図に詳細に示しているけれども、図20以降の
実施例の理解を容易にするため、参考としえる各回路例
を図１ないし図19に基づいて説明する。 第１図は低振幅の入力信号に対し高い出力信号を得る
回路の概念を示す実施例である。 Ｃは前段回路からの入力端子であり、Ｄは出力端子で
ある。本回路により低振幅入力Ｃから高振幅出力Ｄを得
る。B1,B2,B3は直流又はパルスの高電圧印加端子であ
る。このうちB1はスイツチ12を通してノードＦに高電圧
を供給し、B2はpMOS13のソースに高電圧を供給し、また
B3はバイポーラトランジスタのコレクタに高電圧を供給
する端子である。これらB1,B2,B3は分離しても良いが、
このうちの２個あるいは全部を接続しても良い。Ａはス
イツチ手段11の制御端子である。バイポーラトランジス
タ15で出力電圧を立ち上げ、回路ブロツク16で出力を立
ち下げる。13,14は15を制御するためのpMOS,nMOSトラン
ジスタである。第１図のスイツチ11の数を増減すること
により、入力数を自由に変更できる。本図および後述の
回路例では低振幅の入力Ｃあるいは制御入力Ａの高電圧
側をVA、また端子B1,B2,B3に印加する直流又はパルスの
高電圧側をVHと記す。これらの端子の電圧は必ずしもVA
あるいはVHに完全に一致する必要はないが、説明を単純
にするための低電圧系をVA,高電圧系をVHとする。 以下第１図の動作を説明する。まずスイツチ11がオ
ン、12がオフの状態で、Ｃが低電位になると、Ｆは低電
位になり13がオン、14がオフになる。この結果15のベー
ス電位ＧはVHとなり、バイポーラトランジスタ15により
出力は高速に高電位VH−VBEに上昇する。ここでVBEは15
のベース・エミツタ間電圧である。次に入力Ｃが高電位
になると、Ｆの電位はスイツチ11を通して上昇しVA−V
T11nとなる。ここでVT11nはスイツチ11を構成するnMOS
の閾値電圧である。この結果、14がオン、15はオフ、ま
た16がオンとなりＤの出力電位を立ち下げる。入力Ｃの
高電位への切換りとほぼ同時にスイツチ12をオンさせ、
Ｆの電位をVA−VT11nより高いVHにする。これにより13,
14を通じて流れる貫通電流を防止することができる。Ｆ
は電位がC,Aより高くなると自動的にスイツチ11はオフ
となりＦの電位は入力と独立に上昇する。出力電位を立
ち下げる手段16は同図に示す様な１個のnMOSトランジス
タで構成しても良いが、この部分に第２図，第３図に示
す様な、バイポーラとMOSの複合回路を用いれば、出力
の立ち上げをさらに高速に行うことができる。さらに、
第１図の16の様なnMOSと第２図，第３図のどちらか一方
を並列接続すれば出力電位を高速に、かつ0Vにまで立ち
下げることができる。 第１図の入力Ｃに接続される前段回路の構成例を第４
図，第５図，第６図，第７図に示す。なお、第４図から
第６図はCMOSゲート回路であるが、第７図はバイポーラ
ーCMOS複合ゲート回路である。これらはいずれも３入力
NAND機能を持つ。基準電圧がVAと低いので、出力電圧Ｃ
もVAあるいはVAより低くなる。第４図，第５図ではp,
であらかじめ、Ｃを高電位にプリチヤージしておき、
I1,I2,I3が全て高電位の時Ｃを放電する。第６図，第７
図では専用のプリチヤージ信号はないが、あらかじめ
I1,I2,I3の１個あるいは全部を低電位にしておき、Ｃを
高電位にプリチヤージしておく。第１図の前段回路に第
５図あるいは第７図の回路を用いれば、スイツチ11を省
略することができる。なぜなら第５図，第７図では出力
にはnMOS、またはバイポーラトランジスタが接続されて
おり、後段回路の動作によりＣがVA以上の高い電圧に昇
圧されてもラツチアツプ等の問題を生じないからであ
る。 次に第１図の概念の回路をより具体化した回路例を第
８図に示す。この回路例は第１図に対しスイツチ12をpM
OSで形成し、そのソースをpMOS13のソースと接続し端子
B1としたものである。 次にこの回路の動作を第９図，第10図の電圧波形図を
用いて説明する。第９図はnMOS11のゲートＡの端子が常
に高電位VAの場合である。入力Ｃの高電位側もVAとす
る。Ｅが高電位の状態でＣが高電位になるとnMOS11を通
してＦの電位はVA−VT11nの電位となる。次いでＥが低
電位になると、12（pMOS）がオンしＦの電位はVHとな
る。この結果13（pMOS）がオフ、14（nMOS）がオン、バ
イポーラトランジスタ15がオフ、16（nMOS）がオンとな
り、出力Ｄは低電位になる。なおＦが高電位VHに上昇す
る時、A,Cの電位はVAであるので、11はオフでありＣ点
の電位はVAのままである。一方、Ｅが高電位の状態でＣ
が低電位になると11がオンし、ＦもＣと同じ低電位にな
る。この結果13がオン、14がオフしノードＧがVHとな
り、出力Ｄが高速に高電位に充電される。この出力の高
電位はVH−VBEである。なおこの回路では第９図の波線
に示す様にＣが高電位VAになつてから、Ｅが低電位にな
るまでの期間tCEが長いとＦの高電位はVA−VT11nにしば
らくとどまるので、13,14に貫通電流が流れ、Ｄが不十
分な低電位にとどまる期間が存在する。したがつてＡが
常時高電位の方式では、tCEの時間を短かくすることが
望ましい。そのためにはＣが高電位になると同時にＥを
低電位に切換えればよい。これにより上記問題は完全に
解決できる。第10図は上記貫通電流が流れないようにし
た他の動作波形例であり、第８図の端子Ａをパルス駆動
する方式にもとづくものである。時刻t1,t3でＥが低電
位に切換る以前に制御端子Ａを低電位にしておく。この
時Ｃの電位はどちらでも良い。Ｅが低電位になるとＦは
高電位VHとなるが、nMOS11はＡが低電位ゆえオフのまま
である。この結果出力Ｄは前述したと同様に低電位とな
る。次にＥが高電位に戻り、入力Ｃが低電位の状態の時
刻t2でＡが高電位になるとＦが低電位となり、その結果
出力Ｄは高電位VH−VBEに充電される。逆に時刻t4の様
に入力Ｃが高電位なら11はオフしたままであり出力Ｄは
0Vのままである。またこの後t5でスイツチ12をオンさせ
てもＦはVHのまま、出力Ｄは0Vのままである。この様
に、第10図の方式ではＦの電位はスイツチ12だけを介し
て高電位VHとするため第９図の波線の様にVA−VT11nの
電位となる期間は存在しない。この回路の動作により、
ＣとＡの低振幅信号入力から高振幅出力Ｄを得ることが
できる。 なお第８図ではスイツチ12をpMOSで構成したが、これ
を第11図の回路例に示す様にnMOSで構成することもでき
る。但しこの時には制御信号Ｅの極性を第９図，第10図
と比べ反転させる必要がある。さらにこの場合はＦの高
電位をVHとするにはＥの高電位をVH＋VT12n以上とする
必要がある。ここでVT12nは12（nMOS）の閾値電圧であ
る。 以上はＡ（スイツチ11）とＥ（スイツチ）12を同期さ
せる方式、すなわち12をオンする前に必ずスイツチ11を
オフにしておき、また11がオンする前に必ず12をオフに
しておく方式である。次にＥをＧと共通にする方式につ
いて述べる。 第12図の回路例はスイツチ12をpMOSで構成し、その制
御を次段CMOSの出力Ｇで行い、第８図と第11図での制御
信号Ｅを省略したものである。この第12図の回路の動作
を第13図の電圧波形図を用いて説明する。まずスイツチ
11の制御入力Ａが高電位VAの状態で、入力Ｃが低電位0V
になると、スイツチ11はオンしているのでＦも0Vにな
り、スイツチ13がオン、14がオフとなる。こうして、Ｇ
の電位がVHになり、バイポーラトランジスタ15がオン、
16がオフになる。出力Ｄはバイポーラトランジスタによ
り高速に立ち上がり、出力電位は最終的にはVH−VBEに
なる。Ｇの電位がVHであるので、スイツチ12（pMOS）は
オンからオフに変わる。次に入力Ｃが高電位になると、
Ｆの電位は11（nMOS）を介してVA−VT11nの電位まで立
ち上がる。これに応じて14がオンとなるとともに、13が
ほとんどオフとなり、Ｇの電位が低下し、12をオンさせ
る。このためＦの電位はさらに上昇し、Ｇの電位はさら
に下降し、最終的にＦはVH,Gは0Vになる。Ｆの電位がVA
−VT11nからVHに上昇する際はスイツチ11は自動的にオ
フになるので、入力Ｃの電位は一定である。この様に1
2,13,14で正帰還をかけている。 なお第13図ではスイツチ11の制御入力Ａは常に高電位
としたが、Ａにパルス電圧を印加すれば、Ａが高電位の
時、上述の様に入力Ｃに応じて出力Ｄを変化させ、また
Ａが低電位の時は入力Ｃの変化に依らず出力Ｄを、以前
の高電位又は低電位の一定状態に保つことができる。 以上述べた回路例によれば、外部から余分なパルス信
号を必要とせず、低電圧の入力Ｃから高電圧の出力Ｄを
得ることが可能となる。 これまで述べてきた第８図，第11図，第121図の回路
例ではスイツチ12をMOSトランジスタで構成してきた
が、さらにスイツチ12をMOSをトランジスタでなくダイ
オード（バイポーラあるいはMOSダイオード）で構成し
たのが第14図の回路例である。第15図はその電圧波形図
である。第15図はスイツチ11のnMOSのゲートを常時高電
位VAとするもので、前述した第９図，第13図の電気波形
図に対応するものである。もちろんスイツチ11のゲート
にパルスを印加して第10図と同様な動作をさせることも
できる。第15図の電圧波形図ではでダイオード12のアノ
ード側B1には入力Ｃが高電位VAになつた直後、VH＋VBE
の電位まで立ち上る信号を与え、ダイオード12を通して
Ｆ点をVHに充電する。かくして出力Ｄを0Vにする。B1が
0Vに戻ると、12は逆バイアスとなりオフとなる。その後
入力Ｃが低電位になると、Ｆの電位は11を通して0Vにな
り、出力ＤはVH＋VBEまで充電される。Ｆ点の電位がVH
の時、入力Ｃが高電位VAのままであると、Ｆ点は放置さ
れず出力Ｄは0Vのままである。以上に述べた回路例にお
いても、既に述べた回路例と同様に高電圧出力を得るこ
とができる。 さらに前述した第８図の様にスイツチ12を制御信号Ｅ
で制御する方式と、第12図の方式を併用したのが第16図
の回路例である。この図で12−１（pMOS）は外部からの
制御信号Ｅを用いてＦを高電位VHに設定するスイツチ、
また12−２は14,15で構成されるCMOSインバータの出力
Ｇを制御信号に用いることにより、Ｆを高電位VHに設定
するスイツチである。この回路の動作は第８図の回路動
作と等しいが、第８図の回路に比べ、12−１と12−２の
pMOSのゲート幅を調整することにより、回路動作の安定
化と高速化を両立させることができる利点がある。すな
わちスイツチ11,12−１がオフの時には12−２がオンと
なり、Ｆ点をフローテイング状態にしないので、外部か
らＦ点に雑音が入りにくく、安定にＦ点を高電位に、出
力Ｄを低電位に保持することができる。またＦ点を低電
位から高電位に充電する時は12−１をオンさせることに
より行うので、12−１のゲート幅を大きくとればＦ点を
高速に立上げ、出力Ｄを高速に立下げることができる。
一方12−２のゲート幅を小さくとればＦ点を高速に立下
げ、出力Ｄを高速に立上げることができる。この様にし
て出力Ｄの立上り，立下りを共に高速化することができ
る。 なお以上に述べてきた回路例はいずれも１入力
（ｃ）,1出力（Ｄ）の場合であるが、多入力の場合にも
スイツチ11を入力数に応じて多数並列に接続することに
より構成できる。この１例として第12図を３入力に変形
した回路例を第17図に示す。第17図では３入力（C1,C2,
C3）とこれを制御する信号A1,A2,A3を各々スイツチ11−
1,11−2,11−３に印加している。本回路では、信号A
i（ｉ＝1,2,3）が高電位VAとなつているスイツチの入力
C1〜C3のいずれかが内部に取り込まれ、これに対応する
出力が出力端子から得られる。またA1,A2,A3がすべて低
電位の時は、C1,C2,C3のいずれの変化にも依らず、出力
ＤやF,Gの電位は以前の状態を保ち、一定電位を保持し
続けることが出来る。 以上に記した回路例はいずれも出力の立ち上げを高速
に行うため、出力にバイポーラトランジスタを用いてき
たが、場合によつてはバイポーラトランジスタを削除し
て、各回路例のＧ点から出力を取り出すこともできる。
この場合バイポーラトランジスタを用いていないため高
速性では劣るが、低振幅入力から高振幅の出力を得るこ
とが出来る。次にそれらの構成について述べる。第17
図，第18図はこれらの回路例である。このうち第17図は
第１図に、第18図は第８図に各々対応し、いずれも第１
図，第８図での出力充電用バイポーラトランジスタ15と
放電用nMOSトランジスタ16を省略したものである。回路
の動作や電圧波形も既に述べてある通りである。但しバ
イポーラトランジスタがないため出力の立ち上がりが遅
くなる反面、B2の電位VHがpMOSトランジスタ13を通して
そのまますなわち出力VBEの電圧降下なしに出力に得ら
れる利点がある。第17図，第18図で、B1,B2の端子は分
離しても良いが波線の様に接続し同一電圧VHを供給して
も良いのは、これまでの回路例と同じである。 本発明は、特にダイナミック形ダイナミック形メモリ
（DRAM）を成す半導体記憶装置のワードドライバに用い
ると好適である。なぜなら高速の半導体記憶装置を実現
するためには、選択すべきワード線を高速かつ高振幅に
駆動し、信号電圧を大きくしてS/Nを高め、さらには蓄
積電圧を大きくしてソフトエラー耐性を高めることが必
要なためである。以上の事情については、ITOH,K.and S
UNAMI,H.「ハイデンシテイ・ワンデバイス・ダイナミツ
クス・メモリセルズ」‘Highdensity one−device dyna
mic MOS memory cells',IEEPROC.,vol.130,Pt.I.No.3,J
UNE1983.,pp127〜135に詳細がある。 第20図は実施例の半導体記憶装置の（DRAM）のブロツ
ク図であり、メモリセルアレーと周辺回路群が示されて
いる。 このメモリセルアレーMCAには、ｉ本のワード線WLと
ｊ本のデータ線DLが交差配列され、ワード線とデータ線
の交点のうちＮ個にメモリセルMCが配置されている。ア
ドレスバツフア回路ABX,ABYには各々アドレス入力X0〜X
n,Y0〜Ymが印加され、その出力が、デコーダ・ドライバ
回路XD,YDに伝達される。これらのデコーダ・ドライバ
回路XD,YDのうち回路XDによりワード線が、回路YDによ
り書き込み・読み出し回路RCがそれぞれ駆動され、メモ
リセルアレーMCA内の選択されたメモリセルMCへの情報
の書き込み、あるいは該メモリセルMCからの情報の読み
出しを行う。CCは書き込み・読み出し制御回路で、この
回路CCは、チツプセレクト信号CS、書き込み動作制御信
号WE、入力信号DIによつて前記アドレスバツフア回路AB
X,ABY,デコーダ・ドライバ回路XD,YD、書き込み・読み
出し回路RC、出力回路OCを制御する。出力回路OCは、書
き込み・読み出し回路RCにより読み出された情報を外部
へ出力するための回路である。ダイナミック形MOSメモ
リセルは第20図のようにワード線WLにゲートが接続され
データ線DLにドレインが接続されたMOSトランジスタと
かかるMOSトランジスタに接続された情報電荷蓄積用の
キヤパシタとからなる。なお、第20図はスタテツク形メ
モリセルの回路を示している。周辺回路群の回路構成
は、ワード線を高速かつ高振幅に駆動することがメモリ
セルをアクセスする際の高速化、動作安定化の必要条件
である。 以後、本発明を半導体記憶装置（以下メモリと略す）
ワードドライバに適用した実施例を述べる。 第23図はデコーダ，ワードドライバの１実施例であ
る。DECはデコータ回路,WD0,WD1,WD2,WD3のワードドラ
イバである。ワードドライバには第８図の実施例回路を
用いている。この回路は１ケのデコーダ回路の出力Ｃ
を、４個のワードドライバで共用している。デコーダと
ワードドライバの間にnMOSによるスイツチ11−1,11−2,
11−3,11−４を設け、これらを信号AT0,AT1,AT2,AT3で
制御している。P1,P2は各々デコーダとワードドライバ
のプリチヤージ信号で、メモリ待機時あるいはプリチヤ
ージ期間にはＣ点をVA,F0,F1,F2,F3点をVHに充電してお
く。AX1,AX2,AX3,およびAT0,AT1,AT2,AT3はアドレスバ
ツフア回路あるいはプリデコーダ回路の出力であり、AX
1,AX2,AX3が全て高電位の時、Ｃは低電位の選択状態に
なる。さらに、AT0,AT1,AT2,ATのうち１本が高電位にな
ると、それに接続されるワードドライバ出力を高電位の
選択状態に充電する。次に第23図の動作を第24図の電圧
波形図を用いて説明する。第23図の▲▼は第19図の
▲▼に対応するものでメモリチツプのタイミング制
御を行う基本入力信号である。ここではTTLインターフ
エースの入力電圧を想定している。高電位の時は待機時
あるいはプリチヤージ期間を表わし、低電位の期間にメ
モリが動作状態になるものとする。まず第24図のサイク
ルのtop1について説明する。▲▼が高電位時にP1,P
2は0VでpMOS30,12によりＣを高電位VA,F0,F1,F2,F3を高
電位VHに充電しておく。この時ワード線W0,W1,W2,W3は
全て低電位0Vである。▲▼が低電位になりメモリが
動作状態になると、P1が高電位VA,P2が高電位VHとな
り、pMOS30,12は共にオフとなる。この時AX1,AX2,AX3が
全て高電位VAになると、Ｃが0Vになり、さらにAT0のみ
が高電位VA,その他のAT1,AT2,AT3が低電位の時は、F0の
みが0V,F1,F2,F3は高電位VHのままである。この結果W0
が高電位VH−VBEに充電され、W1,W2,W3は低電位0Vのま
まである。メモリの読出し，再書き込みの終了後、▲
▼入力に応じてすべてのAX,ATが低電位となり、さら
にP1,P2が低電位となり、再びC,F0,F1,F2,F3を高電位に
充電する。この結果、選択ワード線W0も0Vに戻る。次の
サイクルtop2では、アドレス入力が変化してAX1,AX2,AX
3の一部または全部が低電位のままと仮定する。この時
デコーダ出力ＣがVAのままでたとえばAT0がVAになつて
も、F0放電されないので、出力W0は0Vのままである。待
機状態tSTでは▲▼入力が高電位なのでP1,P2は低電
位、AX,ATは低電位のままである。この時全ワード出力
は低電位を保つ。第23図のデコーダ回路DECは第４図と
等しい３入力NAND回路であるが、第５図，第６図，第７
図の様な回路を用いることもできる。またデコーダの入
力数が３入力以外とすることや１デコーダの出力を４個
以外のワードドライバに共用することも容易に可能であ
る。 第25図はワードドライバに第16図の回路を用いたもの
である。このデコーダ，ワードドライバの制御は第24図
と同様にして行えるが、第16図のところで述べた様にこ
のワードドライバは動作の安定化と高速化を両立させる
ことができる。すなわちP2が高電位で、かつデコーダ出
力Ｃが高電位の時、あるいはP2が高電位でかつスイツチ
11−１〜11−４がオフの時、スイツチ12−２の動作によ
りF0〜F3の電位を安定にVHに保持することができる。し
たがつてあるワードが低電位から高電位に切換る時に
も、他のワードドライバのF0〜F3点には雑音が誘起され
にくく、非選択のワードを安定に低電位に保持すること
ができる。また12−1,12−２のゲート幅を調整し、F0〜
F3点の応答を高速化することもできる。 さらに第26図は、第23図の実施例に対し、ワードドラ
イバ第18図の実施例を用いたものである。バイポーラト
ランジスタを必要としないため、製造コストを下げるこ
とができる。回路動作は第23図とほとんど等しいので説
明を省略する。 さて、第22図〜第26図にメモリのワードドライバへの
本発明の適用例を示した。低振幅入力から高速に高振幅
出力に変換することが必要な箇所はメモリのワードドラ
イバに限らず、メモリの入出力回路やその他一般の集積
回路中に広く存在する。第27図はその一般例である。こ
の図は基準電圧VAで動作する低振幅回路系45から信号を
取出し本発明の変換回路を用いて、高振幅出力Ｄを得る
ものである。41〜44は45を構成するインバータ、あるい
は論理回路を示し、これらの電源端子ＪにはVAを供給す
る。46の基準電圧としてＢには高電圧VHを、また必要な
らＡには電圧VAの直流またはパルス電圧を印加する。A,
B,C,Dは前述の実施例図のA,B,C,Dに対応する。この様な
回路構成は、たとえばECLの低振幅入力から高振幅のMOS
レベルへ変換する部分、あるいはメモリのセンスアアン
プの低振幅信号からTTLの高振幅出力に変換する部分
等、広く存在する。 ところで、第１図〜第27図の構成では、電圧VAを供給
する電源と電圧VHを供給する電源の２つの正電源を必要
とする。これらの電源をチツプ外部から別々に供給する
ことは勿論可能であるが、いずれか一方のみを外部から
供給し、他方はこれを基準にしてチツプ内部で発生して
供給したり、あるいはいずれもチツプ内部で、他の電源
を基準にして発生することも可能である。したがつて、
前述の実施例のうち、２つの正電源を必要とするものを
１つの外部正電源のもとで、例えば２つの電圧のうち、
高い方は外部正電源より直接供給し、低い方は、外部正
電源の電圧を特願昭56−168698号、特願昭57−220083号
明細書などに示されているような電圧リミツタ回路によ
り低くして供給することも可能である。また、場合によ
つては、必要とする２電源のうち、低い方は外部正電源
より供給して、高い方は、外部正電源の電圧を昇圧する
回路によつて高くして供給してもよい。 第28図は、本発明に用いる直流高電圧を発生するため
の昇圧回路の一実施例図である。 この回路では、電圧VAは外部正電源より供給して、高
電圧VHを発生させる。第28図の回路は、基本的にはいわ
ゆるチヤージポンプ型の昇圧回路CP1とCP2とを並列に並
べたものである。チヤージポンプ型の昇圧回路の動作原
理は、よく知られているのでここでは省略する。ここ
で、ツエナーダイオード192は、端子194の電圧が所望の
レベルVHより上がり過ぎた場合に電流レークさせ、それ
以上の電位上昇を防止するためのものであるが、必要の
ない場合は除去してもよい。またツエナーダイオード19
2の替りに、通常のダイオードやMOSトランジスタのゲー
トとドレインを接続したMOSダイオード回路を順方向に
複数個接続したものを用いてもよい。また、CP1,CP2と
して、MOS容量とMOSトランジスタで構成したダイオード
を３段接続した例を示したが、一般的に段数をｎ、MOS
トランジスタのしきい電圧をVT,φS1〜φS3,φT1〜φT3
のパルス振幅をVAとすると、得られる電圧は約（ｎ＋
１）（VA−VT）となり、必要とするVHの値に応じてｎの
値を選べばよい。 この回路を第22図〜第26図に適用した場合、第28図の
端子194より供給しなくてはならない電流は、ワード線
が選択されるときに大きくなる。したがつて、半導体メ
モリのアクテイブな期間には、大きな供給電流を得るた
めにCP1とCP2の両方を動作させ、スタンバイの期間に
は、CP1のみを動作させることも可能である。これによ
つて、低い消費電力で大きな出力電流を得ることができ
る。 第29図は、第28図のCP1,CP2へ印加するパルスの電圧
波形の一例図である。 図においては、tst,すなわちスタンバイの期間にはCP
1のみが動作し、top,すなわちアクテイブな期間にはCP1
とCP2の両方が動作する例を示している。CP2の起動時刻
をワード線を選択する時刻と同期させるには、例えば、
チツプセレクト信号▲▼や▲▼信号を利用す
ればよい。また、いわゆるページモードのように、一体
のワード線上のメモリセルの情報を連続して読み出すよ
うな動作をさせる場合には、選択したワード線の電位を
長時間高電位に保つ必要がある。この場合には、ワード
線電位が高レベルに達した後も、▲▼信号などを
利用してCP2を活性化してもよいことは勿論である。 なお、ここではチヤージポンプ回路を２つ用いた例を
示したが、必要に応じて１個にしたり、あるいはさらに
多くの回路を用いてもよいことは勿論である。また、ワ
ード線の電位の立ち上げを非常に高速に行うと、一時的
に、第28図の端子194の電位が低下することがある。そ
の場合には、端子194がコレクタに接続されたバイポー
ラトランジスタの飽和を防止するため、端子194の容量
を大きくして、電位の低下を小さくする必要がある。そ
のためには、VHを供給するためのバイポーラトランジス
タのコレクタを、全て端子194に接続することによつ
て、バイポーラトランジスタのコレクタ容量により端子
194の寄生容量を増加させることもできる。また、ここ
では、φS1とφS3およびφT1とφT3はそれぞれ別信号と
して示したが、場合によつては同一信号で駆動すること
もできる。 〔発明の効果〕 本発明によれば、ダイナミック形メモリにおいて、ワ
ード線に十分高いレベルの選択信号を高速に印加するこ
とができるようになるため、メモリアクセスを高速化で
きる。
な出力振幅を得るのに好適なワードドライバを持つダイ
ナミック型メモリを成す半導体回路に関するものであ
る。 〔発明の背景〕 従来、バイポーラトランジスタとMOSトランジスタを
用いた回路として、特開昭59−25423号公報に示された
半導体装置がある。 第30図は上記半導体装置の回路図である。以下、この
回路の動作並びに問題点を説明する。 ＰチヤネルMOSトランジスタ４とＮチヤネルMOSトラン
ジスタ５からなるCMOS（相補形MOS）インバータとバイ
ポーラトランジスタ７の組合せ回路と、nMOSトランジス
タ６とバイポーラトランジスタ８の組合せ回路を縦続に
接続したものである。以下、電源電圧Vccを正の値、電
源電圧Vssを0Vとして説明を行う。入力端子１の電圧が0
Vの時、ＰチヤンネルMOSトランジスタ４がオンし、バイ
ポーラトランジスタ７のベースに電流が流れ、このバイ
ポーラトランジスタ７はオンする。一方バイポーラトラ
ンジスタ８は、１が0Vで、かつ６がオンのためベースの
電圧は0Vとなり、オンしない。この結果、出力端子２へ
電流が流れ、その電圧が上昇する。出力端子２の電圧は
最終的には正電源の電圧Vccからバイポーラトランジス
タ７のベース・エミッタ間電圧VBEを差し引いた値Vcc−
VBEになる。一方、入力１が高電位の場合は、4,7はオ
フ、８は６を介してベース電流が供給されるためオンと
なり、出力２は低電位に降下する。以下述べた技術によ
れば、出力の立ち上り，立ち下り時には常にバイポーラ
トランジスタにより電流が流れるため、駆動能力が大き
くなり、高速動作が期待できる反面、次のような不都合
を生じる。すなわち、第30図に示す従来回路では、出力
端子２の電圧は正電源の電圧Vccまでは上昇しない。ま
た、入力端子１の高電位側の電圧を、すべてのトランジ
スタが同時にオンしてVccからVssに流れる。いわゆる貫
通電流を防ぐためにVcc−|VT4P|以上と高くする必要が
あることである。ここでVT4PはpMOSトランジスタ４のし
きい値電圧である。このためこの回路の前段を例えば低
電力化のために低振幅動作をさせると、第30図のVccも
下げざれを得ず、出力端子２の電圧はますます下がつて
しまう。 以上のように従来回路では、出力電圧を十分高くとる
ことができない。出力電圧が低いと、次段回路の動作が
遅くなり、LSI全体としてみた場合、バイポーラトラン
ジスタの高速性を十分に発揮できない。この問題は、将
来、デバイスが微細化され、電源電圧を低くする必要が
生じた時にますます顕著となる。したがつてバイポーラ
トランジスタの高駆動能力を活した上で、十分に高い出
力電圧を出せる回路が望まれる。また、この問題はバイ
ポーラトランジスタを用いない、一般のCMOS回路におい
ても同様に生じる。特にメモリセルがMOSトランジスタ
と情報記憶用キヤパシタとからなるいわゆるダイナミッ
ク形メモリからなる半導体記憶装置においては、ワード
線を速く変化させることによりメモリセル選択を高速に
させ、また選択ワード線のレベルを十分に高いレベルに
することによりメモリセルにおけるMOSトランジスタを
十分にオン状態にさせ、これにより情報記憶用キヤパシ
タに十分な量の情報電荷を書き込めるようにする上で、
ワード線選択における電圧レベルと動作速度とが問題と
成る。 〔発明の目的〕 本発明の目的は、ダイナミック形メモリにおいて、ワ
ード線に十分高いレベルの選択信号を高速に印加する技
術を提供することにある。 〔発明の概要〕 上記目的は、ダイナミック形メモリセルを持つ半導体
記憶装置において、周期的なパルス信号にしたがって周
期的にチャージポンプ動作を行い、かかる周期的なチャ
ージポンプ動作によって動作電圧よりも大きなレベルの
直流電圧としての第１の電圧を形成する昇圧回路からな
る電圧発生手段をさらに具備してなり、デコーダ・ワー
ド線駆動回路は、上記電圧発生手段の出力と選択される
べきワード線との間にそのソース・ドレイン経路が形成
された第１のＰチャンネルMOSトランジスタを有し、前
記第１のＰチャンネルMOSトランジスタがオン状態とさ
れることにより、非選択電位にある該選択されるべきワ
ード線と上記第１電圧との間に電流経路を形成すること
により達成される。 このような構成を採用したことにより、ダイナミック
形メモリにおいて、アドレス信号の選択タイミングに基
づいてワード線を十分高いレベルの電圧に高速に充電す
ることができるようになる。 〔発明の実施例〕 以下、本発明を実施例を用いて詳細に説明する。 以下においては、実施例のダイナミック形メモリを第
20図以降の図に詳細に示しているけれども、図20以降の
実施例の理解を容易にするため、参考としえる各回路例
を図１ないし図19に基づいて説明する。 第１図は低振幅の入力信号に対し高い出力信号を得る
回路の概念を示す実施例である。 Ｃは前段回路からの入力端子であり、Ｄは出力端子で
ある。本回路により低振幅入力Ｃから高振幅出力Ｄを得
る。B1,B2,B3は直流又はパルスの高電圧印加端子であ
る。このうちB1はスイツチ12を通してノードＦに高電圧
を供給し、B2はpMOS13のソースに高電圧を供給し、また
B3はバイポーラトランジスタのコレクタに高電圧を供給
する端子である。これらB1,B2,B3は分離しても良いが、
このうちの２個あるいは全部を接続しても良い。Ａはス
イツチ手段11の制御端子である。バイポーラトランジス
タ15で出力電圧を立ち上げ、回路ブロツク16で出力を立
ち下げる。13,14は15を制御するためのpMOS,nMOSトラン
ジスタである。第１図のスイツチ11の数を増減すること
により、入力数を自由に変更できる。本図および後述の
回路例では低振幅の入力Ｃあるいは制御入力Ａの高電圧
側をVA、また端子B1,B2,B3に印加する直流又はパルスの
高電圧側をVHと記す。これらの端子の電圧は必ずしもVA
あるいはVHに完全に一致する必要はないが、説明を単純
にするための低電圧系をVA,高電圧系をVHとする。 以下第１図の動作を説明する。まずスイツチ11がオ
ン、12がオフの状態で、Ｃが低電位になると、Ｆは低電
位になり13がオン、14がオフになる。この結果15のベー
ス電位ＧはVHとなり、バイポーラトランジスタ15により
出力は高速に高電位VH−VBEに上昇する。ここでVBEは15
のベース・エミツタ間電圧である。次に入力Ｃが高電位
になると、Ｆの電位はスイツチ11を通して上昇しVA−V
T11nとなる。ここでVT11nはスイツチ11を構成するnMOS
の閾値電圧である。この結果、14がオン、15はオフ、ま
た16がオンとなりＤの出力電位を立ち下げる。入力Ｃの
高電位への切換りとほぼ同時にスイツチ12をオンさせ、
Ｆの電位をVA−VT11nより高いVHにする。これにより13,
14を通じて流れる貫通電流を防止することができる。Ｆ
は電位がC,Aより高くなると自動的にスイツチ11はオフ
となりＦの電位は入力と独立に上昇する。出力電位を立
ち下げる手段16は同図に示す様な１個のnMOSトランジス
タで構成しても良いが、この部分に第２図，第３図に示
す様な、バイポーラとMOSの複合回路を用いれば、出力
の立ち上げをさらに高速に行うことができる。さらに、
第１図の16の様なnMOSと第２図，第３図のどちらか一方
を並列接続すれば出力電位を高速に、かつ0Vにまで立ち
下げることができる。 第１図の入力Ｃに接続される前段回路の構成例を第４
図，第５図，第６図，第７図に示す。なお、第４図から
第６図はCMOSゲート回路であるが、第７図はバイポーラ
ーCMOS複合ゲート回路である。これらはいずれも３入力
NAND機能を持つ。基準電圧がVAと低いので、出力電圧Ｃ
もVAあるいはVAより低くなる。第４図，第５図ではp,
であらかじめ、Ｃを高電位にプリチヤージしておき、
I1,I2,I3が全て高電位の時Ｃを放電する。第６図，第７
図では専用のプリチヤージ信号はないが、あらかじめ
I1,I2,I3の１個あるいは全部を低電位にしておき、Ｃを
高電位にプリチヤージしておく。第１図の前段回路に第
５図あるいは第７図の回路を用いれば、スイツチ11を省
略することができる。なぜなら第５図，第７図では出力
にはnMOS、またはバイポーラトランジスタが接続されて
おり、後段回路の動作によりＣがVA以上の高い電圧に昇
圧されてもラツチアツプ等の問題を生じないからであ
る。 次に第１図の概念の回路をより具体化した回路例を第
８図に示す。この回路例は第１図に対しスイツチ12をpM
OSで形成し、そのソースをpMOS13のソースと接続し端子
B1としたものである。 次にこの回路の動作を第９図，第10図の電圧波形図を
用いて説明する。第９図はnMOS11のゲートＡの端子が常
に高電位VAの場合である。入力Ｃの高電位側もVAとす
る。Ｅが高電位の状態でＣが高電位になるとnMOS11を通
してＦの電位はVA−VT11nの電位となる。次いでＥが低
電位になると、12（pMOS）がオンしＦの電位はVHとな
る。この結果13（pMOS）がオフ、14（nMOS）がオン、バ
イポーラトランジスタ15がオフ、16（nMOS）がオンとな
り、出力Ｄは低電位になる。なおＦが高電位VHに上昇す
る時、A,Cの電位はVAであるので、11はオフでありＣ点
の電位はVAのままである。一方、Ｅが高電位の状態でＣ
が低電位になると11がオンし、ＦもＣと同じ低電位にな
る。この結果13がオン、14がオフしノードＧがVHとな
り、出力Ｄが高速に高電位に充電される。この出力の高
電位はVH−VBEである。なおこの回路では第９図の波線
に示す様にＣが高電位VAになつてから、Ｅが低電位にな
るまでの期間tCEが長いとＦの高電位はVA−VT11nにしば
らくとどまるので、13,14に貫通電流が流れ、Ｄが不十
分な低電位にとどまる期間が存在する。したがつてＡが
常時高電位の方式では、tCEの時間を短かくすることが
望ましい。そのためにはＣが高電位になると同時にＥを
低電位に切換えればよい。これにより上記問題は完全に
解決できる。第10図は上記貫通電流が流れないようにし
た他の動作波形例であり、第８図の端子Ａをパルス駆動
する方式にもとづくものである。時刻t1,t3でＥが低電
位に切換る以前に制御端子Ａを低電位にしておく。この
時Ｃの電位はどちらでも良い。Ｅが低電位になるとＦは
高電位VHとなるが、nMOS11はＡが低電位ゆえオフのまま
である。この結果出力Ｄは前述したと同様に低電位とな
る。次にＥが高電位に戻り、入力Ｃが低電位の状態の時
刻t2でＡが高電位になるとＦが低電位となり、その結果
出力Ｄは高電位VH−VBEに充電される。逆に時刻t4の様
に入力Ｃが高電位なら11はオフしたままであり出力Ｄは
0Vのままである。またこの後t5でスイツチ12をオンさせ
てもＦはVHのまま、出力Ｄは0Vのままである。この様
に、第10図の方式ではＦの電位はスイツチ12だけを介し
て高電位VHとするため第９図の波線の様にVA−VT11nの
電位となる期間は存在しない。この回路の動作により、
ＣとＡの低振幅信号入力から高振幅出力Ｄを得ることが
できる。 なお第８図ではスイツチ12をpMOSで構成したが、これ
を第11図の回路例に示す様にnMOSで構成することもでき
る。但しこの時には制御信号Ｅの極性を第９図，第10図
と比べ反転させる必要がある。さらにこの場合はＦの高
電位をVHとするにはＥの高電位をVH＋VT12n以上とする
必要がある。ここでVT12nは12（nMOS）の閾値電圧であ
る。 以上はＡ（スイツチ11）とＥ（スイツチ）12を同期さ
せる方式、すなわち12をオンする前に必ずスイツチ11を
オフにしておき、また11がオンする前に必ず12をオフに
しておく方式である。次にＥをＧと共通にする方式につ
いて述べる。 第12図の回路例はスイツチ12をpMOSで構成し、その制
御を次段CMOSの出力Ｇで行い、第８図と第11図での制御
信号Ｅを省略したものである。この第12図の回路の動作
を第13図の電圧波形図を用いて説明する。まずスイツチ
11の制御入力Ａが高電位VAの状態で、入力Ｃが低電位0V
になると、スイツチ11はオンしているのでＦも0Vにな
り、スイツチ13がオン、14がオフとなる。こうして、Ｇ
の電位がVHになり、バイポーラトランジスタ15がオン、
16がオフになる。出力Ｄはバイポーラトランジスタによ
り高速に立ち上がり、出力電位は最終的にはVH−VBEに
なる。Ｇの電位がVHであるので、スイツチ12（pMOS）は
オンからオフに変わる。次に入力Ｃが高電位になると、
Ｆの電位は11（nMOS）を介してVA−VT11nの電位まで立
ち上がる。これに応じて14がオンとなるとともに、13が
ほとんどオフとなり、Ｇの電位が低下し、12をオンさせ
る。このためＦの電位はさらに上昇し、Ｇの電位はさら
に下降し、最終的にＦはVH,Gは0Vになる。Ｆの電位がVA
−VT11nからVHに上昇する際はスイツチ11は自動的にオ
フになるので、入力Ｃの電位は一定である。この様に1
2,13,14で正帰還をかけている。 なお第13図ではスイツチ11の制御入力Ａは常に高電位
としたが、Ａにパルス電圧を印加すれば、Ａが高電位の
時、上述の様に入力Ｃに応じて出力Ｄを変化させ、また
Ａが低電位の時は入力Ｃの変化に依らず出力Ｄを、以前
の高電位又は低電位の一定状態に保つことができる。 以上述べた回路例によれば、外部から余分なパルス信
号を必要とせず、低電圧の入力Ｃから高電圧の出力Ｄを
得ることが可能となる。 これまで述べてきた第８図，第11図，第121図の回路
例ではスイツチ12をMOSトランジスタで構成してきた
が、さらにスイツチ12をMOSをトランジスタでなくダイ
オード（バイポーラあるいはMOSダイオード）で構成し
たのが第14図の回路例である。第15図はその電圧波形図
である。第15図はスイツチ11のnMOSのゲートを常時高電
位VAとするもので、前述した第９図，第13図の電気波形
図に対応するものである。もちろんスイツチ11のゲート
にパルスを印加して第10図と同様な動作をさせることも
できる。第15図の電圧波形図ではでダイオード12のアノ
ード側B1には入力Ｃが高電位VAになつた直後、VH＋VBE
の電位まで立ち上る信号を与え、ダイオード12を通して
Ｆ点をVHに充電する。かくして出力Ｄを0Vにする。B1が
0Vに戻ると、12は逆バイアスとなりオフとなる。その後
入力Ｃが低電位になると、Ｆの電位は11を通して0Vにな
り、出力ＤはVH＋VBEまで充電される。Ｆ点の電位がVH
の時、入力Ｃが高電位VAのままであると、Ｆ点は放置さ
れず出力Ｄは0Vのままである。以上に述べた回路例にお
いても、既に述べた回路例と同様に高電圧出力を得るこ
とができる。 さらに前述した第８図の様にスイツチ12を制御信号Ｅ
で制御する方式と、第12図の方式を併用したのが第16図
の回路例である。この図で12−１（pMOS）は外部からの
制御信号Ｅを用いてＦを高電位VHに設定するスイツチ、
また12−２は14,15で構成されるCMOSインバータの出力
Ｇを制御信号に用いることにより、Ｆを高電位VHに設定
するスイツチである。この回路の動作は第８図の回路動
作と等しいが、第８図の回路に比べ、12−１と12−２の
pMOSのゲート幅を調整することにより、回路動作の安定
化と高速化を両立させることができる利点がある。すな
わちスイツチ11,12−１がオフの時には12−２がオンと
なり、Ｆ点をフローテイング状態にしないので、外部か
らＦ点に雑音が入りにくく、安定にＦ点を高電位に、出
力Ｄを低電位に保持することができる。またＦ点を低電
位から高電位に充電する時は12−１をオンさせることに
より行うので、12−１のゲート幅を大きくとればＦ点を
高速に立上げ、出力Ｄを高速に立下げることができる。
一方12−２のゲート幅を小さくとればＦ点を高速に立下
げ、出力Ｄを高速に立上げることができる。この様にし
て出力Ｄの立上り，立下りを共に高速化することができ
る。 なお以上に述べてきた回路例はいずれも１入力
（ｃ）,1出力（Ｄ）の場合であるが、多入力の場合にも
スイツチ11を入力数に応じて多数並列に接続することに
より構成できる。この１例として第12図を３入力に変形
した回路例を第17図に示す。第17図では３入力（C1,C2,
C3）とこれを制御する信号A1,A2,A3を各々スイツチ11−
1,11−2,11−３に印加している。本回路では、信号A
i（ｉ＝1,2,3）が高電位VAとなつているスイツチの入力
C1〜C3のいずれかが内部に取り込まれ、これに対応する
出力が出力端子から得られる。またA1,A2,A3がすべて低
電位の時は、C1,C2,C3のいずれの変化にも依らず、出力
ＤやF,Gの電位は以前の状態を保ち、一定電位を保持し
続けることが出来る。 以上に記した回路例はいずれも出力の立ち上げを高速
に行うため、出力にバイポーラトランジスタを用いてき
たが、場合によつてはバイポーラトランジスタを削除し
て、各回路例のＧ点から出力を取り出すこともできる。
この場合バイポーラトランジスタを用いていないため高
速性では劣るが、低振幅入力から高振幅の出力を得るこ
とが出来る。次にそれらの構成について述べる。第17
図，第18図はこれらの回路例である。このうち第17図は
第１図に、第18図は第８図に各々対応し、いずれも第１
図，第８図での出力充電用バイポーラトランジスタ15と
放電用nMOSトランジスタ16を省略したものである。回路
の動作や電圧波形も既に述べてある通りである。但しバ
イポーラトランジスタがないため出力の立ち上がりが遅
くなる反面、B2の電位VHがpMOSトランジスタ13を通して
そのまますなわち出力VBEの電圧降下なしに出力に得ら
れる利点がある。第17図，第18図で、B1,B2の端子は分
離しても良いが波線の様に接続し同一電圧VHを供給して
も良いのは、これまでの回路例と同じである。 本発明は、特にダイナミック形ダイナミック形メモリ
（DRAM）を成す半導体記憶装置のワードドライバに用い
ると好適である。なぜなら高速の半導体記憶装置を実現
するためには、選択すべきワード線を高速かつ高振幅に
駆動し、信号電圧を大きくしてS/Nを高め、さらには蓄
積電圧を大きくしてソフトエラー耐性を高めることが必
要なためである。以上の事情については、ITOH,K.and S
UNAMI,H.「ハイデンシテイ・ワンデバイス・ダイナミツ
クス・メモリセルズ」‘Highdensity one−device dyna
mic MOS memory cells',IEEPROC.,vol.130,Pt.I.No.3,J
UNE1983.,pp127〜135に詳細がある。 第20図は実施例の半導体記憶装置の（DRAM）のブロツ
ク図であり、メモリセルアレーと周辺回路群が示されて
いる。 このメモリセルアレーMCAには、ｉ本のワード線WLと
ｊ本のデータ線DLが交差配列され、ワード線とデータ線
の交点のうちＮ個にメモリセルMCが配置されている。ア
ドレスバツフア回路ABX,ABYには各々アドレス入力X0〜X
n,Y0〜Ymが印加され、その出力が、デコーダ・ドライバ
回路XD,YDに伝達される。これらのデコーダ・ドライバ
回路XD,YDのうち回路XDによりワード線が、回路YDによ
り書き込み・読み出し回路RCがそれぞれ駆動され、メモ
リセルアレーMCA内の選択されたメモリセルMCへの情報
の書き込み、あるいは該メモリセルMCからの情報の読み
出しを行う。CCは書き込み・読み出し制御回路で、この
回路CCは、チツプセレクト信号CS、書き込み動作制御信
号WE、入力信号DIによつて前記アドレスバツフア回路AB
X,ABY,デコーダ・ドライバ回路XD,YD、書き込み・読み
出し回路RC、出力回路OCを制御する。出力回路OCは、書
き込み・読み出し回路RCにより読み出された情報を外部
へ出力するための回路である。ダイナミック形MOSメモ
リセルは第20図のようにワード線WLにゲートが接続され
データ線DLにドレインが接続されたMOSトランジスタと
かかるMOSトランジスタに接続された情報電荷蓄積用の
キヤパシタとからなる。なお、第20図はスタテツク形メ
モリセルの回路を示している。周辺回路群の回路構成
は、ワード線を高速かつ高振幅に駆動することがメモリ
セルをアクセスする際の高速化、動作安定化の必要条件
である。 以後、本発明を半導体記憶装置（以下メモリと略す）
ワードドライバに適用した実施例を述べる。 第23図はデコーダ，ワードドライバの１実施例であ
る。DECはデコータ回路,WD0,WD1,WD2,WD3のワードドラ
イバである。ワードドライバには第８図の実施例回路を
用いている。この回路は１ケのデコーダ回路の出力Ｃ
を、４個のワードドライバで共用している。デコーダと
ワードドライバの間にnMOSによるスイツチ11−1,11−2,
11−3,11−４を設け、これらを信号AT0,AT1,AT2,AT3で
制御している。P1,P2は各々デコーダとワードドライバ
のプリチヤージ信号で、メモリ待機時あるいはプリチヤ
ージ期間にはＣ点をVA,F0,F1,F2,F3点をVHに充電してお
く。AX1,AX2,AX3,およびAT0,AT1,AT2,AT3はアドレスバ
ツフア回路あるいはプリデコーダ回路の出力であり、AX
1,AX2,AX3が全て高電位の時、Ｃは低電位の選択状態に
なる。さらに、AT0,AT1,AT2,ATのうち１本が高電位にな
ると、それに接続されるワードドライバ出力を高電位の
選択状態に充電する。次に第23図の動作を第24図の電圧
波形図を用いて説明する。第23図の▲▼は第19図の
▲▼に対応するものでメモリチツプのタイミング制
御を行う基本入力信号である。ここではTTLインターフ
エースの入力電圧を想定している。高電位の時は待機時
あるいはプリチヤージ期間を表わし、低電位の期間にメ
モリが動作状態になるものとする。まず第24図のサイク
ルのtop1について説明する。▲▼が高電位時にP1,P
2は0VでpMOS30,12によりＣを高電位VA,F0,F1,F2,F3を高
電位VHに充電しておく。この時ワード線W0,W1,W2,W3は
全て低電位0Vである。▲▼が低電位になりメモリが
動作状態になると、P1が高電位VA,P2が高電位VHとな
り、pMOS30,12は共にオフとなる。この時AX1,AX2,AX3が
全て高電位VAになると、Ｃが0Vになり、さらにAT0のみ
が高電位VA,その他のAT1,AT2,AT3が低電位の時は、F0の
みが0V,F1,F2,F3は高電位VHのままである。この結果W0
が高電位VH−VBEに充電され、W1,W2,W3は低電位0Vのま
まである。メモリの読出し，再書き込みの終了後、▲
▼入力に応じてすべてのAX,ATが低電位となり、さら
にP1,P2が低電位となり、再びC,F0,F1,F2,F3を高電位に
充電する。この結果、選択ワード線W0も0Vに戻る。次の
サイクルtop2では、アドレス入力が変化してAX1,AX2,AX
3の一部または全部が低電位のままと仮定する。この時
デコーダ出力ＣがVAのままでたとえばAT0がVAになつて
も、F0放電されないので、出力W0は0Vのままである。待
機状態tSTでは▲▼入力が高電位なのでP1,P2は低電
位、AX,ATは低電位のままである。この時全ワード出力
は低電位を保つ。第23図のデコーダ回路DECは第４図と
等しい３入力NAND回路であるが、第５図，第６図，第７
図の様な回路を用いることもできる。またデコーダの入
力数が３入力以外とすることや１デコーダの出力を４個
以外のワードドライバに共用することも容易に可能であ
る。 第25図はワードドライバに第16図の回路を用いたもの
である。このデコーダ，ワードドライバの制御は第24図
と同様にして行えるが、第16図のところで述べた様にこ
のワードドライバは動作の安定化と高速化を両立させる
ことができる。すなわちP2が高電位で、かつデコーダ出
力Ｃが高電位の時、あるいはP2が高電位でかつスイツチ
11−１〜11−４がオフの時、スイツチ12−２の動作によ
りF0〜F3の電位を安定にVHに保持することができる。し
たがつてあるワードが低電位から高電位に切換る時に
も、他のワードドライバのF0〜F3点には雑音が誘起され
にくく、非選択のワードを安定に低電位に保持すること
ができる。また12−1,12−２のゲート幅を調整し、F0〜
F3点の応答を高速化することもできる。 さらに第26図は、第23図の実施例に対し、ワードドラ
イバ第18図の実施例を用いたものである。バイポーラト
ランジスタを必要としないため、製造コストを下げるこ
とができる。回路動作は第23図とほとんど等しいので説
明を省略する。 さて、第22図〜第26図にメモリのワードドライバへの
本発明の適用例を示した。低振幅入力から高速に高振幅
出力に変換することが必要な箇所はメモリのワードドラ
イバに限らず、メモリの入出力回路やその他一般の集積
回路中に広く存在する。第27図はその一般例である。こ
の図は基準電圧VAで動作する低振幅回路系45から信号を
取出し本発明の変換回路を用いて、高振幅出力Ｄを得る
ものである。41〜44は45を構成するインバータ、あるい
は論理回路を示し、これらの電源端子ＪにはVAを供給す
る。46の基準電圧としてＢには高電圧VHを、また必要な
らＡには電圧VAの直流またはパルス電圧を印加する。A,
B,C,Dは前述の実施例図のA,B,C,Dに対応する。この様な
回路構成は、たとえばECLの低振幅入力から高振幅のMOS
レベルへ変換する部分、あるいはメモリのセンスアアン
プの低振幅信号からTTLの高振幅出力に変換する部分
等、広く存在する。 ところで、第１図〜第27図の構成では、電圧VAを供給
する電源と電圧VHを供給する電源の２つの正電源を必要
とする。これらの電源をチツプ外部から別々に供給する
ことは勿論可能であるが、いずれか一方のみを外部から
供給し、他方はこれを基準にしてチツプ内部で発生して
供給したり、あるいはいずれもチツプ内部で、他の電源
を基準にして発生することも可能である。したがつて、
前述の実施例のうち、２つの正電源を必要とするものを
１つの外部正電源のもとで、例えば２つの電圧のうち、
高い方は外部正電源より直接供給し、低い方は、外部正
電源の電圧を特願昭56−168698号、特願昭57−220083号
明細書などに示されているような電圧リミツタ回路によ
り低くして供給することも可能である。また、場合によ
つては、必要とする２電源のうち、低い方は外部正電源
より供給して、高い方は、外部正電源の電圧を昇圧する
回路によつて高くして供給してもよい。 第28図は、本発明に用いる直流高電圧を発生するため
の昇圧回路の一実施例図である。 この回路では、電圧VAは外部正電源より供給して、高
電圧VHを発生させる。第28図の回路は、基本的にはいわ
ゆるチヤージポンプ型の昇圧回路CP1とCP2とを並列に並
べたものである。チヤージポンプ型の昇圧回路の動作原
理は、よく知られているのでここでは省略する。ここ
で、ツエナーダイオード192は、端子194の電圧が所望の
レベルVHより上がり過ぎた場合に電流レークさせ、それ
以上の電位上昇を防止するためのものであるが、必要の
ない場合は除去してもよい。またツエナーダイオード19
2の替りに、通常のダイオードやMOSトランジスタのゲー
トとドレインを接続したMOSダイオード回路を順方向に
複数個接続したものを用いてもよい。また、CP1,CP2と
して、MOS容量とMOSトランジスタで構成したダイオード
を３段接続した例を示したが、一般的に段数をｎ、MOS
トランジスタのしきい電圧をVT,φS1〜φS3,φT1〜φT3
のパルス振幅をVAとすると、得られる電圧は約（ｎ＋
１）（VA−VT）となり、必要とするVHの値に応じてｎの
値を選べばよい。 この回路を第22図〜第26図に適用した場合、第28図の
端子194より供給しなくてはならない電流は、ワード線
が選択されるときに大きくなる。したがつて、半導体メ
モリのアクテイブな期間には、大きな供給電流を得るた
めにCP1とCP2の両方を動作させ、スタンバイの期間に
は、CP1のみを動作させることも可能である。これによ
つて、低い消費電力で大きな出力電流を得ることができ
る。 第29図は、第28図のCP1,CP2へ印加するパルスの電圧
波形の一例図である。 図においては、tst,すなわちスタンバイの期間にはCP
1のみが動作し、top,すなわちアクテイブな期間にはCP1
とCP2の両方が動作する例を示している。CP2の起動時刻
をワード線を選択する時刻と同期させるには、例えば、
チツプセレクト信号▲▼や▲▼信号を利用す
ればよい。また、いわゆるページモードのように、一体
のワード線上のメモリセルの情報を連続して読み出すよ
うな動作をさせる場合には、選択したワード線の電位を
長時間高電位に保つ必要がある。この場合には、ワード
線電位が高レベルに達した後も、▲▼信号などを
利用してCP2を活性化してもよいことは勿論である。 なお、ここではチヤージポンプ回路を２つ用いた例を
示したが、必要に応じて１個にしたり、あるいはさらに
多くの回路を用いてもよいことは勿論である。また、ワ
ード線の電位の立ち上げを非常に高速に行うと、一時的
に、第28図の端子194の電位が低下することがある。そ
の場合には、端子194がコレクタに接続されたバイポー
ラトランジスタの飽和を防止するため、端子194の容量
を大きくして、電位の低下を小さくする必要がある。そ
のためには、VHを供給するためのバイポーラトランジス
タのコレクタを、全て端子194に接続することによつ
て、バイポーラトランジスタのコレクタ容量により端子
194の寄生容量を増加させることもできる。また、ここ
では、φS1とφS3およびφT1とφT3はそれぞれ別信号と
して示したが、場合によつては同一信号で駆動すること
もできる。 〔発明の効果〕 本発明によれば、ダイナミック形メモリにおいて、ワ
ード線に十分高いレベルの選択信号を高速に印加するこ
とができるようになるため、メモリアクセスを高速化で
きる。
【図面の簡単な説明】
第１図は低振幅信号から大振幅信号を得る回路の基本構
成を示す第１の回路例図、第２図，第３図は出力放電回
路、第４図，第５図，第６図，第７図は前段回路の構成
例、第８図は第２の回路例図、第９図と第10図は第８図
の電圧波形図、第11図は第３の回路例図、第12図は第４
の回路例図、第13図は第12図の電圧波形図、第14図は第
５の回路例図、第15図は第14図の電圧波形図、第16図は
第６の回路例図、第17図は第12図を多入力へ適用した第
７の回路例図、第18図は第８図の回路例図、第19図は第
９の回路例図、第20図は半導体記憶装置のブロツク図、
第21図はスタテイツク形MOSメモリセルの回路図、第22
図はダイナミツク形MOSメモリセル回路図、第23図はメ
モリのデコーダ，ワードドライバへの本発明の適用実施
例図、第24図は第23図の電気波形図、第25図はデコー
ダ，ワードドライバへの第２の適用実施例図、第26図は
デコーダ，ワードドライバへの第３の適用実施例図、第
27図は本発明の一般的な応用例を示す図、第28図は直流
高電圧を発生する回路図、第29図は第28図の各部の電圧
波形図、第30図はバイポーラCMOS複合形従来回路であ
る。 C,C1,C2……低振幅入力、Ｄ……高振幅出力、A,A1,A2…
…制御入力、Ｅ……制御入力、B,B1,B2,B3……高電圧印
加端子、VA……低電圧、VH……高電圧、VCC……正側電
源電圧、VSS……負側電源電圧または0V、X0〜Xn……Ｘ
アドレス、Y0〜Ym……Ｙアドレス、MCA……メモリセル
アレー、MC……メモリセル、DL,▲▼……データ
線、WL,W0,W1,W2,W3……ワード線、ABX,ABY……アドレ
スバツフア回路、XD,YD……デコーダ，ドライバ回路、R
C……書込み・読出し回路、CC……制御回路、OC……出
力回路、DO……メモリ読出し出力、▲▼……チツプ
セレクト信号、▲▼……書込み制御信号、DI……書
込み入力、DEC……デコーダ、P1……デコーダプリチヤ
ージ信号、P2……ワードドライバプリチヤージ信号、AX
1,AX2,AX3……アドレスバツフア出力あるいはプリデコ
ーダ出力、AT0,AT1,AT2,AT3……第２のアドレスバツフ
ァ出力またはプリデコータ出力、CP1,CP2……チヤージ
ポンプ回路、φS1,φS2,φS3……CP1活性化パルス、φ
T1,φT2,φT3……CP2活性化パルス。
成を示す第１の回路例図、第２図，第３図は出力放電回
路、第４図，第５図，第６図，第７図は前段回路の構成
例、第８図は第２の回路例図、第９図と第10図は第８図
の電圧波形図、第11図は第３の回路例図、第12図は第４
の回路例図、第13図は第12図の電圧波形図、第14図は第
５の回路例図、第15図は第14図の電圧波形図、第16図は
第６の回路例図、第17図は第12図を多入力へ適用した第
７の回路例図、第18図は第８図の回路例図、第19図は第
９の回路例図、第20図は半導体記憶装置のブロツク図、
第21図はスタテイツク形MOSメモリセルの回路図、第22
図はダイナミツク形MOSメモリセル回路図、第23図はメ
モリのデコーダ，ワードドライバへの本発明の適用実施
例図、第24図は第23図の電気波形図、第25図はデコー
ダ，ワードドライバへの第２の適用実施例図、第26図は
デコーダ，ワードドライバへの第３の適用実施例図、第
27図は本発明の一般的な応用例を示す図、第28図は直流
高電圧を発生する回路図、第29図は第28図の各部の電圧
波形図、第30図はバイポーラCMOS複合形従来回路であ
る。 C,C1,C2……低振幅入力、Ｄ……高振幅出力、A,A1,A2…
…制御入力、Ｅ……制御入力、B,B1,B2,B3……高電圧印
加端子、VA……低電圧、VH……高電圧、VCC……正側電
源電圧、VSS……負側電源電圧または0V、X0〜Xn……Ｘ
アドレス、Y0〜Ym……Ｙアドレス、MCA……メモリセル
アレー、MC……メモリセル、DL,▲▼……データ
線、WL,W0,W1,W2,W3……ワード線、ABX,ABY……アドレ
スバツフア回路、XD,YD……デコーダ，ドライバ回路、R
C……書込み・読出し回路、CC……制御回路、OC……出
力回路、DO……メモリ読出し出力、▲▼……チツプ
セレクト信号、▲▼……書込み制御信号、DI……書
込み入力、DEC……デコーダ、P1……デコーダプリチヤ
ージ信号、P2……ワードドライバプリチヤージ信号、AX
1,AX2,AX3……アドレスバツフア出力あるいはプリデコ
ーダ出力、AT0,AT1,AT2,AT3……第２のアドレスバツフ
ァ出力またはプリデコータ出力、CP1,CP2……チヤージ
ポンプ回路、φS1,φS2,φS3……CP1活性化パルス、φ
T1,φT2,φT3……CP2活性化パルス。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 川尻 良樹
国分寺市東恋ヶ窪１丁目280番地 株式
会社日立製作所中央研究所内
(72)発明者 渡部 隆夫
国分寺市東恋ヶ窪１丁目280番地 株式
会社日立製作所中央研究所内
(72)発明者 河原 尊之
国分寺市東恋ヶ窪１丁目280番地 株式
会社日立製作所中央研究所内
(72)発明者 伊藤 清男
国分寺市東恋ヶ窪１丁目280番地 株式
会社日立製作所中央研究所内
(56)参考文献 特開 昭59−201464（ＪＰ，Ａ)
特開 昭58−39117（ＪＰ，Ａ)
特開 昭51−35244（ＪＰ，Ａ)
特開 昭60−45997（ＪＰ，Ａ)
特開 昭51−65345（ＪＰ，Ａ)
特開 昭60−236322（ＪＰ，Ａ)
特開 昭58−188388（ＪＰ，Ａ)
特開 昭60−52112（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．ダイナミック形メモリセルからなる複数のメモリセ
ルと、各メモリセル内のMOSトランジスタのゲートに夫
々接続される複数のワード線と、動作電圧振幅のアドレ
ス信号をその入力とし上記複数のワード線の所望のワー
ド線を選択するデコーダ・ワード線駆動回路とを具備す
る半導体記憶装置において、 周期的なパルス信号にしたがって周期的にチャージポン
プ動作を行い、かかる周期的なチャージポンプ動作によ
って上記動作電圧よりも大きなレベルの直流電圧として
の第１の電圧を形成する昇圧回路からなる電圧発生手段
をさらに具備してなり、 上記デコーダ・ワード線駆動回路は、上記電圧発生手段
の出力と選択されるべきワード線との間にそのソース・
ドレイン経路が形成された第１のＰチャンネルMOSトラ
ンジスタを有し、前記第１のＰチャンネルMOSトランジ
スタがオン状態とされることにより、非選択電位にある
該選択されるべきワード線と上記第１電圧との間に電流
経路を形成するようにされてなることを特徴とする半導
体記憶装置。 ２．前記ワード線の前記非選択電位は、接地電位である
ことを特徴とする特許請求の範囲第１項記載の半導体記
憶装置。 ３．前記各メモリセル内のMOSトランジスタは、Ｎ形MOS
トランジスタであることを特徴とする特許請求の範囲第
１項または第２項記載の半導体記憶装置。
Priority Applications (11)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61017929A JP2753218B2 (ja) | 1986-01-31 | 1986-01-31 | 半導体記憶装置 |
| DE86109470T DE3688222T2 (de) | 1985-07-22 | 1986-07-10 | Halbleitereinrichtung mit bipolarem transistor und isolierschicht-feldeffekttransistor. |
| EP19910103267 EP0433271A3 (en) | 1985-07-22 | 1986-07-10 | Semiconductor device |
| EP86109470A EP0209805B1 (en) | 1985-07-22 | 1986-07-10 | Semiconductor device having bipolar transistor and insulated gate field effect transistor |
| US06/886,816 US4730132A (en) | 1985-07-22 | 1986-07-18 | Semiconductor device having bipolar transistor and insulated gate field effect transistor with two potential power source |
| US07/130,640 US4837462A (en) | 1985-07-22 | 1987-12-09 | Semiconductor decoder circuit having switching means for preventing counterflow |
| US07/608,640 US5086238A (en) | 1985-07-22 | 1990-11-05 | Semiconductor supply incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| US09/168,998 US6125075A (en) | 1985-07-22 | 1998-10-09 | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| US09/506,438 US6363029B1 (en) | 1985-07-22 | 2000-02-18 | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| US10/103,827 US6608791B2 (en) | 1985-07-22 | 2002-03-25 | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| US10/441,207 US6970391B2 (en) | 1985-07-22 | 2003-05-20 | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61017929A JP2753218B2 (ja) | 1986-01-31 | 1986-01-31 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8131623A Division JP2783254B2 (ja) | 1996-05-27 | 1996-05-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62178013A JPS62178013A (ja) | 1987-08-05 |
| JP2753218B2 true JP2753218B2 (ja) | 1998-05-18 |
Family
ID=11957457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61017929A Expired - Lifetime JP2753218B2 (ja) | 1985-07-22 | 1986-01-31 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2753218B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH033417A (ja) * | 1989-05-30 | 1991-01-09 | Nec Corp | 半導体集積回路 |
| GB9007791D0 (en) | 1990-04-06 | 1990-06-06 | Foss Richard C | High voltage boosted wordline supply charge pump and regulator for dram |
| GB9007790D0 (en) | 1990-04-06 | 1990-06-06 | Lines Valerie L | Dynamic memory wordline driver scheme |
| JP3623004B2 (ja) * | 1994-03-30 | 2005-02-23 | 松下電器産業株式会社 | 電圧レベル変換回路 |
| KR0164816B1 (ko) * | 1995-05-17 | 1999-02-01 | 김광호 | 외부전원전압을 워드라인 구동전압으로 사용하는 반도체 메모리 |
| JP2000223586A (ja) | 1999-02-02 | 2000-08-11 | Oki Micro Design Co Ltd | 半導体集積回路 |
| CN108205286B (zh) * | 2016-12-19 | 2020-08-04 | 施耐德电气工业公司 | 可编程逻辑控制器及其输出电路和方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60236322A (ja) * | 1984-05-09 | 1985-11-25 | Mitsubishi Electric Corp | Ｍｏｓトランジスタ回路 |
-
1986
- 1986-01-31 JP JP61017929A patent/JP2753218B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62178013A (ja) | 1987-08-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |