JP2000223586A - 半導体集積回路 - Google Patents

半導体集積回路

Info

Publication number
JP2000223586A
JP2000223586A JP11025092A JP2509299A JP2000223586A JP 2000223586 A JP2000223586 A JP 2000223586A JP 11025092 A JP11025092 A JP 11025092A JP 2509299 A JP2509299 A JP 2509299A JP 2000223586 A JP2000223586 A JP 2000223586A
Authority
JP
Japan
Prior art keywords
voltage
mos transistor
semiconductor substrate
type semiconductor
threshold value
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11025092A
Other languages
English (en)
Inventor
Tetsuro Takenaka
哲朗 竹中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Oki Micro Design Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Oki Micro Design Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd, Oki Micro Design Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP11025092A priority Critical patent/JP2000223586A/ja
Priority to US09/283,178 priority patent/US6472924B1/en
Publication of JP2000223586A publication Critical patent/JP2000223586A/ja
Priority to US09/961,070 priority patent/US20020011889A1/en
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06G—ANALOGUE COMPUTERS
    • G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
    • G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
    • G06G7/25—Arrangements for performing computing operations, e.g. operational amplifiers for discontinuous functions, e.g. backlash, dead zone, limiting absolute value or peak value

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

(57)【要約】 【課題】 本発明の目的は、トランジスタのリーク電流
を低減すること及びインバータ等における貫通電流を低
減することである。 【解決手段】 本願発明の代表的な発明は、入力される
信号が有する電圧が線形的に変化し、その変化に応じて
内部に流れる電流量が変化するアナログ回路と、第１ま
たは第２電圧を有する入力信号が入力され、この入力信
号の電圧に応答して前記第１または第２の電圧を有する
出力信号を出力する論理回路とを備えた半導体集積回路
において、そのアナログ回路を構成するＭＯＳトランジ
スタの閾値の絶対値は、その論理回路を構成するＭＯＳ
トランジスタの閾値の絶対値より小さく設定されてい
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は低電圧で動作する半導体
集積回路に関するものである。
【０００２】
【従来の技術】近年、低電圧で動作する半導体集積回路
が開発されている。この種の回路では、低電圧動作を実
現するため、回路を構成するＰチャンネル型ＭＯＳトラ
ンジスタ（以下ＰＭＯＳという）の閾値及びＮチャンネ
ル型ＭＯＳトランジスタ（以下ＮＭＯＳという）の閾値
が調整される。
【０００３】すなわち、高電圧で動作する半導体集積回
路を構成するＰＭＯＳの閾値に比較し、低電圧で動作す
る半導体集積回路を構成するＰＭＯＳの閾値は大きく設
定されている。ＰＭＯＳの場合、閾値は負であるので、
言い換えると、低電圧で動作する半導体集積回路を構成
するＰＭＯＳの閾値の絶対値は、高電圧で動作する半導
体集積回路を構成するＰＭＯＳの閾値の絶対値より小さ
い。
【０００４】また、高電圧で動作する半導体集積回路を
構成するＮＭＯＳの閾値に比較し、低電圧で動作する半
導体集積回路を構成するＮＭＯＳの閾値は小さく設定さ
れている。
【０００５】
【発明が解決しようとする課題】上記のような低電圧で
動作する半導体集積回路では、ＰＭＯＳの閾値は大き
く、ＮＭＯＳの閾値は小さいので、トランジスタのリー
ク電流が増加し、また、インバータ等においては貫通電
流が増加する。
【０００６】
【課題を解決するための手段】本発明の目的は、トラン
ジスタのリーク電流を低減すること及びインバータ等に
おける貫通電流を低減することである。
【０００７】上記目的を達成するため、本願発明の代表
的な発明は以下の構成より成る。
【０００８】すなわち、入力される信号が有する電圧が
線形的に変化し、その変化に応じて内部に流れる電流量
が変化するアナログ回路と、第１または第２電圧を有す
る入力信号が入力され、この入力信号の電圧に応答して
前記第１または第２の電圧を有する出力信号を出力する
論理回路とを備えた半導体集積回路において、そのアナ
ログ回路を構成するＭＯＳトランジスタの閾値の絶対値
は、その論理回路を構成するＭＯＳトランジスタの閾値
の絶対値より小さく設定されている。
【０００９】本発明によれば、半導体集積回路内のアナ
ログ回路では感度のよい動作が保証されると共に、論理
回路におけるリーク電流、貫通電流を低減することがで
きる。
【００１０】
【発明の実施の形態】以下に図面を参照しながら本発明
の実施の形態が説明される。以下の説明では、本発明に
直接係わる部分が中心に説明され、それ以外の部分につ
いては説明が省略される。図１には、半導体集積回路１
００、この半導体集積回路の所定領域に形成されたアナ
ログ回路２００及び論理回路３００が示されている。こ
のアナログ回路２００と論理回路３００は電気的に接続
されている。この半導体集積回路１００は電源Ｖｃｃか
ら与えられる電源電圧、接地ＧＮＤから与えられる接地
電圧により駆動される。
【００１１】アナログ回路２００では、入力される信号
が有する電圧が線形的に変化し、その変化に応じて内部
に流れる電流量が変化する。
【００１２】論理回路３００では、電源電圧または接地
電圧を有する入力信号が入力され、この入力信号の電圧
に応答して電源電圧または接地電圧を有する出力信号が
出力される。
【００１３】このようなアナログ回路２００及び論理回
路３００の一部を構成する具体的な例が図２に示され
る。
【００１４】図２には、アナログ回路２００として差動
増幅回路２１０及び差動増幅回路２１０から出力される
信号に応答して出力信号を出力するアナログ出力回路２
２０、アナログ出力回路２２０から出力信号を受け取
り、反転信号を出力するインバータ３１０、インバータ
３１０からの反転信号を受け取り、反転信号を出力する
インバータ３２０が示されている。
【００１５】差動増幅回路２１０は、ＰＭＯＳ２１１，
ＰＭＯＳ２１２，ＮＭＯＳ２１３，ＮＭＯＳ２１４，Ｎ
ＭＯＳ２１５から構成される。
【００１６】ＰＭＯＳ２１１は電源ＶｃｃとノードＮ１
との間に接続され、そのゲート電極はノードＮ１及びＰ
ＭＯＳ２１２のゲート電極に接続される。ＰＭＯＳ２１
２は電源ＶｃｃとノードＮ２との間に接続される。
【００１７】ＮＭＯＳ２１３はノードＮ１とノードＮ３
との間に接続され、そのゲート電極には入力信号ＩＮが
与えられる。この入力信号ＩＮは、電圧レベルが線形的
に変化するアナログ信号である。
【００１８】ＮＭＯＳ２１４はノードＮ２とノードＮ３
との間に接続され、そのゲート電極には入力信号ＩＮの
反転信号／ＩＮが与えられる。
【００１９】ＮＭＯＳ２１５はノードＮ３と接地ＧＮＤ
との間に接続され、そのゲート電極には制御信号ＥＮが
与えられる。この制御信号ＥＮがハイレベル（電源電圧
レベル）になり、 ＮＭＯＳ２１５がオン状態になる
と、差動増幅回路２１０の動作が開始される。
【００２０】アナログ出力回路２２０はＰＭＯＳ２２１
及びＮＭＯＳ２２２から構成される。ＰＭＯＳ２２１は
電源Ｖｃｃと出力ノードＮ４との間に接続され、ＮＭＯ
Ｓ２２２は出力ノードＮ４と接地ＧＮＤとの間に接続さ
れる。 ＰＭＯＳ２２１及びＮＭＯＳ２２２のゲート電
極はノードＮ２に接続される。
【００２１】インバータ３１０はＰＭＯＳ３１１及びＮ
ＭＯＳ３１２から構成される。ＰＭＯＳ３１１は電源Ｖ
ｃｃと出力ノードＮ５との間に接続され、ＮＭＯＳ２２
２は出力ノードＮ４と接地ＧＮＤとの間に接続される。
ＰＭＯＳ３１１及びＮＭＯＳ３１２のゲート電極はノ
ードＮ４に接続される。
【００２２】インバータ３２０はＰＭＯＳ３２１及びＮ
ＭＯＳ３２２から構成される。ＰＭＯＳ３２１は電源Ｖ
ｃｃと出力ノードＮ６との間に接続され、ＮＭＯＳ３２
２は出力ノードＮ５と接地ＧＮＤとの間に接続される。
ＰＭＯＳ３２１及びＮＭＯＳ３２２のゲート電極はノ
ードＮ５に接続される。ノードＮ６は論理回路３００の
出力端子ＯＵＴに接続される。
【００２３】ここで、これらの回路の動作が簡単に説明
される。
【００２４】まず、制御信号ＥＮが入力されるとＮＭＯ
Ｓ２１５が導通状態になり、入力信号ＩＮ及び反転信号
／ＩＮが入力されると、入力信号の電圧レベルに応じて
差動増幅回路２１０内に電流が流れる。この電流量に応
じてノードＮ２の電圧も変化する。
【００２５】このノードＮ２の電圧が一定レベル以上に
なると、アナログ出力回路２２０からロウレベル（接地
電圧レベル）の信号が出力される。すなわち、ノードＮ
４の電圧が接地電圧レベルになる。一方、ノードＮ２の
電圧が一定レベル以下になると、アナログ出力回路２２
０からハイレベル（電源電圧レベル）の信号が出力され
る。すなわち、ノードＮ４の電圧が電源電圧レベルにな
る。
【００２６】アナログ出力回路２２０から出力されたハ
イレベル（電源電圧レベル）またはロウレベル（接地電
圧レベル）の信号は、論理回路３００の初段のインバー
タ３１０に入力される。この入力された信号はインバー
タ３１０で反転され、ロウレベル（接地電圧レベル）ま
たはハイレベル（電源電圧レベル）の信号がノードＮ５
より出力される。
【００２７】ノードＮ５より出力されたロウレベル（接
地電圧レベル）またはハイレベル（電源電圧レベル）の
信号は、インバータ３２０に入力される。この入力され
た信号はインバータ３２０で反転され、ハイレベル（電
源電圧レベル）またはロウレベル（接地電圧レベル）の
信号がノードＮ６より出力される。
【００２８】以上の回路及びその動作の説明は、本発明
が適用される代表的なアナログ回路及び論理回路の例を
示したものである。説明に用いた回路は一般的なもので
あるので、その動作は容易に理解されるであろう。
【００２９】以下に本発明の特徴部分が説明される。
【００３０】本発明では、アナログ回路２００を構成す
るＭＯＳトランジスタの閾値の絶対値は、論理回路３０
０を構成するＭＯＳトランジスタの閾値の絶対値より小
さく設定されている。
【００３１】すなわち、アナログ回路２００を構成する
ＰＭＯＳの閾値をＶｔｐ１、ＮＭＯＳの閾値をＶｔｎ
１、論理回路３００を構成するＰＭＯＳの閾値をＶｔｐ
２、ＮＭＯＳの閾値をＶｔｎ２、電源電圧をＶｃｃとす
ると、以下の数式１の関係を満たすように各閾値が設定
される。
【００３２】
【数１】 Ｖｔｎ１＜Ｖｔｎ２，｜Ｖｔｐ１｜＜｜Ｖｔｐ２｜ すなわち、アナログ回路２００を構成するＮＭＯＳの閾
値は、論理回路３００を構成するＮＭＯＳの閾値より小
さく設定される。また、アナログ回路２００を構成する
ＰＭＯＳの閾値は、論理回路３００を構成するＰＭＯＳ
の閾値より大きく設定される。ＰＭＯＳの場合、閾値は
負であるので、言い換えると、アナログ回路２００を構
成するＰＭＯＳの閾値の絶対値は、論理回路回路を構成
するＰＭＯＳの閾値の絶対値より小さい。
【００３３】さらに、電源電圧をＶｃｃとすると、アナ
ログ回路２００では以下の数式２の関係も満たす。
【００３４】
【数２】Ｖｔｎ１＋｜Ｖｔｐ１ ｜＜Ｖｃｃ すなわち、アナログ回路２００では、ＮＭＯＳの閾値と
ＰＭＯＳの閾値の絶対値との和は、電源電圧Ｖｃｃより
小さい。
【００３５】さらに、論理回路３００は以下の数式３の
関係を満たす。
【００３６】
【数３】 ２Ｖｃｃ＞Ｖｔｎ２＋｜Ｖｔｐ２｜＞Ｖｃｃ Ｖｔｎ２＜Ｖｃｃ、｜ Ｖｔｐ２ ｜＜Ｖｃｃ すなわち、論理回路３００では、ＮＭＯＳの閾値とＰＭ
ＯＳの閾値の絶対値との和は、電源電圧Ｖｃｃより大き
く、電源電圧の２倍２Ｖｃｃより小さくなるように設定
される。また、ＮＭＯＳの閾値とＰＭＯＳの閾値の絶対
値は電源電圧Ｖｃｃよりそれぞれ小さい。
【００３７】この実施の形態では、電源電圧Ｖｃｃは
“１．８Ｖ”、接地電圧ＧＮＤは“０Ｖ”、アナログ回
路２００を構成するＰＭＯＳの閾値Ｖｔｐ１は“―０．
５Ｖ〜―０．７Ｖ”、ＮＭＯＳの閾値Ｖｔｎ１は“０．
５Ｖ〜０．７Ｖ”、論理回路３００を構成するＰＭＯＳ
の閾値をＶｔｐ２は“―０．７Ｖ〜１．５Ｖ”、ＮＭＯ
Ｓの閾値Ｖｔｎ２は“０．７Ｖ〜１．５Ｖ”の範囲で上
述の数式を満たすように設定される。
【００３８】実際には、上述の数式と電源電圧との関係
及び回路動作のマージン等を考慮しながら、設計者が各
トランジスタの閾値を決定することができる。
【００３９】以上のように各トランジスタの閾値を設定
することにより、アナログ回路では感度のよい動作が保
証されると共に、論理回路におけるリーク電流、貫通電
流を低減することができる。
【００４０】すなわち、低電圧化が進むと入力信号の遷
移する範囲、すなわち、入力信号が取り得る電圧範囲が
狭まってくる。そこで、アナログ回路内で論理回路に比
べて各トランジスタの閾値の絶対値を小さく設定するこ
とにより、入力信号の微小な変化にも反応するような回
路構成が実現される。
【００４１】一方、従前の回路のように閾値の小さいト
ランジスタを論理回路内のトランジスタにも適用してし
まうと、トランジスタのリーク電流が増加し、また、イ
ンバータ等においては貫通電流が増加してしまうので、
論理回路内ではアナログ回路に比べて各トランジスタの
閾値の絶対値が大きく設定されている。従って、論理回
路内ではトランジスタのリーク電や貫通電流を低減でき
る。
【００４２】本発明は、感度の向上とリーク電流等の低
減という相反する課題を解決する為、従来、半導体集積
回路内で一律に設定されていたこれにより感度の向上と
リーク電流等の低減（すなわち消費電力の低減）という
相反する課題を解決できるのである。
【００４３】低電圧動作の半導体集積回路はバッテリー
等の電池を電源として駆動される場合が多いので、消費
電力を低減することは非常に大きな意味がある。すなわ
ち、本発明により電池の寿命を延ばすことに繋がるので
ある。
【００４４】上述の説明では、アナログ回路として差動
増幅器、論理回路としてインバータ回路を用いた例が説
明されたが、本発明が適用される回路は、これらの回路
に限定されるものではない。
【００４５】アナログ回路としては、入力される信号が
有する電圧が線形的に変化し、その変化に応じて回路の
内部に流れる電流量が変化するような回路であれば具体
的な構成は問わない。例えば、ダイオード接続されたＭ
ＯＳトランジスタ、チャージポンプ回路、バイアス電圧
発生回路、ＡＤ変換機等の種種の構成が考えられる。ま
た、各回路における具体的な構成は種々選択することが
できる。
【００４６】図３（ａ）には、ダイオード接続されたＮ
ＭＯＳトランジスタの例が示され３（ｂ）には、ダイオ
ード接続されたＰＭＯＳトランジスタの例が示されてい
る。この場合、入力信号ＩＮの電圧に応じてトランジス
タを流れる電流量が変化する。その変化に応じ出力ＯＵ
Ｔが与えられる。
【００４７】図４には、チャージポンプ回路の構成例が
示されている。このチャージポンプ回路はＮＭＯＳ４０
１、４０２とキャパシタ４０３から構成されている。
【００４８】ＮＭＯＳ４０１は一方の電極に入力信号が
与えられ、他方の電極に接地電圧が与えられる。その一
方の電極とゲート電極が接続されている。ＮＭＯＳ４０
２は一方の電極に入力信号が与えられ、他方の電極にキ
ャパシタ４０３及び出力ＯＵＴが接続されている。その
他方の電極とゲート電極が接続されている。
【００４９】この回路においても、入力信号ＩＮの電圧
に応じてトランジスタを流れる電流量が変化する。その
変化に応じ電圧をチャージして出力ＯＵＴが与えられ
る。
【００５０】論理回路３００では、電源電圧または接地
電圧を有する入力信号が入力され、この入力信号の電圧
に応答して電源電圧または接地電圧を有する出力信号が
出力されるような回路であれば具体的な構成は問わな
い。例えば、インバータ、ＮＯＲ回路、ＮＡＮＤ回路、
デコーダ回路（構成例が図５に示される）、フリップフ
ロップ回路（構成例が図６に示される）、カウンタ回
路、オシュレータ回路等の種種の構成が考えられる。ま
た、各回路における具体的な構成は種々選択することが
できる。
【００５１】ここで上述のように閾値を設定する方法に
ついて簡単に説明する。すなわち、アナログ回路内で論
理回路に比べて各トランジスタの閾値の絶対値を小さく
設定する方法が説明される。
【００５２】まず、図７に示すように、Ｐ型半導体基板
に２つのＮ型ウエル及び一方のＮ型ウエル内にＰ型ウエ
ルを形成する場合について説明する。この場合、ウエル
形成時にウエルの濃度を調整するために、各ウエルにイ
オンを注入する。
【００５３】すなわち、Ｐ型半導体基板Ｐ１の濃度より
Ｐ型ウエルＰ２の濃度が高くなるようにＰ型ウエルＰ２
にボロンが所定濃度で注入される。これにより、その後
にＰ型ウエルＰ２内に形成されるＮＭＯＳの閾値が上が
ることとなる。すなわち、アナログ回路のＮＭＯＳはＰ
型半導体基板Ｐ１に形成され、論理回路のＮＭＯＳはＰ
型ウエルＰ２内に形成される。
【００５４】また、Ｎ型ウエルＮ１の濃度よりＮ型ウエ
ルＮ２の濃度が高くなるようにＮ型ウエルＮ１、Ｎ２に
リンがそれぞれ所定濃度で注入される。これにより、そ
の後にＮ型ウエルＮ２内に形成されるＰＭＯＳの閾値が
上がることとなる。すなわち、アナログ回路のＰＭＯＳ
はＮ型ウエルＮ１に形成され、論理回路のＰＭＯＳはＮ
型ウエルＮ２内に形成される。
【００５５】また、図８に示すようにフィールド酸化膜
形成後、トランジスタが形成される予定のアクティブ領
域ＡＣにイオンを注入する方法もある。
【００５６】すなわち、フィールド酸化膜形成後、所定
のアクティブ領域以外をレジストにより被覆し、アクテ
ィブ領域ＡＣにイオンを注入する。この場合、ＮＭＯＳ
が形成される予定の領域にリンを注入すれば、後に形成
されるＮＭＯＳの閾値は下がり、ボロンを注入するれ
ば、後に形成されるＮＭＯＳの閾値は上がる。また、Ｐ
ＭＯＳが形成される予定の領域にリンを注入すれば、後
に形成されるＰＭＯＳの閾値の絶対値は上がり、ボロン
を注入するれば、後に形成されるＰＭＯＳの閾値は下が
る。
【００５７】同様に、図９に示すようにゲート電極を形
成後、ゲート電極の上方からイオンを注入することもで
きる。
【００５８】注入するイオン及び濃度は、上述の数式と
電源電圧との関係及び回路動作のマージン等を考慮しな
がら、設計者が決定することができる。
【００５９】次に、図１０を用いて他の実施の形態を説
明する。図７を用いて説明された例では、ウエル形成時
にイオンを注入することにより閾値を調整することが示
されたが、ここではトランジスタが形成された基板また
はウエル（総称して基体と言われることもある）に与え
られるバイアス電圧により各ＭＯＳトランジスタの閾値
が調整される例が示される。ここでは上述のアナログ回
路２００内のアナログ出力回路２２０及び論理回路３０
０内のインバータ３１０を用いて説明する。図１０はこ
れらの回路の断面図である。図中、“Ｎ+”、“Ｐ+”は
それぞれＮ型の濃度の高い領域、Ｐ型の濃度の高い領域
を表す。
【００６０】アナログ出力回路２２０のＮＭＯＳ２２２
はＰ型半導体基板Ｐ１中に、アナログ出力回路２２０の
ＰＭＯＳ２２１はＮ型ウエルＮ１中に形成される。
【００６１】論理回路３１０のＮＭＯＳ３１２はＰ型ウ
エルＰ２中に、論理回路３１０のＰＭＯＳ３１１１はＮ
型ウエルＮ２中に形成される。
【００６２】この例で特徴的なことは、Ｐ型ウエルＰ２
は接地電圧ＧＮＤより十分に低いバイアス電圧ＶＢＢに
バイアスされ、Ｎ型ウエルＮ２は電源電圧より十分高い
バイアス電圧ＶＰＰにバイアスされていることである。
【００６３】Ｐ型半導体基板Ｐは接地電圧ＧＮＤにバイ
アスされ、Ｎ型ウエルＮ１は電源電圧Ｖｃｃにバイアス
されているが、これに限定されるものではない。
【００６４】すなわち、各基板またはウエルのバイアス
電圧は以下の式を満たすように設定されればよい。Ｐ型
半導体基板Ｐ１のバイアスされる電圧をＶＢＢ１、Ｐ型
ウエルＰ２のバイアスされる電圧をＶＢＢ２、Ｎ型ウエ
ルＮ１がバイアスされる電圧をＶＰＰ１、Ｎ型ウエルＮ
２がバイアスされる電圧をＶＰＰ２と定義するとこの実
施の形態では以下の数式を満足する。
【００６５】
【数式４】ＶＢＢ１≧ＧＮＤ、ＶＰＰ１≦Ｖｃｃ、ＶＢ
Ｂ２≦ＧＮＤ、ＶＰＰ２≧Ｖｃｃ このようにバイアス電圧を設定することにより、閾値の
制御が容易に実現できるという効果がある。すなわち、
各基体へのバイアス供給回路を設けるという回路上の工
夫により、上述の製造工程でのイオン注入工程が簡略化
できる。
【００６６】このようなバイアス電圧ＶＢＢ、ＶＰＰは
周知のバイアス供給回路により供給される。例えば、日
本国特許公開公報、特開平２−３５０号、特開昭６２ー
１７８０１３号、特開昭６１ー６４１４８号にバイアス
供給回路が紹介されている。
【００６７】このように各トランジスタの閾値を設定す
ることにより、アナログ回路では感度のよい動作が保証
されると共に、論理回路におけるリーク電流、貫通電流
を低減することができる。
【００６８】本発明は、例証的な実施態様を用いて説明
されたが、この説明は限定的な意味に受け取られてはな
らない。この例証的実施態様の様々な変更、並びに本発
明のその他の実施態様が当業者にはこの説明を参考にす
ることによって明らかになるであろう。従って、特許請
求の範囲はそれらのすべての変更または実施態様を本発
明の真の範囲に含むものとしてカバーするであろうと考
えられている。
【００６９】
【発明の効果】本発明によれば、アナログ回路では感度
のよい動作が保証されると共に論理回路におけるリーク
電流、貫通電流を低減することができる。バッテリー等
の電池を電源として駆動する低電圧動作の半導体集積回
路に適用すれば、電池の寿命を延ばすことに繋がる。
【図面の簡単な説明】
【図１】本発明の実施の形態における半導体集積回路を
示すブロック図である。
【図２】本発明の実施の形態におけるアナログ回路及び
論理回路の具体構成例を示す部分回路図である。
【図３】本発明の実施の形態におけるアナログ回路の例
を示す部分回路図である。
【図４】本発明の実施の形態におけるアナログ回路の例
を示す部分回路図である。
【図５】本発明の実施の形態における論理回路の例を示
す部分回路図である。
【図６】本発明の実施の形態における論理回路の例を示
す部分回路図である。
【図７】各トランジスタの閾値の絶対値を小さく設定す
る第１の方法を説明する図である。
【図８】各トランジスタの閾値の絶対値を小さく設定す
る第２の方法を説明する図である。
【図９】各トランジスタの閾値の絶対値を小さく設定す
る第３の方法を説明する図である。
【図１０】本発明の他の実施の形態を説明する部分断面
図である。
【符号の説明】
１００ 半導体集積回路 ２００ アナログ回路 ３００ 論理回路 ２１０ 差動増幅回路 ２２０ アナログ出力回路 ３１０、３２０ インバータ
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ａ Ｈ０３Ｋ 19/0948 Ｈ０３Ｋ 19/094 Ｂ Ｈ０３Ｍ 1/34 // Ｈ０３Ｋ 5/08 Ｆターム(参考） 5F038 AV06 BB02 BG05 BG09 BH07 CD04 DF12 EZ01 EZ13 EZ20 5F048 AA07 AB04 AB06 AB07 AB10 AC03 AC10 BB18 BD04 BE02 BE03 BE06 BE09 5J022 BA01 BA06 CD04 CF01 CG01 5J056 AA00 AA03 BB19 BB49 DD39 DD44 KK02

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 入力される信号が有する電圧が線形的に
    変化し、その変化に応じて内部に流れる電流量が変化す
    るアナログ回路と、 第１または第２電圧を有する入力信号が入力され、この
    入力信号の電圧に応答して前記第１または第２の電圧を
    有する出力信号を出力する論理回路とを備えた半導体集
    積回路において、 前記アナログ回路を構成するＭＯＳトランジスタの閾値
    の絶対値は、前記論理回路を構成するＭＯＳトランジス
    タの閾値の絶対値より小さいことを特徴とする半導体集
    積回路。
  2. 【請求項２】 前記アナログ回路を構成するＭＯＳトラ
    ンジスタは、第１のＮチャンネル型ＭＯＳトランジスタ
    及び第１のＰチャンネル型ＭＯＳトランジスタを有し、
    前記論理回路を構成するＭＯＳトランジスタは、第２の
    Ｎチャンネル型ＭＯＳトランジスタ及び第２のＰチャン
    ネル型ＭＯＳトランジスタを有し、 前記第１のＮチャンネル型ＭＯＳトランジスタの閾値を
    Ｖｔｎ１、第１のＰチャンネル型ＭＯＳトランジスタの
    閾値をＶｔｐ１、前記第２のＮチャンネル型ＭＯＳトラ
    ンジスタの閾値をＶｔｎ２、第２のＰチャンネル型ＭＯ
    Ｓトランジスタの閾値をＶｔｐ２、前記第１の電圧をＶ
    ｃｃ、前記第２の電圧をＧＮＤと定義するとＶｔｎ１＋
    ｜Ｖｔｐ１｜＜Ｖｃｃ、 ２Ｖｃｃ＞Ｖｔｎ２＋｜Ｖｔ
    ｐ２ ｜＞Ｖｃｃ、Ｖｔｎ２＜Ｖｃｃ、｜Ｖｔｐ２｜＜
    Ｖｃｃの関係を満たすことを特徴とする請求項１記載の
    半導体集積回路。
  3. 【請求項３】 前記各トランジスタの閾値は、各トラン
    ジスタが形成される半導体基板へのイオン注入の量を制
    御することにより設定されることを特徴とする請求項２
    記載の半導体集積回路。
  4. 【請求項４】 前記第１Ｎチャンネル型ＭＯＳトランジ
    スタは第１のＰ型半導体基体中に、前記第２Ｎチャンネ
    ル型ＭＯＳトランジスタは第２のＰ型半導体基体中に、
    前記第１のＰチャンネル型ＭＯＳトランジスタは第１の
    Ｎ型半導体基体中に、前記第２のＰチャンネル型ＭＯＳ
    トランジスタは第２のＮ型半導体基体中にそれぞれ形成
    され、各半導体基体はそれぞれ所定電圧にバイアスさ
    れ、前記第１のＰ型半導体基体は前記第２のＰ型半導体
    基板より高い電圧にバイアスされ、前記第１のＮ型半導
    体基体がバイアスされる電圧の絶対値は前記第２のＮ型
    半導体基板がバイアスされる電圧の絶対値より低いこと
    を特徴とする請求項２記載の半導体集積回路。
  5. 【請求項５】 前記第１のＰ型半導体基体のバイアスさ
    れる電圧をＶＢＢ１、前記第２のＰ型半導体基板のバイ
    アスされる電圧をＶＢＢ２、前記第１のＮ型半導体基体
    がバイアスされる電圧をＶＰＰ１、前記第２のＮ型半導
    体基板がバイアスされる電圧をＶＰＰ２と定義すると、
    ＶＢＢ１≧ＧＮＤ、ＶＰＰ１≦Ｖｃｃ、ＶＢＢ２≦ＧＮ
    Ｄ、ＶＰＰ２≧Ｖｃｃの関係を満たすことを特徴とする
    請求項４記載の半導体集積回路。
  6. 【請求項６】 第１の電圧と第２の電圧により駆動する
    半導体集積回路において、 前記第１の電圧と前記第２の電圧との間で連続的に電圧
    レベルが変化するアナログ入力信号が入力され、そのア
    ナログ入力信号に応答してアナログ出力信号を出力する
    アナログ回路と、 前記第１の電圧を有する第１論理レベルまたは前記第２
    電圧を有する第２論理レベルの入力信号が入力され、こ
    の入力信号に応答して前記第１または第２論理レベルの
    出力信号を出力する論理回路とを備え、 前記アナログ回路を構成するＭＯＳトランジスタの閾値
    の絶対値は、前記論理回路を構成するＭＯＳトランジス
    タの閾値の絶対値より小さいことを特徴とする半導体集
    積回路。
  7. 【請求項７】 前記アナログ回路を構成するＭＯＳトラ
    ンジスタは、第１のＮチャンネル型ＭＯＳトランジスタ
    及び第１のＰチャンネル型ＭＯＳトランジスタを有し、
    前記論理回路を構成するＭＯＳトランジスタは、第２の
    Ｎチャンネル型ＭＯＳトランジスタ及び第２のＰチャン
    ネル型ＭＯＳトランジスタを有し、 前記第１のＮチャンネル型ＭＯＳトランジスタの閾値を
    Ｖｔｎ１、第１のＰチャンネル型ＭＯＳトランジスタの
    閾値をＶｔｐ１、前記第２のＮチャンネル型ＭＯＳトラ
    ンジスタの閾値をＶｔｎ２、第２のＰチャンネル型ＭＯ
    Ｓトランジスタの閾値をＶｔｐ２、前記第１の電圧をＶ
    ｃｃ、前記第２の電圧をＧＮＤと定義すると、Ｖｔｎ１
    ＋ ｜Ｖｔｐ１｜＜Ｖｃｃ、２Ｖｃｃ＞Ｖｔｎ２＋｜Ｖ
    ｔｐ２｜＞Ｖｃｃ、Ｖｔｎ２＜Ｖｃｃ、｜Ｖｔｐ２｜＜
    Ｖｃｃの関係を満たすことを特徴とする請求項６記載の
    半導体集積回路。
  8. 【請求項８】 前記各トランジスタの閾値は、各トラン
    ジスタが形成される半導体基板へのイオン注入の量を制
    御することにより設定されることを特徴とする請求項７
    記載の半導体集積回路。
  9. 【請求項９】 前記第１Ｎチャンネル型ＭＯＳトランジ
    スタは第１のＰ型半導体基体中に、前記第２Ｎチャンネ
    ル型ＭＯＳトランジスタは第２のＰ型半導体基体中に、
    前記第１のＰチャンネル型ＭＯＳトランジスタは第１の
    Ｎ型半導体基体中に、前記第２のＰチャンネル型ＭＯＳ
    トランジスタは第２のＮ型半導体基体中にそれぞれ形成
    され、各半導体基体はそれぞれ所定電圧にバイアスさ
    れ、前記第１のＰ型半導体基体は前記第２のＰ型半導体
    基板より高い電圧にバイアスされ、前記第１のＮ型半導
    体基体がバイアスされる電圧の絶対値は前記第２のＮ型
    半導体基板がバイアスされる電圧の絶対値より低いこと
    を特徴とする請求項７記載の半導体集積回路。
  10. 【請求項１０】 前記第１のＰ型半導体基体のバイアス
    される電圧をＶＢＢ１、前記第２のＰ型半導体基板のバ
    イアスされる電圧をＶＢＢ２、前記第１のＮ型半導体基
    体がバイアスされる電圧をＶＰＰ１、前記第２のＮ型半
    導体基板がバイアスされる電圧をＶＰＰ２と定義する
    と、ＶＢＢ１≧ＧＮＤ、ＶＰＰ１≦Ｖｃｃ、ＶＢＢ２≦
    ＧＮＤ、ＶＰＰ２≧Ｖｃｃの関係を満たすことを特徴と
    する請求項９記載の半導体集積回路。
JP11025092A 1999-02-02 1999-02-02 半導体集積回路 Pending JP2000223586A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP11025092A JP2000223586A (ja) 1999-02-02 1999-02-02 半導体集積回路
US09/283,178 US6472924B1 (en) 1999-02-02 1999-04-01 Integrated semiconductor circuit having analog and logic circuits
US09/961,070 US20020011889A1 (en) 1999-02-02 2001-09-24 Semiconductor integral circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11025092A JP2000223586A (ja) 1999-02-02 1999-02-02 半導体集積回路

Publications (1)

Publication Number Publication Date
JP2000223586A true JP2000223586A (ja) 2000-08-11

Family

ID=12156292

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11025092A Pending JP2000223586A (ja) 1999-02-02 1999-02-02 半導体集積回路

Country Status (2)

Country Link
US (2) US6472924B1 (ja)
JP (1) JP2000223586A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003094235A1 (fr) * 2002-04-30 2003-11-13 Renesas Technology Corp. Dispositif de circuit integre a semiconducteur
US7605616B2 (en) 2006-10-18 2009-10-20 Spansion Llc Voltage detector circuit
JP2010153683A (ja) * 2008-12-26 2010-07-08 Hitachi Ltd 半導体装置
JP2014067912A (ja) * 2012-09-26 2014-04-17 Seiko Instruments Inc カレントミラー回路
JP2021051941A (ja) * 2019-09-25 2021-04-01 東芝ライテック株式会社 配線器具

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7866798B2 (en) * 2007-09-03 2011-01-11 Canon Kabushiki Kaisha Head cartridge, printhead, and substrate having downsized level conversion elements that suppress power consumption
CN104052454B (zh) * 2013-03-13 2017-04-26 台湾积体电路制造股份有限公司 用于高密度集成电路的电平转换器
US9197199B2 (en) 2013-03-13 2015-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Level shifter for high density integrated circuits

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52142974A (en) 1976-05-24 1977-11-29 Hitachi Ltd Semiconductor device
JPS6164148A (ja) 1984-09-06 1986-04-02 Nec Corp 半導体装置
JP2753218B2 (ja) 1986-01-31 1998-05-18 株式会社日立製作所 半導体記憶装置
JP2735221B2 (ja) 1987-05-22 1998-04-02 株式会社日立製作所 半導体装置
JP3094465B2 (ja) * 1991-01-16 2000-10-03 ソニー株式会社 レベル変換回路
JPH04352467A (ja) 1991-05-30 1992-12-07 Toshiba Corp Ｍｏｓ型半導体集積回路装置
US5483176A (en) 1991-07-10 1996-01-09 Dallas Semiconductor Corporation Low power module
JP3251735B2 (ja) 1992-09-25 2002-01-28 株式会社東芝 半導体集積回路装置
JP3194636B2 (ja) * 1993-01-12 2001-07-30 三菱電機株式会社 レベル変換回路、レベル変換回路を内蔵したエミュレータ用マイクロコンピュータ、レベル変換回路を内蔵したピギーバックマイクロコンピュータ、レベル変換回路を内蔵したエミュレートシステム及びレベル変換回路を内蔵したｌｓｉテストシステム
JP3279000B2 (ja) 1993-09-27 2002-04-30 ソニー株式会社 半導体装置の製法
JPH07240471A (ja) 1994-02-28 1995-09-12 Sanyo Electric Co Ltd 半導体集積回路装置
JP3828200B2 (ja) * 1996-05-17 2006-10-04 富士通株式会社 電流伝達回路及びこれを用いた電流電圧変換回路
KR100273206B1 (ko) 1997-01-11 2000-12-15 김영환 문턱전압 변화에 둔감한 레벨쉬프터

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003094235A1 (fr) * 2002-04-30 2003-11-13 Renesas Technology Corp. Dispositif de circuit integre a semiconducteur
US7605616B2 (en) 2006-10-18 2009-10-20 Spansion Llc Voltage detector circuit
JP2010153683A (ja) * 2008-12-26 2010-07-08 Hitachi Ltd 半導体装置
JP2014067912A (ja) * 2012-09-26 2014-04-17 Seiko Instruments Inc カレントミラー回路
JP2021051941A (ja) * 2019-09-25 2021-04-01 東芝ライテック株式会社 配線器具

Also Published As

Publication number Publication date
US6472924B1 (en) 2002-10-29
US20020011889A1 (en) 2002-01-31

Similar Documents

Publication Publication Date Title
US5694072A (en) Programmable substrate bias generator with current-mirrored differential comparator and isolated bulk-node sensing transistor for bias voltage control
JP3633061B2 (ja) 半導体集積回路装置
JP3152867B2 (ja) レベルシフト半導体装置
EP3136198A1 (en) Substrate bias circuit and method for biasing a substrate
CN112527042B (zh) 衬底偏压产生电路
JP2001332696A (ja) 基板電位検知回路及び基板電位発生回路
KR100234701B1 (ko) 외부전압에 둔감한 백바이어스전압 레벨 감지기
JP2001216780A (ja) 半導体装置の駆動電力供給方法、半導体装置、半導体記憶装置の駆動電力供給方法及び半導体記憶装置
JP2000223586A (ja) 半導体集積回路
JPH08294267A (ja) 昇圧回路
US5627739A (en) Regulated charge pump with low noise on the well of the substrate
JP2982591B2 (ja) 基板電位検知回路
US6404221B1 (en) Threshold invariant voltage detecting device
JPH04239221A (ja) 半導体集積回路
US20060170477A1 (en) Semiconductor integrated circuit having output circuit
JP7534590B2 (ja) 放電制御回路
JPH05129922A (ja) 半導体集積回路装置
JPH05234390A (ja) 半導体集積回路装置
JP2000194432A (ja) Ｃｍｏｓロジック用電源回路
JP2005092401A (ja) 電源回路
JP2001092544A (ja) 定電圧回路
JPH0720061B2 (ja) 半導体集積回路
JPH07234735A (ja) 内部電源回路
JP2002368124A (ja) 半導体装置
JPH059963B2 (ja)

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20011225