JPH059963B2 - - Google Patents
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- JPH059963B2 JPH059963B2 JP58160684A JP16068483A JPH059963B2 JP H059963 B2 JPH059963 B2 JP H059963B2 JP 58160684 A JP58160684 A JP 58160684A JP 16068483 A JP16068483 A JP 16068483A JP H059963 B2 JPH059963 B2 JP H059963B2
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- Japan
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- vthp
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- mos
- power supply
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- 238000001514 detection method Methods 0.000 claims description 22
- 239000000758 substrate Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 description 1
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 1
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
- H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
Landscapes
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〈技術分野〉
本発明は、MOS・ICに於ける電圧検出回路に
関する。
関する。
〈従来技術〉
MOS・LSIは近年応用分野が非常に広がつて
おり、ICに対する仕様内容も複雑多岐になつて
きている。特に制御機器の分野では、ICの動作
範囲以下においても異常動作をしないことが要求
される場合が多い。この様な場合には、IC内に
電源電圧検出回路を設け、一定電源電圧以下で
は、IC内部をリセツトしたり、ICの出力を禁止
するなどの対応が必要である。
おり、ICに対する仕様内容も複雑多岐になつて
きている。特に制御機器の分野では、ICの動作
範囲以下においても異常動作をしないことが要求
される場合が多い。この様な場合には、IC内に
電源電圧検出回路を設け、一定電源電圧以下で
は、IC内部をリセツトしたり、ICの出力を禁止
するなどの対応が必要である。
MOSIC内部では電源電圧を検出するための基
準電圧を作ることがむずかしく、したがつて安定
な電源電圧検出回路を簡単な回路で実現すること
ができない。特にIC製造上のばらつきで、IC内
のデバイスパラメータが変動することにより簡単
な電圧検出回路では検出レベルが大きくばらつい
てしまう。
準電圧を作ることがむずかしく、したがつて安定
な電源電圧検出回路を簡単な回路で実現すること
ができない。特にIC製造上のばらつきで、IC内
のデバイスパラメータが変動することにより簡単
な電圧検出回路では検出レベルが大きくばらつい
てしまう。
第１図は従来の電圧検出回路である。ここでＤ
はダイオード、T1，T2はＰチヤンネルトランジ
スタ、T3はＮチヤンネルトランジスタ、R1，R2，
R3は抵抗である。標準的なCMOSICではチツプ
内のＰチヤンネルトランジスタ、Ｎチヤンネルト
ランジスタは、それぞれのグループ内で同じスレ
ツシユホールド電圧である。すなわち全てのＰチ
ヤンネルトランジスタは同じスレツシユホールド
電圧（Vthp）であり、また全てのＮチヤンネル
トランジスタは同じスレツシユホールド電圧
（Vthn）である。したがつて、第１図のT1，T2
のスレツシユホールド電圧は一般的に同じであ
る。
はダイオード、T1，T2はＰチヤンネルトランジ
スタ、T3はＮチヤンネルトランジスタ、R1，R2，
R3は抵抗である。標準的なCMOSICではチツプ
内のＰチヤンネルトランジスタ、Ｎチヤンネルト
ランジスタは、それぞれのグループ内で同じスレ
ツシユホールド電圧である。すなわち全てのＰチ
ヤンネルトランジスタは同じスレツシユホールド
電圧（Vthp）であり、また全てのＮチヤンネル
トランジスタは同じスレツシユホールド電圧
（Vthn）である。したがつて、第１図のT1，T2
のスレツシユホールド電圧は一般的に同じであ
る。
第１図の回路でダイオードＤはT1のスレツシ
ユホールド電圧の温度変化による電源電圧検出レ
ベルの変動を少くする目的で使用される。
ユホールド電圧の温度変化による電源電圧検出レ
ベルの変動を少くする目的で使用される。
第１図の動作原理を第２図に示す。
いま説明を簡単にするために、T1，R3から成
るインバータ（「INV1」と略す。以下同じ）の電
圧利得を無限大、すなわち、電源電圧（「VDD」
と略す。以下同じ）とＡ○点の電位差（VDD−｜
Vthp1｜）がT1のスレツシユホールド電圧（「｜
Vthp1｜」と略す。以下同じ）以下のときT1がオ
フしてＢ○点の電位は接地（GND）レベルであり、
以上のときはT1がオンしてＢ○点の電位はVDDレベ
ルであるものと仮定する。
るインバータ（「INV1」と略す。以下同じ）の電
圧利得を無限大、すなわち、電源電圧（「VDD」
と略す。以下同じ）とＡ○点の電位差（VDD−｜
Vthp1｜）がT1のスレツシユホールド電圧（「｜
Vthp1｜」と略す。以下同じ）以下のときT1がオ
フしてＢ○点の電位は接地（GND）レベルであり、
以上のときはT1がオンしてＢ○点の電位はVDDレベ
ルであるものと仮定する。
VDDを０から上げていくと、Ａ○点の電位は第２
図のＡ○の如く変化する。第２図には、VDDが０か
ら上げていくときのVDD−｜Vthp1｜の変化も同
時に示されている。第２図でＡ○とVDD−｜Vthp1
｜が交差する電源電圧（VDD1）よりVDDが高けれ
ば第１図のＢ○点はVDDレベルとなり、VDDがVDD1
より低ければＢ○点はGNDレベルとなる。
図のＡ○の如く変化する。第２図には、VDDが０か
ら上げていくときのVDD−｜Vthp1｜の変化も同
時に示されている。第２図でＡ○とVDD−｜Vthp1
｜が交差する電源電圧（VDD1）よりVDDが高けれ
ば第１図のＢ○点はVDDレベルとなり、VDDがVDD1
より低ければＢ○点はGNDレベルとなる。
一方、T2，T3から成るインバータ（「INV2」
と略す。以下同じ）の入力反転電圧はおよそ
VDD／２であり、これを第２図に破線で示してい
る。
と略す。以下同じ）の入力反転電圧はおよそ
VDD／２であり、これを第２図に破線で示してい
る。
第２図から分る様にVDD＜VDD1ではＢ○点の電位
は０でINV2の反転電圧より低いため第１図のＣ○
点の電位はVDDレベルとなり、VDD＞VDD1ではＢ○
点の電位はVDDでINV2の反転電圧より高いため
Ｃ○点の電位はGNDレベルとなる。したがつて、
Ｃ○点の出力信号を利用して論理回路を制御するこ
とによりVDD1以下のVDDで論理回路が誤動作する
のを防止することができる。
は０でINV2の反転電圧より低いため第１図のＣ○
点の電位はVDDレベルとなり、VDD＞VDD1ではＢ○
点の電位はVDDでINV2の反転電圧より高いため
Ｃ○点の電位はGNDレベルとなる。したがつて、
Ｃ○点の出力信号を利用して論理回路を制御するこ
とによりVDD1以下のVDDで論理回路が誤動作する
のを防止することができる。
いま簡単な数式でVDD1を求めてみよう。
Ａ○点の電位VAは
VA＝VDD−VF／R1＋R2×R2 (1)
となる。ここでVFはダイオードＤの順方向電圧
立ち上り電圧である。
立ち上り電圧である。
一方、INV1が出力を反転するＡ点の電位VA1
は VA1＝VDD−｜Vthp1｜ (2) であり、(1)，(2)よりVDDの検出レベルVDD1は VDD1−VF／R1＋R2×R2 ＝VDD1−｜Vthp1｜ を解くことにより VDD1＝（１＋R2／R1）｜Vthp1｜ −R2／R1VF (3) となる。｜Vthp1｜が変化したときVDDの検出レベ
ルVDD1の変化は ΔVDD1／Δ｜Vthp1｜＝（１＋R2／R1） (4) である。
は VA1＝VDD−｜Vthp1｜ (2) であり、(1)，(2)よりVDDの検出レベルVDD1は VDD1−VF／R1＋R2×R2 ＝VDD1−｜Vthp1｜ を解くことにより VDD1＝（１＋R2／R1）｜Vthp1｜ −R2／R1VF (3) となる。｜Vthp1｜が変化したときVDDの検出レベ
ルVDD1の変化は ΔVDD1／Δ｜Vthp1｜＝（１＋R2／R1） (4) である。
(4)からΔVDD1／Δ｜Vthp1｜の最小値は１（R2
＝０のとき）である。すなわち、VDDの検出レベ
ルVDD1を｜Vthp1｜にすれば、｜Vthp1｜の変化し
た分だけVDD1が変化する。
＝０のとき）である。すなわち、VDDの検出レベ
ルVDD1を｜Vthp1｜にすれば、｜Vthp1｜の変化し
た分だけVDD1が変化する。
一般的にCMOS回路では、回路を安定に動作
させるためには、 ｜Vthp｜＋Vthn＜VDD (5) に選ぶ必要があり、前述のVDD検出レベルを｜
Vthp1｜に選ぶことは、他の論理回路部が安定に
動作しないことになり、事実上意味がない。
させるためには、 ｜Vthp｜＋Vthn＜VDD (5) に選ぶ必要があり、前述のVDD検出レベルを｜
Vthp1｜に選ぶことは、他の論理回路部が安定に
動作しないことになり、事実上意味がない。
通常Ｃ／MOSICの動作範囲2.5v〜6vを考えると
｜Vthp｜，Vthnをそれぞれ約1Vに選ぶのが普通
である。また、ダイオードＤのVFは、シリコン
基板の場合、約0.7vである。いま、｜Vthp1｜＝
1.0v，VF＝0.7vで電源電圧検出レベルVDD1が2.7v
になる様に設計すると式(3)から 2.7＝（１＋R2／R1）×1.0−R2／R1×0.7 R2／R1＝17／３＝5.67 となる。
｜Vthp｜，Vthnをそれぞれ約1Vに選ぶのが普通
である。また、ダイオードＤのVFは、シリコン
基板の場合、約0.7vである。いま、｜Vthp1｜＝
1.0v，VF＝0.7vで電源電圧検出レベルVDD1が2.7v
になる様に設計すると式(3)から 2.7＝（１＋R2／R1）×1.0−R2／R1×0.7 R2／R1＝17／３＝5.67 となる。
｜Vthp｜が1.0v±0.1vで変動すると仮定すると
電源検出レベルは、2.03Vmin，2.7Vtyp，
3.36Vmaxとなり設計中心に対して±24％の変動
となる。
電源検出レベルは、2.03Vmin，2.7Vtyp，
3.36Vmaxとなり設計中心に対して±24％の変動
となる。
MOSICの量産に於てはトランジスタのスレツ
シユホールド電圧が±0.1vばらつくことは日常的
なことであるため、第１図の回路で電源検出レベ
ルを安定にすることは非常にむずかしい。
シユホールド電圧が±0.1vばらつくことは日常的
なことであるため、第１図の回路で電源検出レベ
ルを安定にすることは非常にむずかしい。
〈発明の目的〉
本発明は第１図の簡単な回路でVDD検出レベル
の安定性を改善することを目的としている。
の安定性を改善することを目的としている。
〈実施例〉
式(4)から｜Vthp1｜のばらつきによるVDD1のば
らつきを小さくするためにはR2／R1を小さくす
れば良いことが分る。R2／R1を小さくして同じ
VDD1を得るためには、｜Vthp1｜を大きくしなけ
ればならない。ところが式(5)の関係からIC全体
の｜Vthp｜を大きくすることはできない。そこ
で第１図のT1の｜Vthp｜のみ高くすれば問題は
解決する。いま、第１図のT1の｜Vthp｜を1.5v、
同じIC内の｜Vthp｜を1.0vにしたと仮定する。
式(3)からVDD1を2.7vとして設計すると、 2.7＝（１＋R2／R1）×1.5−R2／R1×0.7 より R2／R1＝３／２ となる。
らつきを小さくするためにはR2／R1を小さくす
れば良いことが分る。R2／R1を小さくして同じ
VDD1を得るためには、｜Vthp1｜を大きくしなけ
ればならない。ところが式(5)の関係からIC全体
の｜Vthp｜を大きくすることはできない。そこ
で第１図のT1の｜Vthp｜のみ高くすれば問題は
解決する。いま、第１図のT1の｜Vthp｜を1.5v、
同じIC内の｜Vthp｜を1.0vにしたと仮定する。
式(3)からVDD1を2.7vとして設計すると、 2.7＝（１＋R2／R1）×1.5−R2／R1×0.7 より R2／R1＝３／２ となる。
前述と同じく、｜Vthp1｜が±0.1vばらつくと
仮定すると電源電圧の検出レベルは、2.45Vmin，
2.70Vtyp，2.95Vmaxとなり設計中心値に対して
±９％の誤差となる。
仮定すると電源電圧の検出レベルは、2.45Vmin，
2.70Vtyp，2.95Vmaxとなり設計中心値に対して
±９％の誤差となる。
通常Ｎ基板を使用したＰ−ウエルのＣ／MOS
では、基板として比抵抗３〜６Ωcm、結晶方向
〈100〉のものを使用しており、これに800〜1000
Åのゲート酸化膜を付けたＰチヤンネルトランジ
スタの｜Vthp｜は約1.5vである。先に述べた式
(5)を満すために、Ｐチヤンネルトランジスタのゲ
ート部分にはチヤンネルドープと呼ばれるイオン
注入を行い｜Vthp｜を下げるのが普通である。
したがつて、このチヤンネル・ドープを行う際、
第１図のT1部分をマスキングしてT1以外のＰチ
ヤンネルトランジスタ（第１図ではT2）にチヤ
ンネルドープを行い｜Vthp｜を下げる。すなわ
ち、T1として、チヤンネルドープしないバルク
（基板）MOSトランジスタを使用することにより
第１図の如き簡単な回路でも比較的安定な電源電
圧検出回路が達成できる。尚、Ｐチヤンネルトラ
ンジスタのチヤンネルドープは通常フオトマスク
を使用し、トランジスタのゲート部分にのみイオ
ン注入を行うため、T1の部分のみチヤンネルド
ープをしない本方式は、工程を変えることなく簡
単に実施できる。
では、基板として比抵抗３〜６Ωcm、結晶方向
〈100〉のものを使用しており、これに800〜1000
Åのゲート酸化膜を付けたＰチヤンネルトランジ
スタの｜Vthp｜は約1.5vである。先に述べた式
(5)を満すために、Ｐチヤンネルトランジスタのゲ
ート部分にはチヤンネルドープと呼ばれるイオン
注入を行い｜Vthp｜を下げるのが普通である。
したがつて、このチヤンネル・ドープを行う際、
第１図のT1部分をマスキングしてT1以外のＰチ
ヤンネルトランジスタ（第１図ではT2）にチヤ
ンネルドープを行い｜Vthp｜を下げる。すなわ
ち、T1として、チヤンネルドープしないバルク
（基板）MOSトランジスタを使用することにより
第１図の如き簡単な回路でも比較的安定な電源電
圧検出回路が達成できる。尚、Ｐチヤンネルトラ
ンジスタのチヤンネルドープは通常フオトマスク
を使用し、トランジスタのゲート部分にのみイオ
ン注入を行うため、T1の部分のみチヤンネルド
ープをしない本方式は、工程を変えることなく簡
単に実施できる。
〈効果〉
以上詳細に説明したように、本発明によれば、
簡単な構成で安定な電圧検出回路を得ることがで
きるものである。
簡単な構成で安定な電圧検出回路を得ることがで
きるものである。
第１図は電圧検出回路の構成を示す回路図、第
２図は第１図に示す回路の動作説明を供する図で
ある。 符号の説明、Ｄ……ダイオード、T1，T2……
Ｐチヤンネルトランジスタ、T3……Ｎチヤンネ
ルトランジスタ、R1，R2，R3……抵抗。
２図は第１図に示す回路の動作説明を供する図で
ある。 符号の説明、Ｄ……ダイオード、T1，T2……
Ｐチヤンネルトランジスタ、T3……Ｎチヤンネ
ルトランジスタ、R1，R2，R3……抵抗。
Claims (1)
- １ MOS・ICに於ける電圧検出回路であつて、
第１の電源電位と第２の電源電位間に直列接続さ
れた第１の抵抗及び第２の抵抗と、該第１の抵抗
と第２の抵抗の接続点の電位がそのゲートに与え
られたMOSトランジスタと、該MOSトランジス
タと上記第２の電源電位間に接続された第３の抵
抗と、上記MOSトランジスタと上記第３の抵抗
の接続点の電位をその入力とするMOSインバー
タとを有する電圧検出回路に於いて、上記第２の
抵抗の抵抗値と上記第１の抵抗の抵抗値との比を
小さくすると共に、上記MOSトランジスタのし
きい値電圧を、上記CMOSインバータ中の同一
チヤネルMOSトランジスタを含む、上記MOS・
IC中に設けられる他の同一チヤネルMOSトラン
ジスタのしきい値電圧より高く設定したことを特
徴とする、MOS・ICに於ける電圧検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58160684A JPS6051317A (ja) | 1983-08-30 | 1983-08-30 | Ｍｏｓ・ｉｃに於ける電圧検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58160684A JPS6051317A (ja) | 1983-08-30 | 1983-08-30 | Ｍｏｓ・ｉｃに於ける電圧検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6051317A JPS6051317A (ja) | 1985-03-22 |
| JPH059963B2 true JPH059963B2 (ja) | 1993-02-08 |
Family
ID=15720227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58160684A Granted JPS6051317A (ja) | 1983-08-30 | 1983-08-30 | Ｍｏｓ・ｉｃに於ける電圧検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6051317A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5170077A (en) * | 1990-09-14 | 1992-12-08 | Texas Instruments Incorporated | Voltage level detecting circuit |
| KR950035089A (ko) * | 1994-01-28 | 1995-12-30 | 윌리엄 이.힐러 | 온도 및 공정 변화를 제어하는 씨모스(cmos)파워-업-3상 제어기 회로 |
| JP4503059B2 (ja) * | 2007-09-14 | 2010-07-14 | 株式会社東芝 | 光結合装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4710443U (ja) * | 1971-03-09 | 1972-10-07 |
-
1983
- 1983-08-30 JP JP58160684A patent/JPS6051317A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6051317A (ja) | 1985-03-22 |
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