JP3053062B2 - 電圧オンリセット回路 - Google Patents
電圧オンリセット回路Info
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Description
発生する回路に係り、特にCMOS集積回路に使うため
の電圧オンリセット回路に関する。
圧が回路に印加される時、回路の各構成部分であるフリ
ップフロップ、ラッチ、カウンタ、レジスタなどを初期
化するためのリセット信号を提供する。そのリセット信
号は、回路の前記各構成部分を安定化させるに十分な時
間の間第1定電圧を保持し、所定時間経過後は、電圧が
回路に印加される限り、第2定電圧(通常は、第1定電
圧の反転電圧である動作状態電圧)を保持する。
耗、チップのレイアウト、製造費用上の問題及びリセッ
ト信号の安定性を鑑みて設計されるべきである。即ち、
電圧オンリセット回路の設計においては、常態の電力消
耗を最小限に抑えるべきである。またチップのレイアウ
トを経済性を考慮した場合には、コンデンサや抵抗のよ
うに比較的大面積を占める受動素子、及び製造工程が追
加される空乏トランジスタなどの使用を排除すべきであ
る。
めには、リセット信号は、十分な期間の間第1定電圧を
保持するように、遅延される必要がある。さらに、連続
する供給電圧の高速スイッチング(オン/オフ)時に発
生しうるリセット回路の誤動作によるリセット信号の歪
みを防ぐために、放電回路が用いられる。
は、抵抗器または空乏トランジスタを用いて、回路の内
部ノ−ドに安定的に放電させるようにしている。しか
し、抵抗器を用いて回路の放電経路を構成する場合に
は、数MΩの大きい抵抗器が必要となり、かかる抵抗器
はチップのレイアウト時大面積を占めることになる。他
方、空乏トランジスタを用いる場合には、チップの製造
時に別の製造工程が追加されるという問題点を有してい
る。
いて、放電経路を単純にダイオ−ドを用いて構成した場
合、電圧がオフされるても、電圧は瞬間的には接地電圧
まで放電されず、ダイオ−ドの接合漏れ電流のために、
数m秒の遅延が生じる。従って、例えば供給電圧が高速
にオン/オフされる時には、リセット回路の誤動作を引
き起こす。
ーン・マホニー(Jone Mahoney)らによる
1988年5月24日付けの米国特許第4746822
号に開示されている。
を用いて電圧オンリセット信号を発生する従来の電圧オ
ンリセット回路が示されている。図示のように、回路
は、遅延手段1と、放電手段2と、初期化バッファ手段
5とから主に構成されている。遅延手段1においては、
PMOSトランジスタP1とNMOSトランジスタN1
が直列に接続されており、さらにコンデンサが接続され
て、初期電源供給時に電圧オンリセット信号を遅延させ
ることができる。また放電手段2は、放電経路として寄
生ダイオ−ドD1を備えるものである。また初期化バッ
ファ手段5は、電圧オンリセット信号(POR)を発生
するものである。
給電圧VDDが印加される初期状態では、VDD電圧が0V
なので、ノ−ドAの電圧は0V(ロ−論理値)であり、
トランジスタN2はオフ状態となる。供給電圧VDDが増
加するに従って、ノ−ドBの電圧は供給電圧VDDによっ
て増加する。供給電圧がトランジスタN3のしきい値電
圧より大きくなると、トランジスタN3がオンとなり、
ノ−ドCのリセット信号がロ−論理値(0V)となる。
そして、このリセット信号に応じて集積回路の他の回路
を初期化させる。
とトランジスタP1のしきい値電圧の和より大きくなれ
ば、トランジスタN1とトランジスタP1がオンされ
る。トランジスタN1、P1がオンされた時点で、P1
トランジスタのオン抵抗(電圧降下)とコンデンサC1
によりRC時定数が生じ、ノードAとノードCのリセッ
ト信号がハイ論理値に転じる前に十分な時間を確保でき
るので、残りの回路を正常動作させる。供給電圧がオフ
されると、ノードAの電圧は放電手段2の寄生ダイオ−
ドD1とトランジスタN4を介して放電される。
圧オンリセット回路では、放電時に、ノ−ドAの電圧は
トランジスタN4のしきい値に応じて、寄生ダイオ−ド
D2の接合漏れ電流により接地電圧まで放電される。し
かし、供給電圧のオン/オフ、即ちスイッチング時間が
高速である場合(数十μs)、寄生ダイオ−ドD2の接
合漏れ電流によってはノ−ドAの電圧を接地電圧まで十
分に放電させることができないことがある。その場合に
は、電圧オンリセット回路は誤動作して所望のリセット
信号が得られない。
従来の電圧オンリセット回路のリセット信号の波形図を
示している。初期の電圧オン/オフ時は、リセット回路
が正常動作を行って所望のリセット信号を出力する。し
かし、その後、放電経路は、寄生ダイオードD2の不確
実な放電機構のために正常に動作せず、リセット信号
は、供給電圧と同様のパターン波形で揺れてしまう。
路においては、ノ−ドAの電圧を放電するために抵抗器
を用いることもあるが、待機電流を小さくするためには
数MΩの抵抗が必要である。かかる抵抗器はチップのレ
イアウト面積のうちのかなり部分を占めることになり、
レイアウトの効用性を低下させる。
解決するために案出されたものであり、受動素子や空乏
トランジスタの代わりに通常のCMOS−IC技術によ
り製造可能であり、供給電圧の高速スイッチング(オン
/オフ)時にもリセット回路の誤動作が生じない電圧オ
ンリセット回路を提供することを目的としている。
に,第1供給電圧(VDD)の電圧レベルに応じて出力さ
れる電圧オンリセット信号(POR)のオン/オフの切
り替えタイミングを制御するための第1の中間信号を出
力する放電手段(10)を備えた電圧オンリセット回路
が提供される。そして,この電圧オンリセット回路にお
ける前記放電手段(10)は,前記第1の中間信号が出
力されるノード(A)に接続されたソースと,接地され
たドレーンと,前記第1供給電圧(VDD)がオフするタ
イミングで前記接地電圧よりも低い半導体基板のバルク
電圧が印加電圧(VBB)として印加されるゲートとを有
するPチャネル形トランジスタ(P2)を備えたことを
特徴としている。そして,電圧オンリセット回路は,前
記第1の中間信号が所定の選択電圧以上のときに,前記
第1の中間信号に応じた第2の中間信号を出力する遅延
手段(40)を備えることが好ましく,さらに,前記第
2の中間信号に基づいて前記電圧オンリセット信号(P
OR)を出力するバッファ手段(80)を備えることが
好ましい。
1中間信号が短時間で基準電圧まで放電されるので、供
給電圧が高速でオン/オフスイッチングされる場合であ
っても、誤動作の生じない安定した電圧オンリセット信
号を発生することができる。また遅延手段、バッファ手
段により、電圧オンリセット信号が第1定電圧に保持さ
れる時間を調整し、チップ内の他の回路を初期化するに
十分な時間を確保できる。
詳しく説明する。図3は本発明の具体的な実施例の図面
であって、電圧オンリセット回路100は、供給電圧V
DDの高速のオン/オフスイッチングにも安定したリセッ
ト信号を発生する回路であって、放電手段10、第1イ
ンバ−タ手段20と初期化手段30とから構成された遅
延手段40、第2インバ−タ手段50、第3インバ−タ
手段60と第4インバ−タ手段70とから構成されたバ
ッファ手段80とから構成されている。
P1、P2、P3と一つのN型トランジスタN1とから
構成されている。トランジスタP1のソ−ス及びトラン
ジスタP3のソ−スとゲ−トは供給電圧VDD、トランジ
スタP2のドレ−ン及びトランジスタN1のソ−スとゲ
−トは接地電圧VSSに接続されている。放電手段10の
出力であるノ−ドAはトランジスタP1のゲ−トとドレ
−ン、トランジスタP2のソ−ス、トランジスタP3の
ド−レン、トランジスタN1のドレ−ンと第1インバ−
タ20の入力端に共通に接続されている。トランジスタ
P2のゲ−トは、接地電圧VSSより低い第1印加電圧V
BBに接続されている。
P4、N型トランジスタンN2とから構成されている。
トランジスタP4のソ−スは供給電圧VDD、トランジス
タN2のソ−スは接地電圧VSSに接続されている。トラ
ンジスタP4、N2のゲ−トは、放電手段10の出力で
あるノ−ドAに接続されている。トランジスタP4、N
2のドレ−ンは、第2インバ−タ50の入力端と共通に
接続されるノ−ドBに接続されている。
5、N型トランジスタN3より構成されている。トラン
ジスタP5のソ−スは供給電圧VDDに接続されている。
トランジスタP5のゲ−ト及びトランジスタN3のゲ−
トとソ−スは接地電圧VSSに接続されている。トランジ
スタP5、N3のドレ−ンはそれぞれノ−ドBに接続さ
れている。
P6及びN型トランジスタN4より構成されている。ト
ランジスタP6のソ−スは供給電圧VDD、トランジスタ
N4のソ−スは接地電圧VSSに接続されている。トラン
ジスタP6、N4のゲ−トはそれぞれノ−ドBに、ドレ
−ンはそれぞれ第3インバ−タ60の入力端であるノ−
ドCに接続されている。
P7及びN型トランジスタN5より構成されている。ト
ランジスタP7のソ−スは供給電圧VDD、トランジスタ
N5のソ−スは接地電圧VSSに接続されている。トラン
ジスタP7、N5のゲ−トはそれぞれノ−ドCに、ドレ
−ンは第4インバ−タ70の入力端であるノ−ドDにそ
れぞれ接続されている。
8及びN型トランジスタN6より構成されている。トラ
ンジスタP8のソースは供給電圧VDD,トランジスタN
6のソースは接地電圧VSSに接続されている。トランジ
スタP8,N6のゲートはそれぞれノードDに,ドレー
ンはそれぞれ電圧オンリセット信号を出力する出力端子
PORに接続されている。
の一実施例の電圧オンリセット回路の動作を説明する。
まず、初期条件として、VDDは接地電圧とされ、ノ−ド
Aの第1中間信号、ノ−ドBの第2中間信号、出力PO
Rは、全て0Vとされ、全てのトランジスタはオフとさ
れる。
ジスタのしきい値電圧VTP以上に上昇するが、P型とN
型トランジスタのしきい値電圧を合算した電圧VTP+V
TN以下である場合に、トランジスタP1、P5はオンと
なる。その結果、ノ−ドAの第1中間信号はVDD−VTP
となり、第1インバ−タ20のトランジスタN2がオフ
となる。そして、遅延手段40プルアップトランジスタ
P5のオンにより、ノ−ドBの第2中間信号は供給電圧
VDDとなる。ノ−ドBは第2インバ−タ50のゲ−トに
接続されているので、第2インバ−タ50のトランジス
タN4がオンとなり、ノ−ドCがロ−論理値を有するこ
とになる。ノ−ドCはバッファ回路80の入力端に接続
されているので、ノードCのロー論理値により、バッフ
ァ回路80の出力信号であるPORはロ−論理値を有す
ることになり、その結果、安定した電圧オンリセット信
号を発生する。
タのしきい値電圧を合算した電圧VTP+VTN以上に上昇
すると、ノ−ドAの第1中間信号の電圧はVDD−VTP
となり、トランジスタN2のしきい値電圧以上となるの
で、トランジスタN2はオンとなる。さらに、遅延手段
40は、トランジスタP5とN2の「オン」抵抗比によ
り、ノードBの第2中間信号の電圧及び出力PORの論
理値を調整し、所望の時点でPORをハイ論理値にす
る。この結果、出力PORは十分な時間の間ロー論理値
に保持されるので、チップ内の不図示の他の回路は正常
動作できるよう初期化される。なお、第2インバ−タ5
0及びバッファ回路80を構成するトランジスタのゲ−
トの寸法を調整して、出力PORの信号をさらに遅延さ
せるように調整することも可能である。
ト回路の各構成要素は初期状態に戻される。特に、ノ−
ドAの電圧VDD−VTPは、放電手段10により、トラン
ジスタP2、P3、N1を介して、放電される。この
際、ノードAの電圧は、トランジスタP3を介して、ト
ランジスタP3のしきい値電圧であるVTPまで放電され
る。その後、ノードAの電圧は、トランジスタP2を介
して接地電圧VSSまで放電される。トランジスタP2の
ゲ−トには接地電圧より低い第1印加電圧VBBが印加さ
れるので、トランジスタP2は常時オンとなる。なお、
トランジスタのゲ−トの長さを長くして、待機電流を減
じるように構成することもできる。
−トに印加する第1印加電圧VBBの一実施例として基板
電圧であるバルク電圧を使うことができる。前記バルク
電圧は約−1.5Vであって、電圧オフの間にバルクと
ウェルとの間に発生する大きい寄生容量により、数ms
の間、その電位を保持するので、ノードAの電圧はトラ
ンジスタP2を介して放電される。
せ得るトランジスタP2がなければ、ノ−ドAの電圧
は、図1に示すトランジスタN1または寄生ダイオ−ド
D2の接合漏れ電流により、数百ms後に接地電圧まで
放電される。しかし、電圧オン/オフのスイッチング時
間が高速である場合、ノ−ドAの電圧を接地電圧まで放
電させるための寄生ダイオ−ドD2の放電時間が十分で
ないので、放電は不完全となる(すなわち、接地電圧V
SSまで放電されない)。さらに、初期に電圧がオンされ
た場合に、トランジスタP3にはしきい値電圧VTPが存
在するので、トランジスタN2がオンとなり、出力信号
POR供給電圧VDDと同様の波形を有することとなる。
その結果、従来の電圧オンリセット回路と同様に、他の
回路を適正に初期化させる電圧オンリセット信号を発生
できない。
る電圧オンリセット信号の出力波形図である。図示のよ
うに、供給電圧が高速でオフスイッチングされる場合
も、トランジスタP2によりノ−ドAの電圧が短時間で
接地電圧VSSにまで放電されるので、次の電圧オンの際
に、安定したリセット信号PROが発生される。
第1供給電圧がオフの時に第1中間信号が短時間で基準
電圧まで放電されるので、供給電圧が高速でオン/オフ
スイッチングされる場合であっても、誤動作の生じない
安定した電圧オンリセット信号を発生することができ
る。また遅延手段、バッファ手段により、電圧オンリセ
ット信号が第1定電圧に保持される時間を調整できるの
で、チップ内の他の回路を初期化するに十分な時間を確
保できる。
生する従来の回路図である。
ンリセット信号を波形図である。
実施例の構成図である。
オンリセット信号の波形図である。
Claims (3)
- 【請求項1】 第1供給電圧(VDD)の電圧レベルに応
じて出力される電圧オンリセット信号(POR)のオン
/オフの切り替えタイミングを制御するための第1の中
間信号を出力する放電手段(10)を備えた電圧オンリ
セット回路において: 前記放電手段(10)は,前記第1の中間信号が出力さ
れるノード(A)に接続されたソースと,接地されたド
レーンと,前記第1供給電圧(VDD)がオフするタイミ
ングで前記接地電圧よりも低い半導体基板のバルク電圧
が印加電圧(VBB)として印加されるゲートとを有する
Pチャネル形トランジスタ(P2)を備えたことを特徴
とする電圧オンリセット回路。 - 【請求項2】 さらに,前記第1の中間信号が所定の選
択電圧以上のときに,前記第1の中間信号に応じた第2
の中間信号を出力する遅延手段(40)を備えたことを
特徴とする請求項1に記載の電圧オンリセット回路。 - 【請求項3】 さらに,前記第2の中間信号に基づいて
前記電圧オンリセット信号(POR)を出力するバッフ
ァ手段(80)を備えたことを特徴とする請求項2に記
載の電圧オンリセット回路。
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