JP2002237742A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2002237742A JP2002237742A JP2001031278A JP2001031278A JP2002237742A JP 2002237742 A JP2002237742 A JP 2002237742A JP 2001031278 A JP2001031278 A JP 2001031278A JP 2001031278 A JP2001031278 A JP 2001031278A JP 2002237742 A JP2002237742 A JP 2002237742A
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Abstract
(57)【要約】
【課題】低電圧動作が可能になり、パターン面積が小さ
くて済み、検出精度が向上する電圧比較回路を内蔵した
ＩＣを提供する。 【解決手段】VDD1ノードにソースが接続され、ドレイン
・ゲート相互が接続されPMOSトランジスタP1と、このPM
OSトランジスタとドレイン同士が接続され、GNDノード
にソースが接続され、ゲートにバイアス電位が与えられ
るNMOSトランジスタN1と、VDD2ノードにソースが接続さ
れたPMOSトランジスタP2と、このPMOSトランジスタとド
レイン同士が接続され、GND ノードにソースが接続さ
れ、ゲートにNMOSトランジスタN1と同じバイアス電位が
与えられるNMOSトランジスタN2とを具備し、VDD1とVDD2
との大小を比較した結果に応じて異なる論理レベルの信
号がPMOSFET のドレインから出力する電圧比較回路10を
内蔵する。
くて済み、検出精度が向上する電圧比較回路を内蔵した
ＩＣを提供する。 【解決手段】VDD1ノードにソースが接続され、ドレイン
・ゲート相互が接続されPMOSトランジスタP1と、このPM
OSトランジスタとドレイン同士が接続され、GNDノード
にソースが接続され、ゲートにバイアス電位が与えられ
るNMOSトランジスタN1と、VDD2ノードにソースが接続さ
れたPMOSトランジスタP2と、このPMOSトランジスタとド
レイン同士が接続され、GND ノードにソースが接続さ
れ、ゲートにNMOSトランジスタN1と同じバイアス電位が
与えられるNMOSトランジスタN2とを具備し、VDD1とVDD2
との大小を比較した結果に応じて異なる論理レベルの信
号がPMOSFET のドレインから出力する電圧比較回路10を
内蔵する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
係り、特に２つの電圧を比較して比較結果を論理レベ
ル"H" または"L" の信号として出力するCMOS型の電圧比
較回路に関するもので、例えば不揮発性半導体メモリの
基板バイアス選択用の電源電圧比較回路などに使用され
るものである。
係り、特に２つの電圧を比較して比較結果を論理レベ
ル"H" または"L" の信号として出力するCMOS型の電圧比
較回路に関するもので、例えば不揮発性半導体メモリの
基板バイアス選択用の電源電圧比較回路などに使用され
るものである。
【０００２】
【従来の技術】図１８は、従来の複数の電源を持つCMOS
LSIに内蔵されたCMOS型の電源電圧比較回路の一例を示
す。
LSIに内蔵されたCMOS型の電源電圧比較回路の一例を示
す。
【０００３】この電源電圧比較回路は、第１の電源電圧
VDD1が入力するVDD1ノードと接地電位ノード（GND ノー
ド）との間で直列接続され、VDD1を分圧して第１の分圧
電圧VIN1を出力する抵抗素子R11 ，R12 と、第２の電源
電圧VDD2が入力する第２の電源ノード（VDD2ノード）と
GND ノードとの間で直列接続され、VDD2を分圧して第２
の分圧電圧VIN2を出力する抵抗素子R21 ，R22 と、前記
VDD1ノードとGND ノードとの間に接続された定電流回路
と、前記VDD1を動作電源とし、CMOSFET （相補性絶縁ゲ
ート型電界効果トランジスタ）を用いて前記VIN1とVIN2
を比較して比較結果を比較出力ノードCMP1A に出力する
CMOS電圧比較回路CMP とから構成される。
VDD1が入力するVDD1ノードと接地電位ノード（GND ノー
ド）との間で直列接続され、VDD1を分圧して第１の分圧
電圧VIN1を出力する抵抗素子R11 ，R12 と、第２の電源
電圧VDD2が入力する第２の電源ノード（VDD2ノード）と
GND ノードとの間で直列接続され、VDD2を分圧して第２
の分圧電圧VIN2を出力する抵抗素子R21 ，R22 と、前記
VDD1ノードとGND ノードとの間に接続された定電流回路
と、前記VDD1を動作電源とし、CMOSFET （相補性絶縁ゲ
ート型電界効果トランジスタ）を用いて前記VIN1とVIN2
を比較して比較結果を比較出力ノードCMP1A に出力する
CMOS電圧比較回路CMP とから構成される。
【０００４】前記定電流回路は、前記VDD1ノードとGND
ノードとの間に、定電流源IR0Aとドレイン・ゲート相互
が接続されたN 型トランジスタN01Aとが直列接続されて
構成される。
ノードとの間に、定電流源IR0Aとドレイン・ゲート相互
が接続されたN 型トランジスタN01Aとが直列接続されて
構成される。
【０００５】前記CMOS電圧比較回路CMP は、比較回路部
と出力回路とから構成されている。上記比較回路部は、
VIN1とVIN2を入力とするソース結合ペアをなす入力用の
N 型トランジスタN1A ，N2A と、その各ドレインとVDD1
ノードとの間に接続されたカレントミラー負荷用のP 型
トランジスタP1A ，P2A と、前記入力用のN 型トランジ
スタN1A ，N2A のソース結合ノードとGND ノードとの間
に接続され、前記定電流回路のN 型トランジスタN01Aと
ゲート同士が接続（カレントミラー接続）された定電流
源用のN 型トランジスタN02Aとから構成されている。
と出力回路とから構成されている。上記比較回路部は、
VIN1とVIN2を入力とするソース結合ペアをなす入力用の
N 型トランジスタN1A ，N2A と、その各ドレインとVDD1
ノードとの間に接続されたカレントミラー負荷用のP 型
トランジスタP1A ，P2A と、前記入力用のN 型トランジ
スタN1A ，N2A のソース結合ノードとGND ノードとの間
に接続され、前記定電流回路のN 型トランジスタN01Aと
ゲート同士が接続（カレントミラー接続）された定電流
源用のN 型トランジスタN02Aとから構成されている。
【０００６】前記出力回路は、前記VDD1ノードとGND ノ
ードとの間に、P 型トランジスタP3A とN 型トランジス
タN03Aとが直列接続されて構成される。この場合、上記
P 型トランジスタP3A のゲートには前記比較回路部の出
力が入力し、前記N 型トランジスタN03Aは前記定電流回
路のN 型トランジスタN01Aとゲート同士が接続（カレン
トミラー接続）されており、上記P 型トランジスタP3A
とN 型トランジスタN03Aとの直列接続ノードが前記比較
出力ノードCMP1A に接続されている。
ードとの間に、P 型トランジスタP3A とN 型トランジス
タN03Aとが直列接続されて構成される。この場合、上記
P 型トランジスタP3A のゲートには前記比較回路部の出
力が入力し、前記N 型トランジスタN03Aは前記定電流回
路のN 型トランジスタN01Aとゲート同士が接続（カレン
トミラー接続）されており、上記P 型トランジスタP3A
とN 型トランジスタN03Aとの直列接続ノードが前記比較
出力ノードCMP1A に接続されている。
【０００７】次に、図１８のソース結合ペアをなすCMOS
FET を用いた従来例の電源電圧比較回路の動作につい
て、図１９を参照しながら簡単に説明する。
FET を用いた従来例の電源電圧比較回路の動作につい
て、図１９を参照しながら簡単に説明する。
【０００８】この電源電圧比較回路は、VDD1を分圧した
VIN1とVDD2を分圧したVIN2を、第１の電源電圧VDD1を動
作電源とするCMOS電圧比較回路CMP により比較し、比較
結果を論理レベル"H" または"L" の信号として出力する
ものである。
VIN1とVDD2を分圧したVIN2を、第１の電源電圧VDD1を動
作電源とするCMOS電圧比較回路CMP により比較し、比較
結果を論理レベル"H" または"L" の信号として出力する
ものである。
【０００９】即ち、R11/R12 ＝ R21/R22に設定しておく
と、VDD1＞VDD2の時には、VIN1＞VIN2であり、比較出力
ノードCMP1A に"L" が出力し、VDD1＜VDD2の時には、VI
N1＜VIN2であり、比較出力ノードCMP1A に"H" が出力す
る。
と、VDD1＞VDD2の時には、VIN1＞VIN2であり、比較出力
ノードCMP1A に"L" が出力し、VDD1＜VDD2の時には、VI
N1＜VIN2であり、比較出力ノードCMP1A に"H" が出力す
る。
【００１０】上記従来例の電源電圧比較回路は、次の３
つの問題点が挙げられる。
つの問題点が挙げられる。
【００１１】第１の問題点は、低電圧で動作しないこと
である。つまり、CMOS電圧比較回路CMP はソース結合ペ
ア回路を構成するトランジスタが飽和領域特性の状態で
動作しないとオフセットが大きくなるからである。
である。つまり、CMOS電圧比較回路CMP はソース結合ペ
ア回路を構成するトランジスタが飽和領域特性の状態で
動作しないとオフセットが大きくなるからである。
【００１２】ここで、最低動作電圧をVDDmin、カレント
ミラー負荷用のP 型トランジスタP1A の閾値電圧をVth
P、入力用のN 型トランジスタN1A のドレイン・ソース
間電圧VDS をVDSN1A、定電流源用のN 型トランジスタN0
2AのVDS をVDSN02A で表わすと、VDDmin = VthP + VDSN
1A + VDSN02Aであり、VDDmin以下の低電圧では、ソース
結合ペア回路を構成するトランジスタのオフセットが大
きくなり、CMOS電圧比較回路CMP として機能しない。例
えば、VthP＝1.0V，VDSN1 ＝0.3V，VDSN2 ＝0.3Vとする
とVDDmin =1.6Vである。
ミラー負荷用のP 型トランジスタP1A の閾値電圧をVth
P、入力用のN 型トランジスタN1A のドレイン・ソース
間電圧VDS をVDSN1A、定電流源用のN 型トランジスタN0
2AのVDS をVDSN02A で表わすと、VDDmin = VthP + VDSN
1A + VDSN02Aであり、VDDmin以下の低電圧では、ソース
結合ペア回路を構成するトランジスタのオフセットが大
きくなり、CMOS電圧比較回路CMP として機能しない。例
えば、VthP＝1.0V，VDSN1 ＝0.3V，VDSN2 ＝0.3Vとする
とVDDmin =1.6Vである。
【００１３】第２の問題点は、パターン面積が大きいこ
とである。その理由の1 つは、回路構成要素が多いこと
である。もう1 つの理由は、回路を構成する抵抗素子の
レイアウトサイズを大きくする必要があるからである。
なぜなら、消費電流を低減するために抵抗値を大きく設
計する（即ち、抵抗素子のL/W を大きくとる）必要が有
り、加えて相対誤差を少なくするためにはW を大きく設
計する必要があるからである。
とである。その理由の1 つは、回路構成要素が多いこと
である。もう1 つの理由は、回路を構成する抵抗素子の
レイアウトサイズを大きくする必要があるからである。
なぜなら、消費電流を低減するために抵抗値を大きく設
計する（即ち、抵抗素子のL/W を大きくとる）必要が有
り、加えて相対誤差を少なくするためにはW を大きく設
計する必要があるからである。
【００１４】第３の問題点は、電圧比較の検出精度が悪
いことである。これは抵抗素子の相対誤差やアンプのオ
フセットによる相対誤差によるものである。
いことである。これは抵抗素子の相対誤差やアンプのオ
フセットによる相対誤差によるものである。
【００１５】
【発明が解決しようとする課題】上記したように従来の
電源電圧比較回路は、低電圧で動作しない、パターン面
積が大きい、検出精度が悪いという問題があった。
電源電圧比較回路は、低電圧で動作しない、パターン面
積が大きい、検出精度が悪いという問題があった。
【００１６】本発明は上記の問題点を解決すべくなされ
たもので、低電圧動作が可能になり、パターン面積が小
さくて済み、検出精度が向上する電圧比較回路を内蔵し
た半導体集積回路を提供することを目的とする。
たもので、低電圧動作が可能になり、パターン面積が小
さくて済み、検出精度が向上する電圧比較回路を内蔵し
た半導体集積回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】本発明の第１の半導体集
積回路は、第１の電圧ノードにソースが接続され、ドレ
イン・ゲート相互が接続され第１導電型の第１のMOSFET
と、前記第１のMOSFETとドレイン同士が接続され、第２
の電圧ノードにソースが接続され、ゲートに第１のバイ
アス電位が与えられる第２導電型の第２のMOSFETと、第
３の電圧ノードにソースが接続された第１導電型の第３
のMOSFETと、前記第３のMOSFETとドレイン同士が接続さ
れ、前記第２の電圧ノードにソースが接続され、ゲート
に前記第１のバイアス電位が与えられる第２導電型の第
４のMOSFETとを具備し、前記第１の電圧ノードの電圧と
前記第３の電圧ノードの電圧との大小を比較した結果に
応じて異なる論理レベルの信号が前記第３のMOSFETのド
レインから出力する電圧比較回路を内蔵することを特徴
とする。
積回路は、第１の電圧ノードにソースが接続され、ドレ
イン・ゲート相互が接続され第１導電型の第１のMOSFET
と、前記第１のMOSFETとドレイン同士が接続され、第２
の電圧ノードにソースが接続され、ゲートに第１のバイ
アス電位が与えられる第２導電型の第２のMOSFETと、第
３の電圧ノードにソースが接続された第１導電型の第３
のMOSFETと、前記第３のMOSFETとドレイン同士が接続さ
れ、前記第２の電圧ノードにソースが接続され、ゲート
に前記第１のバイアス電位が与えられる第２導電型の第
４のMOSFETとを具備し、前記第１の電圧ノードの電圧と
前記第３の電圧ノードの電圧との大小を比較した結果に
応じて異なる論理レベルの信号が前記第３のMOSFETのド
レインから出力する電圧比較回路を内蔵することを特徴
とする。
【００１８】本発明の第２の半導体集積回路は、第１の
電圧ノードにソースが接続され、ドレイン・ゲート相互
が接続された第１導電型の第１のMOSFETと、第２の電圧
ノードにソースが接続され、ゲートに第１のバイアス電
位が与えられる第２導電型の第２のMOSFETと、第３の電
圧ノードにソースが接続された第１導電型の第３のMOSF
ETと、前記第３のMOSFETとドレイン同士が接続され、前
記第２の電圧ノードにソースが接続され、ゲートに前記
第１のバイアス電位が与えられる第２導電型の第４のMO
SFETと、前記第１のMOSFETとドレイン同士が接続され、
ソースが前記第２のMOSFETのドレインに接続され、ゲー
トに第２のバイアス電位が与えられる第２導電型の第５
のMOSFETとを具備し、前記第２のMOSFETおよび第４のMO
SFETの各ゲートに第１のバイアス電位が与えられ、前記
第１の電圧ノードの電圧と前記第３の電圧ノードの電圧
との大小を比較した結果に応じて異なる論理レベルの信
号が前記第３のMOSFETのドレインから出力する電圧比較
回路を内蔵することを特徴とする。
電圧ノードにソースが接続され、ドレイン・ゲート相互
が接続された第１導電型の第１のMOSFETと、第２の電圧
ノードにソースが接続され、ゲートに第１のバイアス電
位が与えられる第２導電型の第２のMOSFETと、第３の電
圧ノードにソースが接続された第１導電型の第３のMOSF
ETと、前記第３のMOSFETとドレイン同士が接続され、前
記第２の電圧ノードにソースが接続され、ゲートに前記
第１のバイアス電位が与えられる第２導電型の第４のMO
SFETと、前記第１のMOSFETとドレイン同士が接続され、
ソースが前記第２のMOSFETのドレインに接続され、ゲー
トに第２のバイアス電位が与えられる第２導電型の第５
のMOSFETとを具備し、前記第２のMOSFETおよび第４のMO
SFETの各ゲートに第１のバイアス電位が与えられ、前記
第１の電圧ノードの電圧と前記第３の電圧ノードの電圧
との大小を比較した結果に応じて異なる論理レベルの信
号が前記第３のMOSFETのドレインから出力する電圧比較
回路を内蔵することを特徴とする。
【００１９】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００２０】なお、本発明の実施の形態では、P 型半導
体基板（P 基板）を用いたLSI において、N 型MOSFETは
P 基板上に形成され、P 型MOSFETはP 基板に形成された
N 型ウェル領域内に形成される。また、P 基板には接地
電位GND が与えられ、N 型ウェル領域には該領域に形成
されるPMOSFET 用の電源電位が与えられる。
体基板（P 基板）を用いたLSI において、N 型MOSFETは
P 基板上に形成され、P 型MOSFETはP 基板に形成された
N 型ウェル領域内に形成される。また、P 基板には接地
電位GND が与えられ、N 型ウェル領域には該領域に形成
されるPMOSFET 用の電源電位が与えられる。
【００２１】＜第１の実施形態＞図１は、本発明の半導
体集積回路に形成された第１の実施形態に係る電源電圧
比較回路を示している。
体集積回路に形成された第１の実施形態に係る電源電圧
比較回路を示している。
【００２２】この電源電圧比較回路10は、第１の高電位
電源電圧VDD1を動作電源とする定電流回路11と、この定
電流回路11により電流制御され、VDD1と第２の高電位電
源電圧VDD2を比較するCMOS電圧比較回路12と、VDD1を動
作電源とし、前記CMOS電圧比較回路12の比較出力を比較
出力ノードCMP1に論理レベル"H" または"L" の信号とし
て取り出す出力回路13から構成される。
電源電圧VDD1を動作電源とする定電流回路11と、この定
電流回路11により電流制御され、VDD1と第２の高電位電
源電圧VDD2を比較するCMOS電圧比較回路12と、VDD1を動
作電源とし、前記CMOS電圧比較回路12の比較出力を比較
出力ノードCMP1に論理レベル"H" または"L" の信号とし
て取り出す出力回路13から構成される。
【００２３】前記定電流回路11は、VDD1が入力するVDD1
ノードと低電位電源（本例ではGNDノード）との間に、
定電流源IR0 およびドレイン・ゲート相互が接続された
N 型トランジスタN0の順で直列接続されて構成される。
ノードと低電位電源（本例ではGNDノード）との間に、
定電流源IR0 およびドレイン・ゲート相互が接続された
N 型トランジスタN0の順で直列接続されて構成される。
【００２４】前記CMOS電圧比較回路12は、VDD1ノードと
GND ノードとの間に、P 型トランジスタP1のソース・ド
レイン間およびN 型トランジスタN1のドレイン・ソース
間の順で直列接続され、前記VDD2が入力するVDD2ノード
とGND ノードとの間に、P 型トランジスタP2のソース・
ドレイン間およびN 型トランジスタN2のドレイン・ソー
ス間の順で直列接続されている。この場合、上記P1のド
レイン・ゲート相互が接続され、前記P1とP2は、ゲート
同士が接続されており、カレントミラー回路を構成す
る。また、前記N1とN2の各ゲートは、前記定電流回路11
のN0のゲートに接続されており、これらのN0，N1，N2は
カレントミラー回路を構成する。
GND ノードとの間に、P 型トランジスタP1のソース・ド
レイン間およびN 型トランジスタN1のドレイン・ソース
間の順で直列接続され、前記VDD2が入力するVDD2ノード
とGND ノードとの間に、P 型トランジスタP2のソース・
ドレイン間およびN 型トランジスタN2のドレイン・ソー
ス間の順で直列接続されている。この場合、上記P1のド
レイン・ゲート相互が接続され、前記P1とP2は、ゲート
同士が接続されており、カレントミラー回路を構成す
る。また、前記N1とN2の各ゲートは、前記定電流回路11
のN0のゲートに接続されており、これらのN0，N1，N2は
カレントミラー回路を構成する。
【００２５】前記出力回路13は、前記VDD1ノードとGND
ノードとの間に、抵抗素子R3およびN 型トランジスタN3
のドレイン・ソース間の順で直列接続され、この直列接
続ノードと前記比較出力ノードCMP1との間にVDD1を動作
電源とするインバータ回路IV1 が挿入されている。上記
N3のゲートには、前記CMOS電圧比較回路12のP2のドレイ
ン電圧（電圧比較出力信号）が入力する。
ノードとの間に、抵抗素子R3およびN 型トランジスタN3
のドレイン・ソース間の順で直列接続され、この直列接
続ノードと前記比較出力ノードCMP1との間にVDD1を動作
電源とするインバータ回路IV1 が挿入されている。上記
N3のゲートには、前記CMOS電圧比較回路12のP2のドレイ
ン電圧（電圧比較出力信号）が入力する。
【００２６】次に、図１の構成の電源電圧比較回路10の
動作について説明する。
動作について説明する。
【００２７】図２は、図１の電源電圧比較回路10の入出
力特性を示している。ここでは、VDD1が一定の時にVDD2
が数百μsec のオーダーで急峻に立ち上がった場合を示
している。
力特性を示している。ここでは、VDD1が一定の時にVDD2
が数百μsec のオーダーで急峻に立ち上がった場合を示
している。
【００２８】図１の電源電圧比較回路10は、VDD1とVDD2
の電圧変化分をCMOS電圧比較回路12のP1とP2に流れる電
流変化分に変換して電流比較を行なう。そして、この電
流変化分をさらに電圧変化分に変換し、この電圧変化分
を出力回路13に伝達することにより、従来例の電源電圧
比較回路と同等の動作を行なうものである。
の電圧変化分をCMOS電圧比較回路12のP1とP2に流れる電
流変化分に変換して電流比較を行なう。そして、この電
流変化分をさらに電圧変化分に変換し、この電圧変化分
を出力回路13に伝達することにより、従来例の電源電圧
比較回路と同等の動作を行なうものである。
【００２９】即ち、VDD1＞VDD2の時には、P1の電流＞P2
の電流INになり、P2のドレイン電圧により定電流回路11
のN3がオフ状態になり、N3のドレイン電圧が"H" （＝VD
D1）になり、比較出力ノードCMP1に"L" （＝GND ）が出
力する。
の電流INになり、P2のドレイン電圧により定電流回路11
のN3がオフ状態になり、N3のドレイン電圧が"H" （＝VD
D1）になり、比較出力ノードCMP1に"L" （＝GND ）が出
力する。
【００３０】これに対して、VDD1＜VDD2の時には、P1の
電流＜P2の電流INになり、P2のドレイン電圧により定電
流回路11のN3がオン状態になり、N3のドレイン電圧が"
L" になり、比較出力ノードCMP1に"H" が出力する。
電流＜P2の電流INになり、P2のドレイン電圧により定電
流回路11のN3がオン状態になり、N3のドレイン電圧が"
L" になり、比較出力ノードCMP1に"H" が出力する。
【００３１】本実施形態の電源電圧比較回路10によれ
ば、従来例の電源電圧比較回路と比べて、次のような利
点がある。
ば、従来例の電源電圧比較回路と比べて、次のような利
点がある。
【００３２】（１）ソース結合ペア回路を必要としない
ので、より低電圧で動作可能である。例えば最低動作電
圧をVDDmin、P1の閾値電圧をVthP、N1のドレイン・ソー
ス間電圧VDS をVDSN1 で表わすと、VDDmin＝VthP + VDS
N1以上で動作可能である。ここで、例えばVthP＝1.0V，
VDSN1 ＝0.3Vであるとすると、最低動作電圧VDDmin＝1.
3 V のオーダーであり、従来例の電源電圧比較回路の最
低動作電圧VDDmin＝1.6Vよりも低電圧である。
ので、より低電圧で動作可能である。例えば最低動作電
圧をVDDmin、P1の閾値電圧をVthP、N1のドレイン・ソー
ス間電圧VDS をVDSN1 で表わすと、VDDmin＝VthP + VDS
N1以上で動作可能である。ここで、例えばVthP＝1.0V，
VDSN1 ＝0.3Vであるとすると、最低動作電圧VDDmin＝1.
3 V のオーダーであり、従来例の電源電圧比較回路の最
低動作電圧VDDmin＝1.6Vよりも低電圧である。
【００３３】（２）回路構成要素が少ないので、パター
ン面積を小さくできるほか、回路構成要素が少なく、検
出バラツキに対する素子の相対誤差要因が少ないので、
比較精度を上げることが可能になるなどの利点がある。
ン面積を小さくできるほか、回路構成要素が少なく、検
出バラツキに対する素子の相対誤差要因が少ないので、
比較精度を上げることが可能になるなどの利点がある。
【００３４】＜第２の実施形態＞図３は、本発明の第２
の実施形態に係る電源電圧比較回路30を示している。
の実施形態に係る電源電圧比較回路30を示している。
【００３５】この電源電圧比較回路30は、図１を参照し
て前述した第１の実施形態に係る電源電圧比較回路10と
比べて、その出力側にヒステリシス回路31が付加されて
いる点が異なり、その他は同じであるので、図１中と同
一部分には同一記号を付けて説明を省略する。
て前述した第１の実施形態に係る電源電圧比較回路10と
比べて、その出力側にヒステリシス回路31が付加されて
いる点が異なり、その他は同じであるので、図１中と同
一部分には同一記号を付けて説明を省略する。
【００３６】上記ヒステリシス回路31は、前記比較出力
ノードCMP1とヒステリシス出力ノードCMP2との間に二段
のインバータ回路IV2 ，IV3 が接続され、前記CMOS電圧
比較回路12のP2のドレイン（ノードA ）とGND ノードと
の間にN 型トランジスタN21，N22 が直列に接続されて
いる。この場合、N21 のゲートは前記インバータ回路IV
2 の出力ノードに接続され、N22 は、ゲートが前記定電
流回路11のN 型トランジスタN0のゲート（ノードB ）に
接続（カレントミラー接続）されている。
ノードCMP1とヒステリシス出力ノードCMP2との間に二段
のインバータ回路IV2 ，IV3 が接続され、前記CMOS電圧
比較回路12のP2のドレイン（ノードA ）とGND ノードと
の間にN 型トランジスタN21，N22 が直列に接続されて
いる。この場合、N21 のゲートは前記インバータ回路IV
2 の出力ノードに接続され、N22 は、ゲートが前記定電
流回路11のN 型トランジスタN0のゲート（ノードB ）に
接続（カレントミラー接続）されている。
【００３７】次に、図３の電源電圧比較回路30の動作に
ついて説明する。
ついて説明する。
【００３８】図４は、図３の電源電圧比較回路30の入出
力特性（ヒステリシス特性を持つ）を示している。ここ
では、VDD1が一定の時にVDD2が数百μsec のオーダーで
急峻に立ち上がった場合を示している。
力特性（ヒステリシス特性を持つ）を示している。ここ
では、VDD1が一定の時にVDD2が数百μsec のオーダーで
急峻に立ち上がった場合を示している。
【００３９】図５（ａ）は、図３の電源電圧比較回路30
において、VDD1が一定の時にVDD2が立ち上がり、このVD
D2に微小なノイズ成分が混入している場合を示してい
る。この場合の電圧比較出力波形を図５（ｂ）に示して
おり、対比のために、ヒステリシス特性を持たない電源
電圧比較回路の電圧比較出力波形（誤動作例）を図５
（ｃ）に示した。
において、VDD1が一定の時にVDD2が立ち上がり、このVD
D2に微小なノイズ成分が混入している場合を示してい
る。この場合の電圧比較出力波形を図５（ｂ）に示して
おり、対比のために、ヒステリシス特性を持たない電源
電圧比較回路の電圧比較出力波形（誤動作例）を図５
（ｃ）に示した。
【００４０】図３の電源電圧比較回路30の動作は、図２
を参照して前述した電源電圧比較回路の動作と比べて、
比較出力ノードCMP1の出力信号に対してヒステリシス回
路31によりヒステリシス特性を持たせている点が異な
り、その他は同じであるのでその説明を省略する。
を参照して前述した電源電圧比較回路の動作と比べて、
比較出力ノードCMP1の出力信号に対してヒステリシス回
路31によりヒステリシス特性を持たせている点が異な
り、その他は同じであるのでその説明を省略する。
【００４１】VDD1＞VDD2の時には、比較出力ノードCMP1
は"L" 、インバータ回路IV2 の出力は"H" 、比較出力ノ
ードCMP2は"L" である。この時、インバータ回路IV2 の
出力"H" によりN21 はオン状態になり、ヒステリシス回
路31の電流IN2 が発生する。このIN2 によって、CMOS電
圧比較回路12のP2のドレイン・ソース間電圧IDS が少し
低下し、その分だけVDD1＞VDD2の検出基準が高くなる。
は"L" 、インバータ回路IV2 の出力は"H" 、比較出力ノ
ードCMP2は"L" である。この時、インバータ回路IV2 の
出力"H" によりN21 はオン状態になり、ヒステリシス回
路31の電流IN2 が発生する。このIN2 によって、CMOS電
圧比較回路12のP2のドレイン・ソース間電圧IDS が少し
低下し、その分だけVDD1＞VDD2の検出基準が高くなる。
【００４２】これに対して、VDD1＜VDD2の時には、比較
出力ノードCMP1は"H" 、インバータ回路IV2 の出力は"
L" 、比較出力ノードCMP2は"H" である。この時、イン
バータ回路IV2 の出力"L" によりN21 はオフ状態にな
り、ヒステリシス回路31の電流IN2 は発生しない。
出力ノードCMP1は"H" 、インバータ回路IV2 の出力は"
L" 、比較出力ノードCMP2は"H" である。この時、イン
バータ回路IV2 の出力"L" によりN21 はオフ状態にな
り、ヒステリシス回路31の電流IN2 は発生しない。
【００４３】即ち、CMOS電圧比較回路12は、VDD1＞VDD2
の時とVDD1＜VDD2の時とでヒステリシス回路31の影響が
異なり（P2に流れる電流に差が発生する）、入出力特性
に差が発生し、図４に示すようにヒステリシス特性を持
つようになる。
の時とVDD1＜VDD2の時とでヒステリシス回路31の影響が
異なり（P2に流れる電流に差が発生する）、入出力特性
に差が発生し、図４に示すようにヒステリシス特性を持
つようになる。
【００４４】したがって、VDD1とVDD2の電位関係が緩慢
に切り替わる際にVDD2に微小なノイズ成分が混入した場
合、ヒステリシス特性を持つ図３の電源電圧比較回路30
によれば、比較出力ノードCMP2にヒゲ状のパルスが出力
され難く、誤動作を生じず、図５（ｂ）に示したような
安定した比較結果を得ることができる。これに対して、
ヒステリシス特性を持たない電源電圧比較回路では、図
５（ｃ）に示した誤動作例のように、比較出力ノードCM
P2にヒゲ状のパルスが出力する恐れがあった。
に切り替わる際にVDD2に微小なノイズ成分が混入した場
合、ヒステリシス特性を持つ図３の電源電圧比較回路30
によれば、比較出力ノードCMP2にヒゲ状のパルスが出力
され難く、誤動作を生じず、図５（ｂ）に示したような
安定した比較結果を得ることができる。これに対して、
ヒステリシス特性を持たない電源電圧比較回路では、図
５（ｃ）に示した誤動作例のように、比較出力ノードCM
P2にヒゲ状のパルスが出力する恐れがあった。
【００４５】＜第２の実施形態の応用例＞図６は、第２
の実施形態に係る電源電圧比較回路30の応用例として、
例えば不揮発性半導体メモリのウエルバイアスの切換供
給に用いられる電源切換供給回路を示している。
の実施形態に係る電源電圧比較回路30の応用例として、
例えば不揮発性半導体メモリのウエルバイアスの切換供
給に用いられる電源切換供給回路を示している。
【００４６】図６の電源電圧切換供給回路は、図３を参
照して前述した電源電圧比較回路30の出力側に電源切換
選択回路60が付加されている点が異なり、その他は同じ
であるので、図３中と同一部分には同一記号を付けて説
明を省略する。
照して前述した電源電圧比較回路30の出力側に電源切換
選択回路60が付加されている点が異なり、その他は同じ
であるので、図３中と同一部分には同一記号を付けて説
明を省略する。
【００４７】上記電源切換選択回路60は、VDD1ノードと
ウエルバイアス供給ノードVOUT1 との間にP 型トランジ
スタP5のソース・ドレイン間が接続され、VDD2ノードと
前記ウエルバイアス供給ノードVOUT1 との間にP 型トラ
ンジスタP6のソース・ドレイン間が接続されている。そ
して、前記ウエルバイアス供給ノードとGND ノードとの
間に、P 型トランジスタP4およびN 型トランジスタN4が
直列に接続されている。
ウエルバイアス供給ノードVOUT1 との間にP 型トランジ
スタP5のソース・ドレイン間が接続され、VDD2ノードと
前記ウエルバイアス供給ノードVOUT1 との間にP 型トラ
ンジスタP6のソース・ドレイン間が接続されている。そ
して、前記ウエルバイアス供給ノードとGND ノードとの
間に、P 型トランジスタP4およびN 型トランジスタN4が
直列に接続されている。
【００４８】さらに、電源電圧比較回路30の比較出力ノ
ードCMP2の出力を受けて反転させるインバータ回路IV4
が設けられており、このインバータ回路IV4 の出力が前
記P4，N4およびP6のゲートに接続され、前記P5のゲート
は前記P4、N4の直列接続ノードに接続されている。
ードCMP2の出力を受けて反転させるインバータ回路IV4
が設けられており、このインバータ回路IV4 の出力が前
記P4，N4およびP6のゲートに接続され、前記P5のゲート
は前記P4、N4の直列接続ノードに接続されている。
【００４９】次に、図６の電源電圧切換供給回路の動作
について説明する。
について説明する。
【００５０】図７は、図６の電源電圧切換供給回路の動
作例を示す波形図である。
作例を示す波形図である。
【００５１】図６の電源電圧切換供給回路は、VDD1，VD
D2の電位関係に応じて、より高い側の電圧を選択してウ
エルバイアス供給ノードVOUT1 に出力し、これに接続さ
れたウェルのバイアスを切り替えるものである。
D2の電位関係に応じて、より高い側の電圧を選択してウ
エルバイアス供給ノードVOUT1 に出力し、これに接続さ
れたウェルのバイアスを切り替えるものである。
【００５２】即ち、電源電圧比較回路30の動作は、図４
乃至図５を参照して前述した動作と同じであり、電源切
換選択回路60の動作は、図７に示すように、電源電圧VD
D1，VDD2のうちの高電位側の電圧を選択してウエルバイ
アス供給ノードVOUT1 に出力する。
乃至図５を参照して前述した動作と同じであり、電源切
換選択回路60の動作は、図７に示すように、電源電圧VD
D1，VDD2のうちの高電位側の電圧を選択してウエルバイ
アス供給ノードVOUT1 に出力する。
【００５３】例えば、VDD1=1.5V 、VDD2=1.3〜1.7Vとす
ると、VDD1＞VDD2の時には、比較出力ノードCMP2は"L"
、インバータ回路IV4 の出力は"H" になり、N4とP5は
オン状態になり、P4とP6はオフ状態になり、ウエルバイ
アス供給ノードVOUT1 にVDD1=1.5V が出力する。
ると、VDD1＞VDD2の時には、比較出力ノードCMP2は"L"
、インバータ回路IV4 の出力は"H" になり、N4とP5は
オン状態になり、P4とP6はオフ状態になり、ウエルバイ
アス供給ノードVOUT1 にVDD1=1.5V が出力する。
【００５４】これに対して、VDD1＜VDD2の時には、比較
出力ノードCMP2は"H" 、インバータ回路IV4 の出力は"
L" になり、N4とP5はオフ状態になり、P4とP6はオン状
態になり、ウエルバイアス供給ノードVOUT1 にVDD2=1.5
〜1.7Vが出力する。
出力ノードCMP2は"H" 、インバータ回路IV4 の出力は"
L" になり、N4とP5はオフ状態になり、P4とP6はオン状
態になり、ウエルバイアス供給ノードVOUT1 にVDD2=1.5
〜1.7Vが出力する。
【００５５】即ち、図６の電源電圧切換供給回路によれ
ば、前述した各実施形態と同様の効果が得られるほか、
ウェルのバイアスを切り替えることができる。
ば、前述した各実施形態と同様の効果が得られるほか、
ウェルのバイアスを切り替えることができる。
【００５６】なお、P 型トランジスタP5のソースをVDD2
ノード、P 型トランジスタP6のソースをVDD1ノードに接
続するように変更することにより、VDD1，VDD2の電位関
係に応じてより低い側の電圧を選択するように変更する
ことが可能である。
ノード、P 型トランジスタP6のソースをVDD1ノードに接
続するように変更することにより、VDD1，VDD2の電位関
係に応じてより低い側の電圧を選択するように変更する
ことが可能である。
【００５７】＜第１の実施形態の変形例＞図８は、第１
の実施形態の変形例に係る電源電圧比較回路を示してい
る。
の実施形態の変形例に係る電源電圧比較回路を示してい
る。
【００５８】この電源電圧比較回路は、図１を参照して
前述した電源電圧比較回路10と比べて、CMOS電圧比較回
路12a に対するVDD1、VDD2の入力関係が逆である（CMOS
電圧比較回路12のP2のソースにVDD1が入力し、P3のソー
スにVDD2が入力する）点、VDD1を動作電源とする定電流
回路11a の構成、VDD1を動作電源とする出力回路13aの
構成が異なり、その他は同じであるので、図１中と同一
部分には同一記号を付けて説明を省略する。
前述した電源電圧比較回路10と比べて、CMOS電圧比較回
路12a に対するVDD1、VDD2の入力関係が逆である（CMOS
電圧比較回路12のP2のソースにVDD1が入力し、P3のソー
スにVDD2が入力する）点、VDD1を動作電源とする定電流
回路11a の構成、VDD1を動作電源とする出力回路13aの
構成が異なり、その他は同じであるので、図１中と同一
部分には同一記号を付けて説明を省略する。
【００５９】前記定電流回路11a は、VDD1ノードとGND
ノードとの間に、定電流源IREFおよびドレイン・ゲート
相互が接続されたN 型トランジスタN0の順で直列接続さ
れている。さらに、VDD1ノードとGND ノードとの間に、
ドレイン・ゲート相互が接続されたP 型トランジスタP1
0 のソース・ドレイン間およびドレイン・ゲート相互が
接続されたN 型トランジスタN11 のドレイン・ソース間
の順で直列接続されている。この場合、上記N0およびN1
1 のゲート同士が接続されており、これらのN0，N11 は
カレントミラー回路を構成する。
ノードとの間に、定電流源IREFおよびドレイン・ゲート
相互が接続されたN 型トランジスタN0の順で直列接続さ
れている。さらに、VDD1ノードとGND ノードとの間に、
ドレイン・ゲート相互が接続されたP 型トランジスタP1
0 のソース・ドレイン間およびドレイン・ゲート相互が
接続されたN 型トランジスタN11 のドレイン・ソース間
の順で直列接続されている。この場合、上記N0およびN1
1 のゲート同士が接続されており、これらのN0，N11 は
カレントミラー回路を構成する。
【００６０】前記出力回路13a は、前記VDD1ノードとGN
D ノードとの間に、抵抗素子用のP型トランジスタP14
のソース・ドレイン間および前記CMOS電圧比較回路12a
のP2のドレイン電圧（電圧比較出力信号）がゲートに入
力するN 型トランジスタN3のドレイン・ソース間の順で
直列接続されている。この場合、上記P14 は、前記定電
流回路11a のP10 とゲート同士が接続されており、これ
らのP10 ，P14 はカレントミラー回路を構成する。そし
て、上記P14 ，N3の直列接続ノードと比較出力ノードCM
PBとの間にVDD1を動作電源とするインバータ回路INV1が
挿入されている。
D ノードとの間に、抵抗素子用のP型トランジスタP14
のソース・ドレイン間および前記CMOS電圧比較回路12a
のP2のドレイン電圧（電圧比較出力信号）がゲートに入
力するN 型トランジスタN3のドレイン・ソース間の順で
直列接続されている。この場合、上記P14 は、前記定電
流回路11a のP10 とゲート同士が接続されており、これ
らのP10 ，P14 はカレントミラー回路を構成する。そし
て、上記P14 ，N3の直列接続ノードと比較出力ノードCM
PBとの間にVDD1を動作電源とするインバータ回路INV1が
挿入されている。
【００６１】図９は、図８の電源電圧比較回路の入出力
特性を示している。
特性を示している。
【００６２】図８の電源電圧比較回路の動作は、図１を
参照して前述した電源電圧比較回路10と比べて、基本的
に同様であり、VDD1、VDD2の大小関係と比較出力の論理
レベルの関係が逆である点が異なる。
参照して前述した電源電圧比較回路10と比べて、基本的
に同様であり、VDD1、VDD2の大小関係と比較出力の論理
レベルの関係が逆である点が異なる。
【００６３】＜第３の実施形態＞ところで、図８に示し
た電源電圧比較回路10において、低消費電流化を図るた
めには、定電流源に流す電流値を絞り、カレントミラー
を構成するN0,N1,N2およびP1,P2 の電流値を一律に低減
させる必要があるが、これに伴って、以下に述べるよう
な問題が発生する。
た電源電圧比較回路10において、低消費電流化を図るた
めには、定電流源に流す電流値を絞り、カレントミラー
を構成するN0,N1,N2およびP1,P2 の電流値を一律に低減
させる必要があるが、これに伴って、以下に述べるよう
な問題が発生する。
【００６４】図１０は、図８の電源電圧比較回路のトラ
ンジスタP2の電流IMと電圧VMの関係（IM−VM特性）を示
している。
ンジスタP2の電流IMと電圧VMの関係（IM−VM特性）を示
している。
【００６５】図１１は、図８の電源電圧比較回路の動作
例を示すタイミング図である。
例を示すタイミング図である。
【００６６】即ち、前述したようにVDD1が一定の時にVD
D2が立ち上がり、VDD1＜VDD2の状態になった時、CMOS電
圧比較回路12a において、P1のドレインは"L" から"H"
へと変化し、P2のドレインは"H" から"L" へと変化す
る。この場合、VDD1とVDD2の電圧差はP2に流れる電流IM
の変化分ΔIMとして表わすことができ、このΔIMにより
CMOS電圧比較回路12a の出力電圧の変化分ΔVMが決定さ
れる。
D2が立ち上がり、VDD1＜VDD2の状態になった時、CMOS電
圧比較回路12a において、P1のドレインは"L" から"H"
へと変化し、P2のドレインは"H" から"L" へと変化す
る。この場合、VDD1とVDD2の電圧差はP2に流れる電流IM
の変化分ΔIMとして表わすことができ、このΔIMにより
CMOS電圧比較回路12a の出力電圧の変化分ΔVMが決定さ
れる。
【００６７】しかし、N2に流れる電流IMが絞られている
ので、N2の駆動能力が弱く、出力回路13a のN3のゲート
に対する放電に時間がかかる。即ち、VDD1＜VDD2になっ
た瞬間から遅れ時間（Tdelay1 ）後に比較出力ノードCM
PBが"H" から"L" に変化するので、電圧比較検出に時間
がかかってしまう。このように検出時間に時間がかかっ
た場合、電圧状態がVDD1＜VDD2であるにも拘らず、VDD1
とVDD2の電圧関係を正しく判断できない期間が生じてし
まう。上記電圧比較検出の高速化を図ろうとした場合、
定電流源に流す電流値を大きくしなければならず、低消
費電流化を実現できなくなる。
ので、N2の駆動能力が弱く、出力回路13a のN3のゲート
に対する放電に時間がかかる。即ち、VDD1＜VDD2になっ
た瞬間から遅れ時間（Tdelay1 ）後に比較出力ノードCM
PBが"H" から"L" に変化するので、電圧比較検出に時間
がかかってしまう。このように検出時間に時間がかかっ
た場合、電圧状態がVDD1＜VDD2であるにも拘らず、VDD1
とVDD2の電圧関係を正しく判断できない期間が生じてし
まう。上記電圧比較検出の高速化を図ろうとした場合、
定電流源に流す電流値を大きくしなければならず、低消
費電流化を実現できなくなる。
【００６８】このような問題点を解決した第３の実施形
態を以下に説明する。
態を以下に説明する。
【００６９】図１２は、本発明の第３の実施形態に係る
電源電圧比較回路を示している。
電源電圧比較回路を示している。
【００７０】この電源電圧比較回路は、図８を参照して
前述した電源電圧比較回路と比べて、基本的には同じで
あるが、CMOS電圧比較回路12b に抵抗素子としてN 型ト
ランジスタN15 が挿入されている点、VDD1を動作電源と
する動作点設定回路14が付加されている点が主として異
なる。
前述した電源電圧比較回路と比べて、基本的には同じで
あるが、CMOS電圧比較回路12b に抵抗素子としてN 型ト
ランジスタN15 が挿入されている点、VDD1を動作電源と
する動作点設定回路14が付加されている点が主として異
なる。
【００７１】この電源電圧比較回路は、VDD1を動作電源
とする定電流回路11a と、VDD1を動作電源とする動作点
設定回路14と、上記定電流回路11a により電流制御され
るとともに動作点設定回路14により動作点が設定され、
VDD1とVDD2を比較するCMOS電圧比較回路12b と、VDD1を
動作電源とし、CMOS電圧比較回路12b の比較出力を比較
出力ノードCMPBに論理レベル"H" または"L" の信号とし
て取り出す出力回路13a から構成される。
とする定電流回路11a と、VDD1を動作電源とする動作点
設定回路14と、上記定電流回路11a により電流制御され
るとともに動作点設定回路14により動作点が設定され、
VDD1とVDD2を比較するCMOS電圧比較回路12b と、VDD1を
動作電源とし、CMOS電圧比較回路12b の比較出力を比較
出力ノードCMPBに論理レベル"H" または"L" の信号とし
て取り出す出力回路13a から構成される。
【００７２】前記動作点設定回路14は、VDD1ノードとGN
D ノードとの間に、P 型トランジスタP11 のソース・ド
レイン間、ドレイン・ゲート相互が接続されたN 型トラ
ンジスタN13 のドレイン・ソース間およびドレイン・ゲ
ート相互が接続されたN 型トランジスタN12 のドレイン
・ソース間の順で直列接続されている。この場合、上記
P11 は、前記定電流回路11a のP10 とゲート同士が接続
されており、これらのP10 ，P11 はカレントミラー回路
を構成する。また、上記N13 のドレインの電位を動作点
設定バイアスとして出力する。
D ノードとの間に、P 型トランジスタP11 のソース・ド
レイン間、ドレイン・ゲート相互が接続されたN 型トラ
ンジスタN13 のドレイン・ソース間およびドレイン・ゲ
ート相互が接続されたN 型トランジスタN12 のドレイン
・ソース間の順で直列接続されている。この場合、上記
P11 は、前記定電流回路11a のP10 とゲート同士が接続
されており、これらのP10 ，P11 はカレントミラー回路
を構成する。また、上記N13 のドレインの電位を動作点
設定バイアスとして出力する。
【００７３】前記CMOS電圧比較回路12b は、VDD1ノード
とGND ノードとの間に、P 型トランジスタP2のソース・
ドレイン間、N 型トランジスタN15 のドレイン・ソース
間およびN 型トランジスタN2のドレイン・ソース間の順
で直列接続され、前記VDD2が入力するVDD2ノードとGND
ノードとの間に、P 型トランジスタP1のソース・ドレイ
ン間およびN 型トランジスタN1のドレイン・ソース間の
順で直列接続されている。
とGND ノードとの間に、P 型トランジスタP2のソース・
ドレイン間、N 型トランジスタN15 のドレイン・ソース
間およびN 型トランジスタN2のドレイン・ソース間の順
で直列接続され、前記VDD2が入力するVDD2ノードとGND
ノードとの間に、P 型トランジスタP1のソース・ドレイ
ン間およびN 型トランジスタN1のドレイン・ソース間の
順で直列接続されている。
【００７４】この場合、上記P1のドレイン・ゲート相互
が接続され、P1とP2のゲート同士が接続されており、こ
のP1，P2はカレントミラー回路を構成する。また、上記
N1およびN2の各ゲートは、前記定電流回路11a のN0のゲ
ートに接続されており、これらのN0、N1、N2はカレント
ミラー回路を構成する。また、N15 のゲートには、前記
動作点設定回路14から動作点設定バイアスが与えられ
る。
が接続され、P1とP2のゲート同士が接続されており、こ
のP1，P2はカレントミラー回路を構成する。また、上記
N1およびN2の各ゲートは、前記定電流回路11a のN0のゲ
ートに接続されており、これらのN0、N1、N2はカレント
ミラー回路を構成する。また、N15 のゲートには、前記
動作点設定回路14から動作点設定バイアスが与えられ
る。
【００７５】次に、図１２の電源電圧比較回路の動作に
ついて、図９、図１３および図１４を参照して説明す
る。
ついて、図９、図１３および図１４を参照して説明す
る。
【００７６】図１３は、図１２の電源電圧比較回路のト
ランジスタP2の電流IMと電圧VMの関係（IM−VM特性）を
示している。
ランジスタP2の電流IMと電圧VMの関係（IM−VM特性）を
示している。
【００７７】図１４は、図１２の電源電圧比較回路の入
出力特性を示している。
出力特性を示している。
【００７８】図１２の電源電圧比較回路の動作は、図９
を参照して前述した電源電圧比較回路の動作と比べて、
基本的には同じであるが、CMOS電圧比較回路12b のP2
は、抵抗負荷用のN15 が接続されているので、図１３に
示すように電流変化量ΔIMに対する電圧変化量ΔVMが大
きくなる点が異なる。
を参照して前述した電源電圧比較回路の動作と比べて、
基本的には同じであるが、CMOS電圧比較回路12b のP2
は、抵抗負荷用のN15 が接続されているので、図１３に
示すように電流変化量ΔIMに対する電圧変化量ΔVMが大
きくなる点が異なる。
【００７９】即ち、前述したようにVDD1が一定の時にVD
D2が立ち上がり、VDD1＜VDD2の状態になった時、CMOS電
圧比較回路93において、P1のドレインは"L" から"H" へ
と変化し、P2のドレインは"H" から"L" へと急峻に変化
する。この場合、VDD1とVDD2の電圧差はN2に流れる電流
IMの変化分ΔIMとして表わすことができ、このΔIMによ
りCMOS電圧比較回路11b の出力電圧の変化分ΔVMが決定
される。
D2が立ち上がり、VDD1＜VDD2の状態になった時、CMOS電
圧比較回路93において、P1のドレインは"L" から"H" へ
と変化し、P2のドレインは"H" から"L" へと急峻に変化
する。この場合、VDD1とVDD2の電圧差はN2に流れる電流
IMの変化分ΔIMとして表わすことができ、このΔIMによ
りCMOS電圧比較回路11b の出力電圧の変化分ΔVMが決定
される。
【００８０】この時、低消費電流化を図るために、定電
流源に流す電流値を絞り、カレントミラーを構成するN
0,N1,N2,N11およびP10,P14 の電流値を一律に低減させ
た場合（CMOS電圧比較回路11b のP2の駆動能力を弱くし
た場合）でも、前記したように微小の電流変化に対して
CMOS電圧比較回路12b の出力電圧の変化分ΔVMを大きく
することが可能であり、出力回路13a のN3のゲートに対
する放電を短時間で行なうことが可能になる。即ち、VD
D1＜VDD2になった瞬間から短い遅れ時間（Tdelay2 ）後
に比較出力ノードCMPBが"H" から"L" に変化するので、
電圧比較検出の時間を短縮することが可能になる。した
がって、VDD1とVDD2の電圧関係を即座に正しく判断する
ことができる。
流源に流す電流値を絞り、カレントミラーを構成するN
0,N1,N2,N11およびP10,P14 の電流値を一律に低減させ
た場合（CMOS電圧比較回路11b のP2の駆動能力を弱くし
た場合）でも、前記したように微小の電流変化に対して
CMOS電圧比較回路12b の出力電圧の変化分ΔVMを大きく
することが可能であり、出力回路13a のN3のゲートに対
する放電を短時間で行なうことが可能になる。即ち、VD
D1＜VDD2になった瞬間から短い遅れ時間（Tdelay2 ）後
に比較出力ノードCMPBが"H" から"L" に変化するので、
電圧比較検出の時間を短縮することが可能になる。した
がって、VDD1とVDD2の電圧関係を即座に正しく判断する
ことができる。
【００８１】即ち、第３の実施形態に係る電源電圧比較
回路によれば、図８を参照して前述した電源電圧比較回
路と比べて、消費電流を抑えながら電源比較検出の高速
化を図ることが可能になる。
回路によれば、図８を参照して前述した電源電圧比較回
路と比べて、消費電流を抑えながら電源比較検出の高速
化を図ることが可能になる。
【００８２】＜第３の実施形態の変形例＞図１５は、第
３の実施形態の変形例に係る電源電圧比較回路を示して
いる。
３の実施形態の変形例に係る電源電圧比較回路を示して
いる。
【００８３】この電源電圧比較回路は、図１２を参照し
て前述した電源電圧比較回路と比べて、CMOS電圧比較回
路12a に対するVDD1、VDD2の入力関係が逆である（CMOS
電圧比較回路12d のP1のソースにVDD1が入力し、P2のソ
ースにVDD2が入力する）点が異なり、その他は同じであ
るので、図１２中と同一部分には同一記号を付けて説明
を省略する。
て前述した電源電圧比較回路と比べて、CMOS電圧比較回
路12a に対するVDD1、VDD2の入力関係が逆である（CMOS
電圧比較回路12d のP1のソースにVDD1が入力し、P2のソ
ースにVDD2が入力する）点が異なり、その他は同じであ
るので、図１２中と同一部分には同一記号を付けて説明
を省略する。
【００８４】図１６は、図１５の電源電圧比較回路の入
出力特性を示している。
出力特性を示している。
【００８５】図１５の電源電圧比較回路の動作は、図１
２を参照して前述した電源電圧比較回路の動作と比べ
て、基本的には同様であるが、VDD1、VDD2の大小関係に
対する比較出力ノードCMPBの出力信号の論理レベルが逆
になる点が異なる。即ち、VDD1＞VDD2の時、CMPB ="L"
、VDD ＜VDD2の時、CMPB="H"を出力する。
２を参照して前述した電源電圧比較回路の動作と比べ
て、基本的には同様であるが、VDD1、VDD2の大小関係に
対する比較出力ノードCMPBの出力信号の論理レベルが逆
になる点が異なる。即ち、VDD1＞VDD2の時、CMPB ="L"
、VDD ＜VDD2の時、CMPB="H"を出力する。
【００８６】図１５の電源電圧比較回路によれば、図１
２を参照して前述した電源電圧比較回路と同様に、消費
電流を増加させることなく電源比較検出の高速化を図る
ことができる。
２を参照して前述した電源電圧比較回路と同様に、消費
電流を増加させることなく電源比較検出の高速化を図る
ことができる。
【００８７】＜第４の実施形態＞図１７は、第４の実施
形態に係る電源電圧比較回路を示している。
形態に係る電源電圧比較回路を示している。
【００８８】この電源電圧比較回路は、図１２を参照し
て前述した電源電圧比較回路と比べて、その出力側にヒ
ステリシス回路15が付加されている点、出力回路13b の
構成が異なり、その他は同じであるので、図１２中と同
一部分には同一記号を付けて説明を省略する。
て前述した電源電圧比較回路と比べて、その出力側にヒ
ステリシス回路15が付加されている点、出力回路13b の
構成が異なり、その他は同じであるので、図１２中と同
一部分には同一記号を付けて説明を省略する。
【００８９】上記出力回路13b は、前記出力回路13の比
較出力ノードCMPBとヒステリシス出力ノードCMPDとの間
にインバータ回路INV2が挿入されている。また、前記ヒ
ステリシス回路15は、前記CMOS電圧比較回路12b のP2の
ドレインとGND ノードとの間にN 型トランジスタN21 ，
N20 が直列に接続されている。この場合、N21 のゲート
は前記インバータ回路INV2の出力ノード（ヒステリシス
出力ノードCMPD）に接続され、N22 は、ゲートが前記定
電流回路11a のN 型トランジスタN0のゲートに接続（カ
レントミラー接続）されている。
較出力ノードCMPBとヒステリシス出力ノードCMPDとの間
にインバータ回路INV2が挿入されている。また、前記ヒ
ステリシス回路15は、前記CMOS電圧比較回路12b のP2の
ドレインとGND ノードとの間にN 型トランジスタN21 ，
N20 が直列に接続されている。この場合、N21 のゲート
は前記インバータ回路INV2の出力ノード（ヒステリシス
出力ノードCMPD）に接続され、N22 は、ゲートが前記定
電流回路11a のN 型トランジスタN0のゲートに接続（カ
レントミラー接続）されている。
【００９０】このヒステリシス回路15の動作は、図３を
参照して前述したヒステリシス回路31の動作と基本的に
同じである。
参照して前述したヒステリシス回路31の動作と基本的に
同じである。
【００９１】図１７の電源電圧比較回路の動作は、図１
２を参照して前述した電源電圧比較回路の動作と比べ
て、比較出力ノードCMPBの出力信号に対してヒステリシ
ス特性を持たせている点が異なり、その他は同じである
のでその説明を省略する。
２を参照して前述した電源電圧比較回路の動作と比べ
て、比較出力ノードCMPBの出力信号に対してヒステリシ
ス特性を持たせている点が異なり、その他は同じである
のでその説明を省略する。
【００９２】即ち、VDD1＜VDD2の時には、比較出力ノー
ドCMPBは"L" 、インバータ回路INV1の出力は"H" 、イン
バータ回路INV2の出力ノード（ヒステリシス出力ノード
CMPD）は"L" である。この時、インバータ回路INV2の出
力"L" によりN21 はオフ状態になり、ヒステリシス回路
15の電流IM2 は発生しない。
ドCMPBは"L" 、インバータ回路INV1の出力は"H" 、イン
バータ回路INV2の出力ノード（ヒステリシス出力ノード
CMPD）は"L" である。この時、インバータ回路INV2の出
力"L" によりN21 はオフ状態になり、ヒステリシス回路
15の電流IM2 は発生しない。
【００９３】これに対して、VDD1＞VDD2の時には、比較
出力ノードCMPBは"H" 、インバータ回路INV1の出力は"
L" 、インバータ回路INV2の出力ノードCMPDは"H" であ
る。この時、インバータ回路INV2の出力"H" によりN21
はオン状態になり、ヒステリシス回路15の電流IM2 が発
生する。このIM2 によって、CMOS電圧比較回路12b のP2
のドレイン・ソース間電圧IDS が少し低下し、その分だ
けVDD1＞VDD2の検出基準が高くなる。
出力ノードCMPBは"H" 、インバータ回路INV1の出力は"
L" 、インバータ回路INV2の出力ノードCMPDは"H" であ
る。この時、インバータ回路INV2の出力"H" によりN21
はオン状態になり、ヒステリシス回路15の電流IM2 が発
生する。このIM2 によって、CMOS電圧比較回路12b のP2
のドレイン・ソース間電圧IDS が少し低下し、その分だ
けVDD1＞VDD2の検出基準が高くなる。
【００９４】つまり、CMOS電圧比較回路11b は、VDD1＜
VDD2の時とVDD1＞VDD2の時とで、ヒステリシス回路15に
よる影響が異なり（P2に流れる電流に差が発生する）、
入出力特性に差が発生し、ヒステリシス特性を持つよう
になる。
VDD2の時とVDD1＞VDD2の時とで、ヒステリシス回路15に
よる影響が異なり（P2に流れる電流に差が発生する）、
入出力特性に差が発生し、ヒステリシス特性を持つよう
になる。
【００９５】したがって、VDD1とVDD2の電位関係が緩慢
に切り替わる際にVDD1に微小なノイズ成分が混入した場
合、ヒステリシス特性を持つ図１７の電源電圧比較回路
によれば、前述した第２の実施形態と同様に、ヒステリ
シス出力ノードCMPDにヒゲ状のパルスが出力され難く、
誤動作を生じず、安定した比較結果を得ることができ
る。
に切り替わる際にVDD1に微小なノイズ成分が混入した場
合、ヒステリシス特性を持つ図１７の電源電圧比較回路
によれば、前述した第２の実施形態と同様に、ヒステリ
シス出力ノードCMPDにヒゲ状のパルスが出力され難く、
誤動作を生じず、安定した比較結果を得ることができ
る。
【００９６】
【発明の効果】上述したように本発明によれば、低電圧
動作が可能になり、パターン面積が小さくて済み、検出
精度が向上する電圧比較回路を内蔵した半導体集積回路
を提供することができる。
動作が可能になり、パターン面積が小さくて済み、検出
精度が向上する電圧比較回路を内蔵した半導体集積回路
を提供することができる。
【図１】本発明の半導体集積回路に形成された第１の実
施形態に係る電源電圧比較回路を示す回路図。
施形態に係る電源電圧比較回路を示す回路図。
【図２】図１の電源電圧比較回路の入出力特性の一例を
示す図。
示す図。
【図３】本発明の第２の実施形態に係る電源電圧比較回
路を示す回路図。
路を示す回路図。
【図４】図３の電源電圧比較回路の入出力特性（ヒステ
リシス特性を持つ）の一例を示す図。
リシス特性を持つ）の一例を示す図。
【図５】図３の電源電圧比較回路においてVDD1が一定の
時に立ち上がるVDD2に微小なノイズ成分が混入している
場合の入力電圧波形の一例および比較出力波形の一例な
らびにヒステリシス特性を持たない電源電圧比較回路の
電圧比較出力波形（誤動作例）を対比のために示す特性
図。
時に立ち上がるVDD2に微小なノイズ成分が混入している
場合の入力電圧波形の一例および比較出力波形の一例な
らびにヒステリシス特性を持たない電源電圧比較回路の
電圧比較出力波形（誤動作例）を対比のために示す特性
図。
【図６】本発明の第２の実施形態に係る電源電圧比較回
路の応用例として、不揮発性半導体メモリのウエルバイ
アス供給用の電源切換供給回路を示す回路図。
路の応用例として、不揮発性半導体メモリのウエルバイ
アス供給用の電源切換供給回路を示す回路図。
【図７】図６の電源電圧切換供給回路の動作例を示す波
形図。
形図。
【図８】本発明の第１の実施形態の変形例に係る電源電
圧比較回路を示す回路図。
圧比較回路を示す回路図。
【図９】図８の電源電圧比較回路の入出力特性を示す
図。
図。
【図１０】図８の電源電圧比較回路のトランジスタP2の
電流IMと電圧VMの関係（IM−VM特性）を示す図。
電流IMと電圧VMの関係（IM−VM特性）を示す図。
【図１１】図８の電源電圧比較回路の動作例を示すタイ
ミング図。
ミング図。
【図１２】本発明の第３の実施形態に係る電源電圧比較
回路を示す回路図。
回路を示す回路図。
【図１３】図１２の電源電圧比較回路のトランジスタP2
のIM−VM特性を示す図。
のIM−VM特性を示す図。
【図１４】図１２の電源電圧比較回路の入出力特性を示
す図。
す図。
【図１５】第３の実施形態の変形例に係る電源電圧比較
回路を示す回路図。
回路を示す回路図。
【図１６】図１５の電源電圧比較回路の入出力特性を示
す図。
す図。
【図１７】本発明の第４の実施形態に係る電源電圧比較
回路を示す回路図。
回路を示す回路図。
【図１８】従来の複数の電源を持つCMOS LSIに内蔵され
たCMOS型の電源電圧比較回路の一例を示す回路図。
たCMOS型の電源電圧比較回路の一例を示す回路図。
【図１９】図１８のソース結合ペアをなすCMOSFET を用
いた従来例の電源電圧比較回路の入出力特性の一例を示
す図。
いた従来例の電源電圧比較回路の入出力特性の一例を示
す図。
10…電源電圧比較回路、 11…定電流回路、 12…CMOS電圧比較回路、 13…出力回路、 VDD1…第１の高電位電源電圧、 VDD2…第２の高電位電源電圧、 CMP1…比較出力ノード、 GND …低電位電源。
フロントページの続き (72)発明者 諏訪部 裕之 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 (72)発明者 宇田川 修 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 Ｆターム(参考） 2G035 AA01 AA13 AB02 AC14 AD03 AD10 AD23 AD56 5J039 DA10 DB08 DC02 DC05 KK10 KK16 KK17 MM03 MM08 MM16
Claims (10)
- 【請求項１】 第１の電圧ノードにソースが接続され、
ドレイン・ゲート相互が接続され第１導電型の第１のMO
SFETと、 前記第１のMOSFETとドレイン同士が接続され、第２の電
圧ノードにソースが接続され、ゲートに第１のバイアス
電位が与えられる第２導電型の第２のMOSFETと、 第３の電圧ノードにソースが接続された第１導電型の第
３のMOSFETと、 前記第３のMOSFETとドレイン同士が接続され、前記第２
の電圧ノードにソースが接続され、ゲートに前記第１の
バイアス電位が与えられる第２導電型の第４のMOSFETと
を具備し、 前記第１の電圧ノードの電圧と前記第３の電圧ノードの
電圧との大小を比較した結果に応じて異なる論理レベル
の信号が前記第３のMOSFETのドレインから出力する電圧
比較回路を内蔵することを特徴とする半導体集積回路。 - 【請求項２】 前記第１の電圧ノードまたは第３の電圧
ノードと前記第２の電圧ノードとの間に接続され、前記
第１のバイアス電位を生成する定電流回路と、 前記第１の電圧ノードまたは第３の電圧ノードと前記第
２の電圧ノードとの間に接続され、前記電圧比較回路の
出力信号を同相または逆相で取り出す出力回路とをさら
に具備することを特徴とする請求項１記載の半導体集積
回路。 - 【請求項３】 第１の電圧ノードにソースが接続され、
ドレイン・ゲート相互が接続された第１導電型の第１の
MOSFETと、 第２の電圧ノードにソースが接続され、ゲートに第１の
バイアス電位が与えられる第２導電型の第２のMOSFET
と、 第３の電圧ノードにソースが接続された第１導電型の第
３のMOSFETと、 前記第３のMOSFETとドレイン同士が接続され、前記第２
の電圧ノードにソースが接続され、ゲートに前記第１の
バイアス電位が与えられる第２導電型の第４のMOSFET
と、 前記第１のMOSFETとドレイン同士が接続され、ソースが
前記第２のMOSFETのドレインに接続され、ゲートに第２
のバイアス電位が与えられる第２導電型の第５のMOSFET
とを具備し、 前記第２のMOSFETおよび第４のMOSFETの各ゲートに第１
のバイアス電位が与えられ、前記第１の電圧ノードの電
圧と前記第３の電圧ノードの電圧との大小を比較した結
果に応じて異なる論理レベルの信号が前記第３のMOSFET
のドレインから出力する電圧比較回路を内蔵することを
特徴とする半導体集積回路。 - 【請求項４】 前記第１の電圧ノードまたは第３の電圧
ノードと前記第２の電圧ノードとの間に接続され、前記
第１のバイアス電位を生成する定電流回路と、 前記第１の電圧ノードまたは第３の電圧ノードと前記第
２の電圧ノードとの間に接続され、前記電圧比較回路の
出力信号を同相または逆相で取り出す出力回路と、 前記第１の電圧ノードまたは第３の電圧ノードと前記第
２の電圧ノードとの間に接続され、前記第２のバイアス
電位を生成する動作点設定回路とをさらに具備すること
を特徴とする請求項３記載の半導体集積回路。 - 【請求項５】 前記出力回路は、 ソースが前記第２の電圧ノードに接続され、ゲートに前
記電圧比較回路の出力信号が入力する第２導電型の第１
３のMOSFETと、 前記第１の電圧ノードまたは第３の電圧ノードと前記第
１３のMOSFETのドレインとの間に接続された抵抗負荷
と、 前記第１３のMOSFETのドレインと比較出力ノードとの間
に挿入された１段または複数段のインバータ回路とを具
備することを特徴とする請求項２または４記載の半導体
集積回路。 - 【請求項６】 前記出力回路の出力信号を帰還させるこ
とにより、前記電圧比較回路の電圧比較特性にヒステリ
シス特性を持たせるヒステリシス回路をさらに具備する
ことを特徴とする請求項１乃至５のいずれか１項に記載
の半導体集積回路。 - 【請求項７】 前記ヒステリシス回路は、 前記第３のMOSFETのドレインと前記第２の電圧ノードと
の間で直列に接続された第２導電型の第６のMOSFETおよ
び第７のMOSFETを具備し、前記第６のMOSFETのゲートに
前記出力回路から前記電圧比較回路の出力信号とは逆相
の信号が与えられ、前記第７のMOSFETのゲートに前記第
１のバイアス電位が与えられることを特徴とする請求項
６記載の半導体集積回路。 - 【請求項８】 前記出力回路の出力信号の論理レベルに
応じて前記第１の電圧ノードの電圧または第３の電圧ノ
ードの電圧を切換選択してウエルバイアス供給ノードに
出力する電圧切換選択回路をさらに具備することを特徴
とする請求項請求項２、４乃至７のいずれか１項に記載
の半導体集積回路。 - 【請求項９】 前記電圧切換選択回路は、 前記第１の電圧ノードにソースが接続され、ドレインが
前記ウエルバイアス供給ノードに接続された第１導電型
の第８のMOSFETと、 前記第３の電圧ノードにソースが接続され、ドレインが
前記ウエルバイアス供給ノードに接続され、ゲートに前
記出力回路の出力信号が与えられる第１導電型の第９の
MOSFETと、 前記ウエルバイアス供給ノードにソースが接続され、ゲ
ートに前記出力回路の出力信号が与えられ、ドレインが
前記第８のMOSFETのゲートに接続される第１導電型の第
１０のMOSFETと、 前記第１０のMOSFETとドレイン同士が接続され、前記第
２の電圧ノードにソースが接続され、ゲートに前記出力
回路の出力信号が与えられる第２導電型の第１１のMOSF
ETとからなることを特徴とする請求項８記載の半導体集
積回路。 - 【請求項１０】 前記定電流回路は、 前記第１の電圧ノードまたは第３の電圧ノードに一端が
接続された定電流源と、 前記定電流源の他端と前記第２の電圧ノードとの間に接
続され、ドレイン・ゲート相互が接続された第２導電型
の第１２のMOSFETと、 第１の電圧ノードまたは第３の電圧ノードに一端が接続
され、ドレイン・ゲート相互が接続された第１導電型の
第１３のMOSFETと、 前記第１３のMOSFETとドレイン同士が接続され、ソース
が前記第２の電圧ノードとの間に接続され、前記第１２
のMOSFETとゲート同士が接続された第２導電型の第１４
のMOSFETとからなり、 前記第１２のMOSFETのドレインから前記第１のバイアス
信号が出力し、 前記動作点設定回路は、 第１の電圧ノードまたは第３の電圧ノードに一端が接続
され、前記第１３のMOSFETとゲート同士が接続された第
１導電型の第１５のMOSFETと、 前記第１５のMOSFETとドレイン同士が接続され、ドレイ
ン・ゲート相互が接続された第２導電型の第１６のMOSF
ETと、 前記第１６のMOSFETのソースと前記第２の電圧ノードと
の間に接続され、ドレイン・ゲート相互が接続された第
２導電型の第１７のMOSFETとからなることを特徴とする
請求項４記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001031278A JP3816755B2 (ja) | 2001-02-07 | 2001-02-07 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001031278A JP3816755B2 (ja) | 2001-02-07 | 2001-02-07 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002237742A true JP2002237742A (ja) | 2002-08-23 |
| JP3816755B2 JP3816755B2 (ja) | 2006-08-30 |
Family
ID=18895385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001031278A Expired - Fee Related JP3816755B2 (ja) | 2001-02-07 | 2001-02-07 | 半導体集積回路 |
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|---|---|
| JP (1) | JP3816755B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7081785B2 (en) | 2003-04-24 | 2006-07-25 | Matsushita Electric Industrial Co., Ltd. | Comparing circuit and offset compensating apparatus |
| JP2009071653A (ja) * | 2007-09-14 | 2009-04-02 | Yamaha Corp | コンパレータ |
| JP2014049889A (ja) * | 2012-08-30 | 2014-03-17 | Lapis Semiconductor Co Ltd | 電圧比較回路 |
| JP2015208088A (ja) * | 2014-04-18 | 2015-11-19 | 富士通セミコンダクター株式会社 | 電源切り替え回路、半導体集積回路、無線装置、無線システム及び電源切り替え方法 |
| JP2016181219A (ja) * | 2015-03-25 | 2016-10-13 | ラピスセミコンダクタ株式会社 | 半導体装置 |
| CN110196397A (zh) * | 2018-02-27 | 2019-09-03 | 精工爱普生株式会社 | 电源电压检测电路、半导体装置以及电子设备 |
| JP2020501474A (ja) * | 2016-12-05 | 2020-01-16 | 日本テキサス・インスツルメンツ合同会社 | 電圧クランプ回路 |
-
2001
- 2001-02-07 JP JP2001031278A patent/JP3816755B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN110196397B (zh) * | 2018-02-27 | 2023-04-21 | 精工爱普生株式会社 | 电源电压检测电路、半导体装置以及电子设备 |
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