JP2009071653A - コンパレータ - Google Patents
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Abstract
【解決手段】 差動増幅回路10の後段のソース接地増幅回路20Aにおいて、差動増幅回路10の出力信号V2がゲートに与えられるNチャネル電界効果トランジスタ21と、その定電流負荷としてのPチャネル電界効果トランジスタ22との間にはPチャネル電界効果トランジスタ23が介挿されている。Pチャネル電界効果トランジスタ23のゲートには、電圧B=VDD/2が与えられる。Pチャネル電界効果トランジスタ23は、電源電圧VDDが低い状態において、差動増幅回路10に対する入力電圧VrefおよびVinが一致したときに、Pチャネル電界効果トランジスタ22の動作点を差動増幅回路10のPチャネル電界効果トランジスタ13の動作点に近づける。
【選択図】図1
Description
<第1実施形態>
図1は、この発明の第1実施形態であるコンパレータ1Aの構成を示す回路図である。なお、この図において、上述した図3に示す各部と対応する部分には同一の符号を付け、その説明を省略する。本実施形態によるコンパレータ1Aの改良点はソース接地増幅回路20Aにある。このソース接地増幅回路20Aは、従来のコンパレータ1のソース接地増幅回路20(図3参照)に対し、Pチャネル電界効果トランジスタ23を追加した構成となっている。このPチャネル電界効果トランジスタ23は、差動増幅回路10におけるPチャネル電界効果トランジスタ11および12の2倍のトランジスタサイズを有しており、ソースがPチャネル電界効果トランジスタ22のドレインに接続され、ドレインがNチャネル電界効果トランジスタ21のドレインに接続されている。そして、このPチャネル電界効果トランジスタ23のドレインとNチャネル電界効果トランジスタ21のドレインとの接続点が、電圧VrefおよびVinの比較結果を示す信号Voutを出力する出力端子となっている。
図2は、この発明の第2実施形態であるコンパレータ1Bの構成を示す回路図である。なお、この図2において、上述した図3および図1に示す各部と対応する部分には同一の符号を付け、その説明を省略する。
Claims (2)
- 各々のソースが共通接続され、比較対象である第1および第2の入力電圧が各々のゲートに与えられる第1および第2の電界効果トランジスタと、定電圧がゲートに与えられ、ドレイン電流を前記第1および第2の電界効果トランジスタの各ソースの共通接続点に供給する第3の電界効果トランジスタと、前記第1および第2の電界効果トランジスタの各ドレイン電流の電流路となり、カレントミラー回路を構成する第4および第5の電界効果トランジスタを含む差動増幅回路と、
前記差動増幅回路における前記第1または第2の電界効果トランジスタの一方のドレイン電圧がゲートに与えられる第6の電界効果トランジスタと、相互に直列に接続され、前記第6の電界効果トランジスタのドレイン電流の電流路となる第7および第8の電界効果トランジスタとを具備し、前記第7の電界効果トランジスタのゲートには前記第3の電界効果トランジスタのゲートに与えられるものと同じ定電圧が与えられ、前記第8の電界効果トランジスタのゲートには、前記第8の電界効果トランジスタをON状態とする定電圧が与えられ、前記第6の電界効果トランジスタのドレインから前記第1および第2の入力電圧に関する比較結果を示す信号を出力するソース接地増幅回路と
を具備することを特徴とするコンパレータ。 - 前記差動増幅回路は、各々のソースが共通接続され、第1および第2の比較用電圧が各々のゲートに与えられ、各々のドレイン電流を前記第4および第5の電界効果トランジスタに流す第9および第10の電界効果トランジスタと、前記第3の電界効果トランジスタのゲートに与えられるものと同じ定電圧がゲートに与えられ、ドレイン電流を前記第9および第10の電界効果トランジスタの各ソースの共通接続点に供給する第11の電界効果トランジスタとを具備し、
前記ソース接地増幅回路は、前記第6の電界効果トランジスタのドレインから前記第1および第2の入力電圧の電圧差と前記第1および第2の比較用入力電圧の電圧差との比較結果を示す信号を出力することを特徴とする請求項1に記載のコンパレータ。
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JP2007238964A JP2009071653A (ja) | 2007-09-14 | 2007-09-14 | コンパレータ |
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2007
- 2007-09-14 JP JP2007238964A patent/JP2009071653A/ja active Pending
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