JP2007116569A - オペアンプの開放利得調整回路 - Google Patents

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Abstract

【課題】 オペアンプの開放利得を下げることができるようにする。
【解決手段】 ２つの入力端子ＩＮ１，ＩＮ２より入力される信号の差分に基づいて差動増幅動作を行う差動増幅回路１１と、差動増幅回路１１の出力に接続されたソース接地アンプＭ５とを備えたオペアンプにおいて、ソース接地アンプＭ５のゲートに接続されたバイアス抵抗Ｒbと、バイアス抵抗Ｒbに接続されたバイアス回路Ｍ２０とを備え、ソース接地アンプＭ５のゲートバイアスを、バイアス回路Ｍ２０からバイアス抵抗Ｒbを介して供給することにより、ソース接地アンプＭ５の入力抵抗がバイアス抵抗Ｒbにより決まるようにし、ソース接地アンプＭ５の入力抵抗を小さくすることができるようにする。
【選択図】 図１

Description

本発明は、オペアンプの開放利得調整回路に関し、特に、入力段における差動増幅回路の出力を後段のソース接地アンプで取り出す形式のオペアンプにおける開放利得の調整回路に用いて好適なものである。
パワーアンプには、動作点の違いによりＡ級、ＡＢ級、Ｂ級、Ｃ級、Ｄ級などのアンプがある。このうちＡ級、ＡＢ級アンプはオーディオ用としてよく使用され、低消費電流を実現するために交流信号の上半分（正の半周期）と下半分（負の半周期）とを別々のトランジスタで動作させる「ＡＢ級プッシュプル方式」を採用する場合が多い。ＡＢ級プッシュプル方式では、プッシュプル接続された出力トランジスタで上半分と下半分を駆動することにより出力信号を作っている。
図２は、従来のＡ級動作によるオペアンプの構成例を示す図である。図２において、１１は差動増幅回路であり、２つのトランジスタＭ１，Ｍ２から成る差動対と、差動増幅回路１１の出力をダブルエンドで取り出すための電流ミラー回路Ｍ３，Ｍ４と、差動対に接続された定電流回路Ｉcとから構成されている。差動対を構成する一対のトランジスタＭ１，Ｍ２は、そのゲートが２つの入力端子ＩＮ１，ＩＮ２に接続されている。
また、２つのトランジスタＭ１，Ｍ２のソースどうしが互いに共通に接続され、これらの共通ソースに定電流回路Ｉcの一端が接続されている。定電流回路Ｉcの他端は接地されている。また、これら２つのトランジスタＭ１，Ｍ２のドレインは、それぞれトランジスタＭ３，Ｍ４を介して電源ＶＤＤに接続されている。トランジスタＭ３，Ｍ４どうしは電流ミラーにて接続されている。
Ｒ１，Ｒ２はバイアス抵抗であり、トランジスタＭ１，Ｍ２に対してバイアス電圧ＶＢを与える。また、Ｍ５は差動増幅回路１１の出力信号がゲートに供給されるソース接地型のトランジスタであり、ソース接地アンプとして機能する。このソース接地アンプＭ５は、そのドレインが定電流回路Ｉoに接続されるとともに、出力端子ＯＵＴに接続されている。また、ソース接地アンプＭ５のソースは電源ＶＤＤに接続されている。このように、従来のＡ級アンプは、差動増幅回路１１の出力をソース接地アンプＭ５で取り出す形式となっている（例えば、特許文献１参照）。
特開２００５−２１５８９７号公報
しかしながら、上記図２に示したような従来の技術では、ソース接地アンプＭ５の入力抵抗が高くなり、オペアンプの開放利得が大きくなってしまう。オペアンプを適用する応用回路の種類や用途によっては、オペアンプの開放利得を下げたい場合があるが、そのような場合に図２のような従来の回路構成は使用することができないという問題があった。
本発明は、このような問題を解決するために成されたものであり、オペアンプの開放利得を下げることができるようにすることを目的とする。
上記した課題を解決するために、本発明によるオペアンプの開放利得調整回路は、２つの入力端子より入力される信号の差分に基づいて差動増幅動作を行う差動増幅回路と、差動増幅回路の出力に接続されたソース接地アンプとを備えたオペアンプに対して適用され、ソース接地アンプのゲートに接続されたバイアス抵抗と、バイアス抵抗に接続されたバイアス回路とを備えている。
上記のように構成した本発明によれば、ソース接地アンプのゲートバイアスがバイアス回路からバイアス抵抗を介して供給される。これにより、ソース接地アンプの入力抵抗はバイアス抵抗により決定される。このようなバイアス抵抗の存在により、ソース接地アンプの入力抵抗を小さくすることができ、これを以ってオペアンプの開放利得を小さくすることができる。
以下、本発明の一実施形態を図面に基づいて説明する。図１は、本発明の開放利得調整回路を実施したオペアンプの構成例を示す図である。本実施形態のオペアンプは、ＣＭＯＳプロセスにより構成されている。なお、この図１において、図２に示した構成要素と同一の機能を有する構成要素には同一の符号を付している。
図１に示すように、本実施形態のオペアンプは、差動増幅回路１１の出力をソース接地アンプＭ５で取り出す構成となっている。差動増幅回路１１は、２つのトランジスタＭ１，Ｍ２から成る差動対と、差動増幅回路１１の出力をダブルエンドで取り出すための電流ミラー回路Ｍ３，Ｍ４と、差動対に接続された定電流回路Ｉcとを備えて構成されている。
ソース接地アンプＭ５は、そのゲートが差動増幅回路１１の出力に接続され、ソースが電源ＶＤＤに接続されている。また、ソース接地アンプＭ５のドレインは定電流回路Ｉoに接続されるとともに、出力端子ＯＵＴに接続されている。
本実施形態では更に、ソース接地アンプＭ５のゲートにバイアス抵抗Ｒbを接続する。また、電源ＶＤＤと定電流回路Ｉo１との間にトランジスタＭ２０を接続している。トランジスタＭ２０はバイアス回路として機能するものであり、そのゲートとドレインとを接続してある。トランジスタＭ２０のドレインは定電流回路Ｉo１に接続されている。バイアス抵抗Ｒbは、トランジスタＭ２０のゲートに接続する。
このように、本実施形態では、ソース接地アンプＭ５のゲートバイアスは、ゲートとドレインとを接続したトランジスタＭ２０（バイアス回路）からバイアス抵抗Ｒbを介して供給する。このように構成すると、ソース接地アンプＭ５の入力抵抗（差動増幅回路１１の負荷抵抗）はバイアス抵抗Ｒbにより決まる。これにより、バイアス抵抗Ｒbを適当な値とすることにより、ソース接地アンプＭ５の入力抵抗を小さくすることができ、オペアンプの開放利得を小さくすることができる。
また、ソース接地アンプＭ５のドレイン電流はトランジスタＭ２０のドレイン電流により決定される。トランジスタＭ５，Ｍ２０は電流ミラー回路を構成しているため、トランジスタＭ５，Ｍ２０のサイズを同一にすれば、これらに流れるドレイン電流を等しくすることができる。
なお、上記実施形態において、バイアス抵抗Ｒbは可変抵抗としても良い。その他、上記実施形態は、何れも本発明を実施するにあたっての具体化の一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその精神、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の開放利得調整回路は、入力段における差動増幅回路の出力を後段のソース接地アンプで取り出す形式のオペアンプに有用である。
本発明の開放利得調整回路を実施したオペアンプの構成例を示す図である。 従来のオペアンプの構成を示す図である。
符号の説明
１１ 差動増幅回路
Ｍ５ ソース接地アンプ
Ｍ２０ バイアス回路
Ｒb バイアス抵抗

Claims (3)

  1. ２つの入力端子より入力される信号の差分に基づいて差動増幅動作を行う差動増幅回路と、上記差動増幅回路の出力に接続されたソース接地アンプとを備えたオペアンプに対して適用される開放利得調整回路であって、
    上記ソース接地アンプのゲートに接続されたバイアス抵抗と、
    上記バイアス抵抗に接続されたバイアス回路とを備えたことを特徴とするオペアンプの開放利得調整回路。
  2. 上記バイアス回路は、ゲートとドレインとを接続したトランジスタにより構成され、当該トランジスタのゲートに上記バイアス抵抗を接続したことを特徴とする請求項１に記載のオペアンプの開放利得調整回路。
  3. 上記ソース接地アンプとトランジスタサイズと上記バイアス回路のトランジスタサイズとを同一にしたことを特徴とする請求項２に記載のオペアンプの開放利得調整回路。
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