JP3545142B2 - 差動増幅器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は差動増幅器に関し、特にその動作周波数が数ＧＨｚ以上におよぶ広範囲にわたって、十分な電圧利得が得られるシングルエンド入力インターフェースにて使用されるのに適した差動増幅器に関するものである。
【０００２】
【従来の技術】
図１４は、例えば、“Ｂｉｐｏｌａｒ ａｎｄ ＭＯＳ Ａｎａｌｏｇ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ ｄｅｓｉｇｎ”（ＡＬＡＮ Ｂ．ＧＲＥＢＥＮＥ著）に記載された従来の入力インターフェースを有する差動増幅器を示す回路図であり、図において、１は入力信号ＤのＤＣ電位を一定のレベルに降下させるための第１のレベルシフト回路、２は入力リファレンス電圧ＶＲ を第１のレベルシフト回路１と同じだけ電圧降下させるための第２のレベルシフト回路、３は、前記第１および第２のレベルシフト回路１，２に直接あるいはカスケード接続され図示しないさらなるレベルシフト回路を介して後段に接続された差動増幅器である。
【０００３】
また、上記第１のレベルシフト回路１において、入力信号Ｄは、ソースフォロア電界効果トランジスタ（以下、ＦＥＴと記す）４のゲート端子から入力される。そして入力信号Ｄは、そのアノード電極が前記ＦＥＴ４のソース電極に接続された一個あるいは複数個のダイオードが直列に接続されてなるレベルシフト用ダイオード６が定電流源ＦＥＴ５により供給される電流によって発生する順方向電圧分だけそのＤＣ電位が降下する。例えば上記ダイオードとしてＧａＡｓショットキーダイオードを用いた場合、ダイオード１個分のレベルシフト量は０．６Ｖ程度となる。上記第２のレベルシフト回路２についても同様に、入力リファレンス電圧ＶＲ はソースフォロアＦＥＴ７のゲート端子に入力され、レベルシフト用ダイオード８を介してその電位が降下した後、出力される。９は上記第２のレベルシフト回路２の定電流源である。
【０００４】
また、上記差動増幅器３において、１０および１１はソース結合トランジスタ対を構成するＦＥＴであり、ＦＥＴ１０のゲートには高周波信号が入力され、また、ＦＥＴ１１のゲートにはＤＣ電位が供給されるようになっている。１２はレベルシフト用ダイオードであり、出力信号のＤＣレベルをさげる役割を果たしている。１３および１４は各々上記ＦＥＴ１０及びＦＥＴ１１のドレインに直列接続された負荷抵抗である。また、１５は上記ソース結合トランジスタ対を構成するＦＥＴ１０，１１のソースに接続された定電流源である。
【０００５】
次に上記差動増幅器３の動作について、図１５（ａ） に示される信号波形図を用いて説明する。ある時間Ｔａｒｂ において、図中実線で示すデータ信号Ｖ１
【０００６】
【数１】
【０００７】
がＦＥＴ１０のゲート電極に入力され、ＦＥＴ１１の端子には図中点線で示す位相反転信号Ｖ２
【０００８】
【数２】
【０００９】
が入力されている。そして、差動増幅器３の２つの入力に共通に含まれる同相成分Ｖｃｏｍ 及び差動成分Ｖｄｉｆ を次のように定義する。
【００１０】
【数３】
【００１１】
これらを用いると差動増幅器３の入力信号は以下の様に書き換えられる。
【００１２】
【数４】
【００１３】
差動増幅器３の差動利得をＡｄとし、同相利得をＡｃとすると、ＦＥＴ１０と負荷抵抗１３との接続点である出力ＯＵＴ での出力電位ＶＯＵＴ と、ＦＥＴ１１と負荷抵抗１４との接続点である出力／ＯＵＴでの出力電位Ｖ／ＯＵＴは以下のように表される。
【００１４】
【数５】
【００１５】
２つの出力端での電位差△ＶＯＵＴ を出力とすると、
【００１６】
【数６】
【００１７】
となり、差動成分の利得のみを取り出すことができる。
次に、差動増幅器３において、図１５（ｂ） で表されるようなシングルエンド入力をしたときの動作について説明する。シングルエンド入力の場合、ＦＥＴ１１のゲート端子にはＤＣ電位Ｖ２ ＝ＶＤ （図中点線）が与えられる。同相成分Ｖｃｏｍ 及び差動成分Ｖｄｉｆ はおのおの、
【００１８】
【数７】
【００１９】
で表され、また各出力端での出力電圧は、
【００２０】
【数８】
【００２１】
この時電位差△ＶＯＵＴ は、
【００２２】
【数９】
【００２３】
となる。
従って、シングルエンド入力の時の利得は、入力信号Ｖ１の振幅ＶＤ ＿ＰＰと電位差△ＶＯＵＴ との関係で考えると、差動入力時の１／２になることがわかる。図１６は上記シングルエンド入力時のレベルシフト回路１，２の入力波形（図１６（ａ） ）、及び出力波形（図１６（ｂ） ）と、差動増幅器３の出力波形（図１６（ｃ） ）との関係を時間軸を基準として見たときの図である。図１６（ｂ） から分かるように、シングルエンド入力では、第２のレベルシフト回路２の出力はその入力ＶＲ が一定電位であるために、これを反映してフラットな波形となっている。
【００２４】
ところで、近年の光通信においては長距離・大容量化が進んでおり、これに用いられる光送受信器に対しては高速・高感度化が要求されている。光送受信器は広帯域増幅器や、入力信号のＨ，Ｌレベルを区別するための識別器や、レーザダイオードを駆動するためのドライバなどで構成される。これらの回路は、Ｇｂｐｓ 以上の伝送速度が要求される場合、高速化に有利な差動増幅器（または、ソース結合型ＦＥＴロジック：ＳＣＦＬ）で構成されている場合が多い。例えば、識別器において入力感度を向上させたい場合、差動増幅器で構成される入力バッファの利得（差動利得Ａｄ ）を上げる必要がある。入力バッファへの入力方法は、差動増幅器の２つの入力端子に差動（データ信号とその位相反転信号）の信号を入力する場合、２入力間の位相差を精密に合わせる必要があり、そのために信号源と回路の入力との間を結ぶ配線の長さを調節したり、あるいは入力端子の一方側に位相調整用の回路を追加することになり、システム設計が複雑になるため、シングルエンド入力が一般的である。従って、利得を上げたいにもかかわらず、シングルエンド入力を行っているために利得を半分損していることになる。
【００２５】
詳述すると、差動増幅器３において、差動利得Ａｄ はソース結合ＦＥＴ１０，１１のトランスコンダクタンスｇｍと負荷抵抗１３，１４の抵抗値に比例している。したがって、利得を上げるためにはトランスコンダクタンスｇｍあるいは抵抗値、またはその両方を大きくすればよい。しかしながら、ゲート長が決まっているＦＥＴを使用する場合、トランスコンダクタンスｇｍを大きくするためにはＦＥＴのゲート幅を大きくしなければならないので、ＦＥＴのゲート・ソース間あるいはゲート・ドレイン間の容量の増加を招く。一方、負荷抵抗値を大きくすると、出力端に接続される負荷の寄生容量、たとえば次段である出力ＯＵＴ 、／ＯＵＴに接続されたＦＥＴの入力容量等、とにより形成されるＣＲ時定数が増加する。
【００２６】
結果として、トランスコンダクタンスｇｍあるいは抵抗値の増加は、入力バッファが使用される帯域において所期の利得が得られる帯域が狭まり、いわゆる帯域劣化の原因となる。すなわち図１７に示すように、通常、周波数ｆの領域まで所期の利得が得られていたものが、周波数ｆよりも低い周波数ｆ′までの領域でしか得られなくなる。また、高利得化のために、増幅器（入力バッファ）の段数を増やす場合、上述したように、帯域劣化による影響が前段の増幅器から後段の増幅器へ信号が伝送されるに従って加算され、一層帯域劣化が促進されたり、また、消費電流増加の原因となる。以上のことから、１０Ｇｂｐｓ以上の光通信システムの光送受信器に差動増幅器を適用し、該差動増幅器を構成するソース結合ＦＥＴのトランスコンダクタンスｇｍや、ソース結合ＦＥＴに直列接続される抵抗の抵抗値を増加させることで、高利得化を図ることは困難であるという問題があった。
【００２７】
【発明が解決しようとする課題】
従来の差動増幅器は以上のように構成されており、シングルエンド入力を行う場合には、差動入力時の半分以下の利得しか得られないという問題点があった。
【００２８】
本発明は上記問題を解決するためになされたもので、シングルエンド入力を行う場合にも十分な利得を得ることができる差動増幅器を提供することを目的とする。
【００２９】
【課題を解決するための手段】
この発明の請求項１に係る差動増幅器は、第１の入力信号と第２の入力信号とを独立的に入力して第１の入力信号と第２の入力信号との差電圧を増幅する差動増幅器において、データ信号を上記第１の入力信号として外部より入力される第１のソースフォロア回路と、一定電位の信号が上記第２の入力信号として入力される第２のソースフォロア回路と、上記第１のソースフォロア回路の任意の接続点より上記データ信号と同位相の信号を取り出し、これを上記第２のソースフォロア回路の電流源ＦＥＴのゲート端子に入力するバイアス回路とを備え、上記バイアス回路を構成する第１及び第２のソースフォロア回路の出力をそれぞれ、上記第１及び第２の入力信号として差動増幅器に供給するように構成したものである。
【００３０】
また、この発明の請求項２に係る差動増幅器は、上記請求項１記載の差動増幅器において、上記バイアス回路を、上記第１のソースフォロア回路から上記データ信号と同位相の信号を取り出す点と上記第２のソースフォロア回路の定電流源ＦＥＴのゲート端子間を結合するバイパスコンデンサと、上記第２のソースフォロア回路電流源ＦＥＴのゲートバイアスを与えるバイアス抵抗とを用いて構成したものである。
【００３１】
また、この発明の請求項３に係る差動増幅器は、上記請求項１記載の差動増幅器において、上記バイアス回路を、上記第１のソースフォロア回路から上記データ信号と同位相の信号を取り出す点と上記第２のソースフォロア回路の定電流源ＦＥＴのゲート端子間を結合する逆バイアス状態のダイオードと、上記第２のソースフォロア回路電流源ＦＥＴのゲートバイアスを与えるバイアス抵抗とを用いて構成したものである。
【００３２】
また、この発明の請求項４に係る差動増幅器は、上記請求項２記載の差動増幅器において、上記バイアス抵抗と直列にインダクタを挿入して設け、上記第２のソースフォロア回路電流源ＦＥＴの入力容量による位相遅れを補償するようにしたものである。
【００３３】
また、この発明の請求項５に係る差動増幅器は、上記請求項２記載の差動増幅器において、上記バイパスコンデンサと並列に抵抗を挿入して設け、上記バイパス回路を構成するバイパスコンデンサによる位相進みを補償するようにしたものである。
【００３４】
また、この発明の請求項６に係る差動増幅器は、上記請求項１記載の差動増幅器において、上記バイアス回路を、上記第１のソースフォロア回路から上記データ信号と同位相の信号を取り出す点と上記第２のソースフォロア回路の定電流源ＦＥＴのゲート端子間を結合するバイパス抵抗と、上記第２のソースフォロア回路電流源ＦＥＴのゲートバイアスを与えるバイアス抵抗とを用いて構成したものである。
【００３５】
また、この発明の請求項７に係る差動増幅器は、上記請求項５記載の差動増幅器において、上記第２のソースフォロア回路電流源ＦＥＴのゲートバイアスを与えるバイアス抵抗と並列にコンデンサを接続し、上記第２のソースフォロア回路電流源ＦＥＴの入力容量を増大させるようにしたものである。
【００３６】
また、この発明の請求項８に係る差動増幅器は、上記請求項７記載の差動増幅器において、上記コンデンサとして可変容量コンデンサを用いるようにしたものである。
【００３７】
また、この発明の請求項９に係る差動増幅器は、上記請求項８記載の差動増幅器において、上記可変容量コンデンサを、その上地電極が複数に分割され、それぞれの分割された上地電極が配線により結合されてなるＭＩＭキャパシタで構成したものである。
【００３８】
また、この発明の請求項１０に係る差動増幅器は、上記請求項８記載の差動増幅器において、上記可変容量コンデンサをダイオードを用いて構成したものである。
【００３９】
【発明の実施の形態】
実施の形態１．
図１は本発明の実施の形態１による差動増幅器の構成を示す図である。図１において、図１２と同一符号は同一または相当部分を示し、１６は第１のレベルシフト回路から信号を取り出し、これを第２のレベルシフト回路２の電流源ＦＥＴ９のゲート端子に入力するためのバイアス回路である。このバイアス回路１６によって、第２のレベルシフト回路２の電流源ＦＥＴ９のゲート端子に、入力信号と同位相の信号が入力されると第２のレベルシフト回路２の電流源の電流が変化するように構成されている。上記バイアス回路１６は、第１のレベルシフト回路１の出力がバイパスコンデンサ１７に入力され、ここで高周波のみが取り出され、電流源ＦＥＴ９のゲートに向けて出力されるように構成されている。また、バイパスコンデンサ１７と電流源ＦＥＴ９のゲートとの間には、電流源ＦＥＴ９のゲートバイアスを補償するためのゲートバイアス用抵抗１８が設けられている。
【００４０】
図２は、上記図１に示した構成の差動増幅器をＩＣ化したときのソースフォロア回路１，２、及びバイアス回路１６で構成される入力位相反転機能つき入力インターフェース回路のパターンレイアウトを示す図である。この図２ではバイパスコンデンサとしてＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ ）を用いている。
【００４１】
次に動作について説明する。
入力信号ＤがＨｉｇｈレベルの時は、第２のレベルシフト回路２を構成する電流源ＦＥＴ９のゲート電圧が上昇してその電流が増加する。同時に、ソースフォロアＦＥＴ７に流れる電流も増加するが、そのゲート電圧が一定レベルＶＲ に固定されているので、そのソース電位は降下する。逆に、上記入力信号ＤがＬｏｗレベルのときは、第２のレベルシフト回路２を構成する電流源ＦＥＴ９のゲート電圧が下がり、その電流は減少する。これに応じて、ソースフォロアＦＥＴ７のソース電位は上昇する。
【００４２】
本バイアス回路１６を用いた場合、第２のレベルシフト回路２を構成する電流源ＦＥＴ９のゲート電位はＶＳＳを中心に変化するため、ＤＣ成分を呈する出力レベルは第１および第２のレベルシフト回路１，２共に等しく、ＲＦ成分に関して第２のレベルシフト回路２からの出力信号は、第１のレベルシフト回路１の出力信号の逆位相となり、上記第１及び第２のレベルシフト回路１，２の出力が後段の差動増幅器３の２つの入力端子に入力されるときには、あたかも差動入力のようになり、従って差動増幅器としての利得が向上することになる。
【００４３】
図３は本実施の形態１において、シングルエンド入力時のレベルシフト回路１，２の入力波形（図３（ａ） ）、及び出力波形（図３（ｂ） ）と、差動増幅器３の出力波形（図３（ｃ） ）との関係を時間軸を基準として見たときの図である。図３（ｂ） から分かるように、シングルエンド入力では、第２のレベルシフト回路２の出力はその入力ＶＲ が一定電位であるが、バイアス回路１６によって、第１のレベルシフト回路１から取り出された出力がその電流源ＦＥＴ９に入力される構成となっているため、これを反映して、第１のレベルシフト回路１の出力を反転した形状に近い形状の波形となっている。
【００４４】
また、図４は本実施の形態１による差動増幅器を用いてシングルエンド入力したときの周波数と電圧利得との関係を示すシミュレーション結果を示す図であり、この図から、従来の差動増幅器を用いてシングルエンド入力したときに比べて、高い利得が得られていることが分かる。
【００４５】
このように本実施の形態１によれば、入力信号Ｄが入力される第１のレベルシフト回路１の出力を、入力リファレンス電圧ＶＲが入力される第２のレベルシフト回路２の電流源ＦＥＴ９のゲートに入力するバイアス回路１６を設けたので、第２のレベルシフト回路２の出力には一定の電圧ではなく、常に入力信号Ｄと逆位相の波形を有する信号が出力されるようになる。そして、上記第１および第２のレベルシフト回路１，２の出力を、直接あるいは他のレベルシフト回路を介して後段の差動増幅器３の２つの入力端子に入力するように構成することにより、差動増幅器３はあたかも差動入力が行われたときのように動作し、シングルエンド入力時よりも大きな利得が得られるようになる。
【００４６】
実施の形態２．
図５は本実施の形態２による差動増幅器の構成を示す図である。図５において、図１と同一符号は同一または相当部分を示し、１６１は第１のレベルシフト回路から信号を取り出し、これを第２のレベルシフト回路２の電流源ＦＥＴ９のゲート端子に入力するためのバイアス回路である。
【００４７】
本実施の形態２においては、上記実施の形態１におけるバイアス回路１６を構成するバイパスコンデンサ１７に代えてダイオード１９を用いるようにした点が特徴である。
【００４８】
すなわち、１９は図１に示したバイパス回路１６を構成するバイパスコンデンサ１７の代わりに用いられた逆方向バイアス状態のダイオードである。逆方向バイアス状態のダイオード１９の等価回路は、抵抗成分と容量成分の直列接続で表され、従って回路の動作としては上記実施の形態１と同様な動作を行うことになる。
【００４９】
本実施の形態２では、上記ダイオード１９として、例えば、ＦＥＴのショットキー特性を利用した、いわゆるショットキーダイオードを用いることにより、上記実施の形態１のように、ＭＩＭキャパシタを用いた場合に比べてＭＩＭ工程が不要になるためプロセスの工程数を削減することができ、また、パターンレイアウト上においてもその占有面積を小さいものとすることができ、集積化に有利である。
【００５０】
実施の形態３．
図６は本実施の形態３による差動増幅器の構成を示す図である。図６において、図１と同一符号は同一または相当部分を示し、１６２は第１のレベルシフト回路から信号を取り出し、これを第２のレベルシフト回路２の電流源ＦＥＴ９のゲート端子に入力するためのバイアス回路である。
【００５１】
本実施の形態３においては、上記実施の形態１におけるバイアス回路１６を構成するゲートバイアス用の抵抗１８と電流源ＦＥＴ９に位相補償用のインダクタ２０を設けた点が特徴である。
【００５２】
すなわち、上記実施の形態１あるいは実施の形態２の回路では、使用される信号が高周波になると、電流源ＦＥＴ９のゲートの寄生容量の影響が現れてきて、電流源ＦＥＴ９のゲート端での電圧位相が変化（位相遅れ）することになる。すると、第２のレベルシフト回路２から出力される信号は、第１のレベルシフト回路１から出力される信号に対して位相反転信号ではなくなる。そこで、図６に示されるように、バイアス回路１６２において、バイアス抵抗１８とインダクタ２０からなる直列回路に対しては電圧位相は進むので、本直列回路と容量１７とからなる並列回路によって、上記電流源ＦＥＴ９のゲート寄生容量による上記第１、及び第２のレベルシフト回路１，２から出力される信号の位相の変化は減少し、第１のレベルシフト回路１から出力される信号に対して、逆位相の信号が第２のレベルシフト回路２の出力として得られるようになる。例えば、識別器のクロックバッファ回路のような、ある中心周波数に対して感度が必要な回路に差動増幅器が適用される場合には、必要となる中心周波数で以下の〔数１０〕に示す条件を満たすように上記インダクタ２０の値を調整すれば、電流源ＦＥＴ９のゲート入力信号の位相は、第１のレベルシフト回路１から取り出される信号と全く同位相になる。従って、第１のレベルシフト回路１から出力される信号と第２のレベルシフト回路２から出力される信号とは全く逆位相となる。
【００５３】
【数１０】
【００５４】
なお、上記〔数１０〕において、Ｃはバイパスコンデンサ１７の容量を示し、Ｌはインダクタ２０のインダクタンスを示し、Ｒはバイアス抵抗１８の抵抗値を示し、ωは角周波数を示す。
【００５５】
実施の形態４．
図７（ａ） は本実施の形態４による差動増幅器の構成を示す図である。図７（ａ） において、図１と同一符号は同一または相当部分を示し、１６３は第１のレベルシフト回路１から信号を取り出し、これを第２のレベルシフト回路２の電流源ＦＥＴ９のゲート端子に入力するためのバイアス回路である。
【００５６】
本実施の形態４においては、上記実施の形態１におけるバイアス回路１６を構成するバイパスコンデンサ１７と並列に抵抗２１を設けた点が特徴である。また、２２及び２３は第１のレベルシフト回路１を構成する定電流源ＦＥＴ５のゲートバイアスを、第２のレベルシフト回路２を構成する電流源ＦＥＴ９のゲートバイアスに等しくするためのバイアス回路を構成する抵抗である。さらに、２４は上記電流源ＦＥＴ９のゲート・ソース間抵抗（電圧）を調整するための抵抗であって、本抵抗２４を挿入することにより上記電流源ＦＥＴ９のゲート・ソース間電圧を０Ｖ以下にも設定できる。また、２５は上記定電流源ＦＥＴ５のゲート・ソース間電位を上記電流源ＦＥＴ９のそれと等しくするために挿入された抵抗である。
【００５７】
上記実施の形態１から実施の形態３で示したバイアス回路１６，１６１，１６２においては、バイパスコンデンサ１７がショートとみなせる、すなわち、その存在が高周波的には無視できることを前提としていたが、本実施の形態４では、バイパスコンデンサ１７がショートと見なせないような低周波領域で使用する場合においても対応できるものである。すなわち、使用する周波数が低くなるとバイパスコンデンサ１７は第１のレベルシフト回路１から出力される出力（高周波）に対して位相の変化（位相進み）をもたらすことになる。
【００５８】
そこで本実施の形態４では、図７（ａ） に示すように抵抗２１〜２５をそれぞれ設けることにより、図７（ｂ） に示すようなバイアス回路１６３が等価的に形成されるようにしたものである。すなわち、図７（ｂ） において、Ｒ１は抵抗２１の抵抗値を示し、Ｃ１はバイパスコンデンサ１７の容量値を示し、Ｒ２はバイアス抵抗１８の抵抗値を示し、Ｃ２は電流源ＦＥＴ９のゲート端子の入力容量を示している。なお、図７（ｂ） において、抵抗２４の抵抗値は、バイアス抵抗１８、及び抵抗２１の抵抗値に比べて十分小さな値を用いているとして無視した。本バイアス回路において、第１のソースフォロア回路１からバイアス回路１６３に入力された電圧をＶ３ とし、電流源ＦＥＴ９のゲート端子に発生した電圧をＶ４ とすると、電圧Ｖ３ に対して、抵抗２１と容量１７とからなる並列回路を流れた後の電流位相は進むのに対して、抵抗１８と電流源ＦＥＴ９の寄生容量とによる並列回路に電流が流れた時に発生する電圧Ｖ４ は、電流位相に対して遅れる。
【００５９】
ここで、抵抗２１と容量１７との並列回路において入力電圧に対する電流の位相角をφ１ とし、抵抗１８と電流源ＦＥＴ１９の寄生容量とによる並列回路において入力電流に対する発生電圧Ｖ４ の位相角をφ２ とすると、φ１ ＝φ２ の時、入力電圧Ｖ３ とＶ４ との位相が等しくなる。つまり、
【００６０】
【数１１】
【００６１】
が成り立つためには、Ｃ１ Ｒ１ ＝Ｃ２ Ｒ２ となるように抵抗値、及び容量値を決めればよいことになる。この時、周波数に依らず位相は等しくなるので、バイアス回路１６３は使用周波数が変化しても位相は変化しない。また、電流源ＦＥＴ９のゲート端に発生する電圧Ｖ４ の振幅について考えると、上記Ｃ１ Ｒ１ ＝Ｃ２Ｒ２ が成り立っている時、Ｖ３ とＶ４ の比は以下の〔数１２〕のように表され、
【００６２】
【数１２】
【００６３】
周波数に依らず一定に保たれる。
このように本実施の形態４によれば、バイパス回路１６３を構成するバイパスコンデンサ１７と並列に抵抗２１を設け、コンデンサ１７による位相進みを、これに直列接続された、抵抗１８と電流源９の寄生容量とからなる並列回路を用いて調整することにより補償するようにしたから、バイパスコンデンサ１７をショートと見なせないような低周波領域で使用する場合においても、第１のレベルシフト回路１と第２のレベルシフト回路２から出力される信号の位相偏差を低く保つことができ、周波数特性を持たないバイアス回路１６３を備えた差動増幅器を提供することができる。
【００６４】
実施の形態５．
図８は本実施の形態５による差動増幅器の構成を示す図である。図８において、図１と同一符号は同一または相当部分を示し、１６４は第１のレベルシフト回路１から信号を取り出し、これを第２のレベルシフト回路２の電流源ＦＥＴ９のゲート端子に入力するためのバイアス回路である。
【００６５】
本実施の形態５においては、上記実施の形態４におけるバイアス回路１６３を構成するバイパスコンデンサ１７を取り除き、抵抗２１のみを備えた構成とした点が特徴である。
【００６６】
上記実施の形態４のバイアス回路１６３において、電流源ＦＥＴ９の入力インピーダンスが非常に大きく見える周波数領域ではバイパスコンデンサ１７は不要である。従って、図８の回路は電流源ＦＥＴ９の入力インピーダンスが無視できる範囲において上記実施の形態４の構成のものと同じ効果を奏する。
【００６７】
このように本実施の形態５によれば、電流源ＦＥＴ９の入力インピーダンスが、使用される周波数帯にとって大きく見える時にはバイパス回路を構成するバイパスコンデンサが不要になるので、これを排除するようにしたことで、その分チップ面積の縮小が可能である。
【００６８】
実施の形態６．
図９は本実施の形態６による差動増幅器の構成を示す図である。図９において、図７と同一符号は同一または相当部分を示し、１６５は第１のレベルシフト回路から信号を取り出し、これを第２のレベルシフト回路２の電流源ＦＥＴ９のゲート端子に入力するためのバイアス回路である。
【００６９】
本実施の形態６においては、上記実施の形態４におけるバイアス回路１６３を構成する電流源ＦＥＴ９のゲートバイアス用の抵抗１８と並列にコンデンサ２６を備えた構成とした点が特徴である。
【００７０】
上記実施の形態４のバイアス回路１６３を用いた場合、電流源ＦＥＴ９の入力容量が非常に小さい時には、バイパスコンデンサ１７を、例えば、ＭＩＭキャパシタなどで構成したい場合に精度よく作り込むことが困難である。そこで、本実施の形態６では、電流源ＦＥＴ９の入力容量に対して、バイパスコンデンサ１７がＭＩＭキャパシタなどで実現可能となるような大きめの容量Ｃ３ を持つコンデンサ２６を並列に接続することで、
【００７１】
【数１３】
【００７２】
となり、バイパスコンデンサ１７の作製を容易にすることができる。図１０はバイパスコンデンサ１７とコンデンサ２６とをそれぞれＭＩＭキャパシタで構成したときのパターンレイアウトを示す図である。
【００７３】
このように本実施の形態７によれば、電流源ＦＥＴ９の入力容量が小さい場合に、該電流源ＦＥＴ９のゲート前段に該電流源ＦＥＴ９のゲートバイアス抵抗１８と並列にコンデンサ２６を設け、電流源ＦＥＴ９の入力容量を補償し、見かけ上大きな容量となるようにしたので、電流源ＦＥＴ９の入力容量が非常に小さい時でも、バイパスコンデンサ１７を、ＭＩＭキャパシタなどで容易に精度よく構成することができる。
【００７４】
実施の形態７．
図１１は本実施の形態７による差動増幅器の構成を示す図である。図１１において、図９と同一符号は同一または相当部分を示し、１６６は第１のレベルシフト回路から信号を取り出し、これを第２のレベルシフト回路２の電流源ＦＥＴ９のゲート端子に入力するためのバイアス回路である。
【００７５】
本実施の形態７においては、上記実施の形態６におけるバイアス回路１６５を構成する電流源ＦＥＴ９の入力容量を補償するためのコンデンサ２６に代えて、その容量が可変な可変容量コンデンサ２７を備えた構成とした点が特徴である。
【００７６】
すなわち、実際にはＩＣを構成する場合、電流源ＦＥＴ９の入力容量はプロセス毎に変化する可能性がある。これに対し、本実施の形態７では、バイアス抵抗１８と並列に接続されるコンデンサとして、可変容量コンデンサ２７を用いることで、電流源ＦＥＴ９の製造プロセスによる入力容量のバラツキを補正可能としたものである。
【００７７】
図１２は本実施の形態７で示された可変容量コンデンサ２７をＭＩＭキャパシタで構成したときのパターンレイアウトを示す図であり、ＭＩＭの上地電極２８を可変したいレンジの大きさとなるように分割し、個々の上地電極２８を配線２９で並列に接続し、必要に応じてこの配線２９をレーザ等で切断することにより、キャパシタとしての容量を調節することができる。
【００７８】
このように本実施の形態８によれば、電流源ＦＥＴ９の入力容量を調整するためのコンデンサとして可変容量コンデンサ２７を用いるようにしたので、製造プロセスによって電流源ＦＥＴ９の入力容量がバラついても、これを適宜補正することができ、製造歩留まりの向上を図ることができる。
【００７９】
実施の形態８．
図１３は本実施の形態８による差動増幅器の構成を示す図である。図１３において、図１１と同一符号は同一または相当部分を示し、１６７は第１のレベルシフト回路から信号を取り出し、これを第２のレベルシフト回路２の電流源ＦＥＴ９のゲート端子に入力するためのバイアス回路である。
【００８０】
本実施の形態８においては、上記実施の形態７におけるバイアス回路１６６を構成する可変容量コンデンサ２７に代えて、ダイオード３２で構成した点が特徴である。すなわち、ダイオード３２に抵抗３０を介して与えられる電圧ＶＣＯＮ を変化させることによりダイオード３２の容量を変化させることができる。また、ダイオード３３は電流源ＦＥＴ９のゲートバイアスが変化するのに伴って、電流源ＦＥＴ５のゲートバイアスも変化するように構成するために付加されたものであり、抵抗３１を介して電圧ＶＣＯＮ が与えられるように構成されている。
【００８１】
このように本実施の形態８によれば、電流源ＦＥＴ９のゲートに接続される容量素子として、ダイオード３２を用い、これに抵抗３０を介してコントロール用の電圧ＶＣＯＮ を印加するように構成したので、上記実施の形態７のように、変化量が固定のＭＩＭキャパシタを用いる場合に比べて容量の微調整が可能となり、また、使用中の経年変化等によって第１のレベルシフト回路１と第２のレベルシフト回路２との位相にズレが生じても、上記コントロール用電圧ＶＣＯＮ を外部より調整する等によって補正することができる。
【００８２】
【発明の効果】
以上のように、この発明の請求項１に係る差動増幅器によれば、第１の入力信号と第２の入力信号とを独立的に入力して第１の入力信号と第２の入力信号との差電圧を増幅する差動増幅器において、データ信号を上記第１の入力信号として外部より入力される第１のソースフォロア回路と、一定電位の信号が上記第２の入力信号として入力される第２のソースフォロア回路と、上記第１のソースフォロア回路の任意の接続点より上記データ信号と同位相の信号を取り出し、これを上記第２のソースフォロア回路の電流源ＦＥＴのゲート端子に入力するバイアス回路とを備え、上記バイアス回路を構成する第１及び第２のソースフォロア回路の出力をそれぞれ、上記第１及び第２の入力信号として差動増幅器に供給するように構成し、外部信号源に接続される入力インターフェース回路に入力データ信号の位相反転信号を発生する機能を付加することにより、１個の差動増幅器，あるいは差動増幅器が多段に接続されている場合には初段の差動増幅器に対して、差動入力時なみに差動利得を向上させることができる効果がある。
【００８３】
また、この発明の請求項３に係る差動増幅器によれば、上記請求項１記載の差動増幅器において、上記バイアス回路を、上記第１のソースフォロア回路から上記データ信号と同位相の信号を取り出す点と上記第２のソースフォロア回路の定電流源ＦＥＴのゲート端子間を結合する逆バイアス状態のダイオードと、上記第２のソースフォロア回路電流源ＦＥＴのゲートバイアスを与えるバイアス抵抗とを用いて構成したので、比較的小さな素子領域でバイパス回路を実現でき、また、製造工程も簡単になるという効果がある。
【００８４】
また、この発明の請求項４に係る差動増幅器によれば、上記請求項２記載の差動増幅器において、上記バイアス抵抗と直列にインダクタを挿入して設け、上記第２のソースフォロア回路電流源ＦＥＴの入力容量による位相遅れを補償するようにしたので、高周波領域において第２のソースフォロア回路電流源ＦＥＴの入力容量の影響を抑制して差動増幅器を使用することができるという効果がある。
【００８５】
また、この発明の請求項５に係る差動増幅器によれば、上記請求項２記載の差動増幅器において、上記バイパスコンデンサと並列に抵抗を挿入して設け、上記バイパス回路を構成するバイパスコンデンサによる位相進みを補償するようにしたので、上記バイパスコンデンサがショートと見なせないような周波数帯においても差動増幅器を使用することができるという効果がある。
【００８６】
また、この発明の請求項６に係る差動増幅器によれば、上記請求項１記載の差動増幅器において、上記バイアス回路を、上記第１のソースフォロア回路から上記データ信号と同位相の信号を取り出す点と上記第２のソースフォロア回路の定電流源ＦＥＴのゲート端子間を結合するバイパス抵抗と、上記第２のソースフォロア回路電流源ＦＥＴのゲートバイアスを与えるバイアス抵抗とを用いて構成したので、第２のソースフォロア回路電流源ＦＥＴの入力インピーダンスが非常に大きく見える周波数領域で差動増幅器を使用する際に、その構成を簡略化することができるという効果がある。
【００８７】
また、この発明の請求項７に係る差動増幅器によれば、上記請求項５記載の差動増幅器において、上記第２のソースフォロア回路電流源ＦＥＴのゲートバイアスを与えるバイアス抵抗と並列にコンデンサを接続し、上記第２のソースフォロア回路電流源ＦＥＴの入力容量を増大させるようにしたので、上記第２のソースフォロア回路電流源ＦＥＴの入力容量が非常に小さい時にも、バイパスコンデンサを、ＭＩＭキャパシタなどを用いて精度よく構成することができるという効果がある。
【００８８】
また、この発明の請求項８に係る差動増幅器によれば、上記請求項７記載の差動増幅器において、上記コンデンサとして可変容量コンデンサを用いるようにしたので、ＩＣを作製する際の製造プロセスのバラツキ等があってもこれを吸収することができるという効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による差動増幅器の構成を示す回路図である。
【図２】上記実施の形態１による差動増幅器のパターンレイアウトの一例を示す図である。
【図３】上記実施の形態１による差動増幅器のレベルシフト回路の入出力波形、及び差動増幅器の出力波形を示す図である。
【図４】上記実施の形態１による差動増幅器の周波数と利得との関係を示す図である。
【図５】この発明の実施の形態２による差動増幅器の構成を示す回路図である。
【図６】この発明の実施の形態３による差動増幅器の構成を示す回路図である。
【図７】この発明の実施の形態４による差動増幅器の構成を示す回路図である。
【図８】この発明の実施の形態５による差動増幅器の構成を示す回路図である。
【図９】この発明の実施の形態６による差動増幅器の構成を示す回路図である。
【図１０】上記実施の形態６による差動増幅器におけるバイアス回路のパターンレイアウトの一例を示す図である。
【図１１】この発明の実施の形態７による差動増幅器の構成を示す回路図である。
【図１２】上記実施の形態７による差動増幅器において、可変容量をＭＩＭキャパシタで構成した場合の可変容量を中心としたパターンレイアウトの一例を示す図である。
【図１３】この発明の実施の形態８による差動増幅器の構成を示す回路図である。
【図１４】従来の差動増幅器の構成を示す回路図である。
【図１５】上記従来の差動増幅器の２つの入力端子に入力される信号波形を示す図である。
【図１６】従来の差動増幅器のレベルシフト回路の入出力波形、及び差動増幅器の出力波形を示す図である。
【図１７】従来の差動増幅器による周波数と利得との関係を示す図である。
【符号の説明】
１ 第１のレベルシフト回路、２ 第２のレベルシフト回路、３ 差動増幅器、４，７ ソースフォロアＦＥＴ、５ 定電流源ＦＥＴ、６，８，１２ レベルシフト用ダイオード、９ 電流源ＦＥＴ、１０，１１ ソース結合トランジスタ対を形成するＦＥＴ、１３，１４ 負荷抵抗、１５ 定電流源、１６，１６１〜
１６７ バイアス回路。
【発明の属する技術分野】
この発明は差動増幅器に関し、特にその動作周波数が数ＧＨｚ以上におよぶ広範囲にわたって、十分な電圧利得が得られるシングルエンド入力インターフェースにて使用されるのに適した差動増幅器に関するものである。
【０００２】
【従来の技術】
図１４は、例えば、“Ｂｉｐｏｌａｒ ａｎｄ ＭＯＳ Ａｎａｌｏｇ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ ｄｅｓｉｇｎ”（ＡＬＡＮ Ｂ．ＧＲＥＢＥＮＥ著）に記載された従来の入力インターフェースを有する差動増幅器を示す回路図であり、図において、１は入力信号ＤのＤＣ電位を一定のレベルに降下させるための第１のレベルシフト回路、２は入力リファレンス電圧ＶＲ を第１のレベルシフト回路１と同じだけ電圧降下させるための第２のレベルシフト回路、３は、前記第１および第２のレベルシフト回路１，２に直接あるいはカスケード接続され図示しないさらなるレベルシフト回路を介して後段に接続された差動増幅器である。
【０００３】
また、上記第１のレベルシフト回路１において、入力信号Ｄは、ソースフォロア電界効果トランジスタ（以下、ＦＥＴと記す）４のゲート端子から入力される。そして入力信号Ｄは、そのアノード電極が前記ＦＥＴ４のソース電極に接続された一個あるいは複数個のダイオードが直列に接続されてなるレベルシフト用ダイオード６が定電流源ＦＥＴ５により供給される電流によって発生する順方向電圧分だけそのＤＣ電位が降下する。例えば上記ダイオードとしてＧａＡｓショットキーダイオードを用いた場合、ダイオード１個分のレベルシフト量は０．６Ｖ程度となる。上記第２のレベルシフト回路２についても同様に、入力リファレンス電圧ＶＲ はソースフォロアＦＥＴ７のゲート端子に入力され、レベルシフト用ダイオード８を介してその電位が降下した後、出力される。９は上記第２のレベルシフト回路２の定電流源である。
【０００４】
また、上記差動増幅器３において、１０および１１はソース結合トランジスタ対を構成するＦＥＴであり、ＦＥＴ１０のゲートには高周波信号が入力され、また、ＦＥＴ１１のゲートにはＤＣ電位が供給されるようになっている。１２はレベルシフト用ダイオードであり、出力信号のＤＣレベルをさげる役割を果たしている。１３および１４は各々上記ＦＥＴ１０及びＦＥＴ１１のドレインに直列接続された負荷抵抗である。また、１５は上記ソース結合トランジスタ対を構成するＦＥＴ１０，１１のソースに接続された定電流源である。
【０００５】
次に上記差動増幅器３の動作について、図１５（ａ） に示される信号波形図を用いて説明する。ある時間Ｔａｒｂ において、図中実線で示すデータ信号Ｖ１
【０００６】
【数１】
がＦＥＴ１０のゲート電極に入力され、ＦＥＴ１１の端子には図中点線で示す位相反転信号Ｖ２
【０００８】
【数２】
が入力されている。そして、差動増幅器３の２つの入力に共通に含まれる同相成分Ｖｃｏｍ 及び差動成分Ｖｄｉｆ を次のように定義する。
【００１０】
【数３】
これらを用いると差動増幅器３の入力信号は以下の様に書き換えられる。
【００１２】
【数４】
差動増幅器３の差動利得をＡｄとし、同相利得をＡｃとすると、ＦＥＴ１０と負荷抵抗１３との接続点である出力ＯＵＴ での出力電位ＶＯＵＴ と、ＦＥＴ１１と負荷抵抗１４との接続点である出力／ＯＵＴでの出力電位Ｖ／ＯＵＴは以下のように表される。
【００１４】
【数５】
２つの出力端での電位差△ＶＯＵＴ を出力とすると、
【００１６】
【数６】
となり、差動成分の利得のみを取り出すことができる。
次に、差動増幅器３において、図１５（ｂ） で表されるようなシングルエンド入力をしたときの動作について説明する。シングルエンド入力の場合、ＦＥＴ１１のゲート端子にはＤＣ電位Ｖ２ ＝ＶＤ （図中点線）が与えられる。同相成分Ｖｃｏｍ 及び差動成分Ｖｄｉｆ はおのおの、
【００１８】
【数７】
で表され、また各出力端での出力電圧は、
【００２０】
【数８】
この時電位差△ＶＯＵＴ は、
【００２２】
【数９】
となる。
従って、シングルエンド入力の時の利得は、入力信号Ｖ１の振幅ＶＤ ＿ＰＰと電位差△ＶＯＵＴ との関係で考えると、差動入力時の１／２になることがわかる。図１６は上記シングルエンド入力時のレベルシフト回路１，２の入力波形（図１６（ａ） ）、及び出力波形（図１６（ｂ） ）と、差動増幅器３の出力波形（図１６（ｃ） ）との関係を時間軸を基準として見たときの図である。図１６（ｂ） から分かるように、シングルエンド入力では、第２のレベルシフト回路２の出力はその入力ＶＲ が一定電位であるために、これを反映してフラットな波形となっている。
【００２４】
ところで、近年の光通信においては長距離・大容量化が進んでおり、これに用いられる光送受信器に対しては高速・高感度化が要求されている。光送受信器は広帯域増幅器や、入力信号のＨ，Ｌレベルを区別するための識別器や、レーザダイオードを駆動するためのドライバなどで構成される。これらの回路は、Ｇｂｐｓ 以上の伝送速度が要求される場合、高速化に有利な差動増幅器（または、ソース結合型ＦＥＴロジック：ＳＣＦＬ）で構成されている場合が多い。例えば、識別器において入力感度を向上させたい場合、差動増幅器で構成される入力バッファの利得（差動利得Ａｄ ）を上げる必要がある。入力バッファへの入力方法は、差動増幅器の２つの入力端子に差動（データ信号とその位相反転信号）の信号を入力する場合、２入力間の位相差を精密に合わせる必要があり、そのために信号源と回路の入力との間を結ぶ配線の長さを調節したり、あるいは入力端子の一方側に位相調整用の回路を追加することになり、システム設計が複雑になるため、シングルエンド入力が一般的である。従って、利得を上げたいにもかかわらず、シングルエンド入力を行っているために利得を半分損していることになる。
【００２５】
詳述すると、差動増幅器３において、差動利得Ａｄ はソース結合ＦＥＴ１０，１１のトランスコンダクタンスｇｍと負荷抵抗１３，１４の抵抗値に比例している。したがって、利得を上げるためにはトランスコンダクタンスｇｍあるいは抵抗値、またはその両方を大きくすればよい。しかしながら、ゲート長が決まっているＦＥＴを使用する場合、トランスコンダクタンスｇｍを大きくするためにはＦＥＴのゲート幅を大きくしなければならないので、ＦＥＴのゲート・ソース間あるいはゲート・ドレイン間の容量の増加を招く。一方、負荷抵抗値を大きくすると、出力端に接続される負荷の寄生容量、たとえば次段である出力ＯＵＴ 、／ＯＵＴに接続されたＦＥＴの入力容量等、とにより形成されるＣＲ時定数が増加する。
【００２６】
結果として、トランスコンダクタンスｇｍあるいは抵抗値の増加は、入力バッファが使用される帯域において所期の利得が得られる帯域が狭まり、いわゆる帯域劣化の原因となる。すなわち図１７に示すように、通常、周波数ｆの領域まで所期の利得が得られていたものが、周波数ｆよりも低い周波数ｆ′までの領域でしか得られなくなる。また、高利得化のために、増幅器（入力バッファ）の段数を増やす場合、上述したように、帯域劣化による影響が前段の増幅器から後段の増幅器へ信号が伝送されるに従って加算され、一層帯域劣化が促進されたり、また、消費電流増加の原因となる。以上のことから、１０Ｇｂｐｓ以上の光通信システムの光送受信器に差動増幅器を適用し、該差動増幅器を構成するソース結合ＦＥＴのトランスコンダクタンスｇｍや、ソース結合ＦＥＴに直列接続される抵抗の抵抗値を増加させることで、高利得化を図ることは困難であるという問題があった。
【００２７】
【発明が解決しようとする課題】
従来の差動増幅器は以上のように構成されており、シングルエンド入力を行う場合には、差動入力時の半分以下の利得しか得られないという問題点があった。
【００２８】
本発明は上記問題を解決するためになされたもので、シングルエンド入力を行う場合にも十分な利得を得ることができる差動増幅器を提供することを目的とする。
【００２９】
【課題を解決するための手段】
この発明の請求項１に係る差動増幅器は、第１の入力信号と第２の入力信号とを独立的に入力して第１の入力信号と第２の入力信号との差電圧を増幅する差動増幅器において、データ信号を上記第１の入力信号として外部より入力される第１のソースフォロア回路と、一定電位の信号が上記第２の入力信号として入力される第２のソースフォロア回路と、上記第１のソースフォロア回路の任意の接続点より上記データ信号と同位相の信号を取り出し、これを上記第２のソースフォロア回路の電流源ＦＥＴのゲート端子に入力するバイアス回路とを備え、上記バイアス回路を構成する第１及び第２のソースフォロア回路の出力をそれぞれ、上記第１及び第２の入力信号として差動増幅器に供給するように構成したものである。
【００３０】
また、この発明の請求項２に係る差動増幅器は、上記請求項１記載の差動増幅器において、上記バイアス回路を、上記第１のソースフォロア回路から上記データ信号と同位相の信号を取り出す点と上記第２のソースフォロア回路の定電流源ＦＥＴのゲート端子間を結合するバイパスコンデンサと、上記第２のソースフォロア回路電流源ＦＥＴのゲートバイアスを与えるバイアス抵抗とを用いて構成したものである。
【００３１】
また、この発明の請求項３に係る差動増幅器は、上記請求項１記載の差動増幅器において、上記バイアス回路を、上記第１のソースフォロア回路から上記データ信号と同位相の信号を取り出す点と上記第２のソースフォロア回路の定電流源ＦＥＴのゲート端子間を結合する逆バイアス状態のダイオードと、上記第２のソースフォロア回路電流源ＦＥＴのゲートバイアスを与えるバイアス抵抗とを用いて構成したものである。
【００３２】
また、この発明の請求項４に係る差動増幅器は、上記請求項２記載の差動増幅器において、上記バイアス抵抗と直列にインダクタを挿入して設け、上記第２のソースフォロア回路電流源ＦＥＴの入力容量による位相遅れを補償するようにしたものである。
【００３３】
また、この発明の請求項５に係る差動増幅器は、上記請求項２記載の差動増幅器において、上記バイパスコンデンサと並列に抵抗を挿入して設け、上記バイパス回路を構成するバイパスコンデンサによる位相進みを補償するようにしたものである。
【００３４】
また、この発明の請求項６に係る差動増幅器は、上記請求項１記載の差動増幅器において、上記バイアス回路を、上記第１のソースフォロア回路から上記データ信号と同位相の信号を取り出す点と上記第２のソースフォロア回路の定電流源ＦＥＴのゲート端子間を結合するバイパス抵抗と、上記第２のソースフォロア回路電流源ＦＥＴのゲートバイアスを与えるバイアス抵抗とを用いて構成したものである。
【００３５】
また、この発明の請求項７に係る差動増幅器は、上記請求項５記載の差動増幅器において、上記第２のソースフォロア回路電流源ＦＥＴのゲートバイアスを与えるバイアス抵抗と並列にコンデンサを接続し、上記第２のソースフォロア回路電流源ＦＥＴの入力容量を増大させるようにしたものである。
【００３６】
また、この発明の請求項８に係る差動増幅器は、上記請求項７記載の差動増幅器において、上記コンデンサとして可変容量コンデンサを用いるようにしたものである。
【００３７】
また、この発明の請求項９に係る差動増幅器は、上記請求項８記載の差動増幅器において、上記可変容量コンデンサを、その上地電極が複数に分割され、それぞれの分割された上地電極が配線により結合されてなるＭＩＭキャパシタで構成したものである。
【００３８】
また、この発明の請求項１０に係る差動増幅器は、上記請求項８記載の差動増幅器において、上記可変容量コンデンサをダイオードを用いて構成したものである。
【００３９】
【発明の実施の形態】
実施の形態１．
図１は本発明の実施の形態１による差動増幅器の構成を示す図である。図１において、図１２と同一符号は同一または相当部分を示し、１６は第１のレベルシフト回路から信号を取り出し、これを第２のレベルシフト回路２の電流源ＦＥＴ９のゲート端子に入力するためのバイアス回路である。このバイアス回路１６によって、第２のレベルシフト回路２の電流源ＦＥＴ９のゲート端子に、入力信号と同位相の信号が入力されると第２のレベルシフト回路２の電流源の電流が変化するように構成されている。上記バイアス回路１６は、第１のレベルシフト回路１の出力がバイパスコンデンサ１７に入力され、ここで高周波のみが取り出され、電流源ＦＥＴ９のゲートに向けて出力されるように構成されている。また、バイパスコンデンサ１７と電流源ＦＥＴ９のゲートとの間には、電流源ＦＥＴ９のゲートバイアスを補償するためのゲートバイアス用抵抗１８が設けられている。
【００４０】
図２は、上記図１に示した構成の差動増幅器をＩＣ化したときのソースフォロア回路１，２、及びバイアス回路１６で構成される入力位相反転機能つき入力インターフェース回路のパターンレイアウトを示す図である。この図２ではバイパスコンデンサとしてＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ ）を用いている。
【００４１】
次に動作について説明する。
入力信号ＤがＨｉｇｈレベルの時は、第２のレベルシフト回路２を構成する電流源ＦＥＴ９のゲート電圧が上昇してその電流が増加する。同時に、ソースフォロアＦＥＴ７に流れる電流も増加するが、そのゲート電圧が一定レベルＶＲ に固定されているので、そのソース電位は降下する。逆に、上記入力信号ＤがＬｏｗレベルのときは、第２のレベルシフト回路２を構成する電流源ＦＥＴ９のゲート電圧が下がり、その電流は減少する。これに応じて、ソースフォロアＦＥＴ７のソース電位は上昇する。
【００４２】
本バイアス回路１６を用いた場合、第２のレベルシフト回路２を構成する電流源ＦＥＴ９のゲート電位はＶＳＳを中心に変化するため、ＤＣ成分を呈する出力レベルは第１および第２のレベルシフト回路１，２共に等しく、ＲＦ成分に関して第２のレベルシフト回路２からの出力信号は、第１のレベルシフト回路１の出力信号の逆位相となり、上記第１及び第２のレベルシフト回路１，２の出力が後段の差動増幅器３の２つの入力端子に入力されるときには、あたかも差動入力のようになり、従って差動増幅器としての利得が向上することになる。
【００４３】
図３は本実施の形態１において、シングルエンド入力時のレベルシフト回路１，２の入力波形（図３（ａ） ）、及び出力波形（図３（ｂ） ）と、差動増幅器３の出力波形（図３（ｃ） ）との関係を時間軸を基準として見たときの図である。図３（ｂ） から分かるように、シングルエンド入力では、第２のレベルシフト回路２の出力はその入力ＶＲ が一定電位であるが、バイアス回路１６によって、第１のレベルシフト回路１から取り出された出力がその電流源ＦＥＴ９に入力される構成となっているため、これを反映して、第１のレベルシフト回路１の出力を反転した形状に近い形状の波形となっている。
【００４４】
また、図４は本実施の形態１による差動増幅器を用いてシングルエンド入力したときの周波数と電圧利得との関係を示すシミュレーション結果を示す図であり、この図から、従来の差動増幅器を用いてシングルエンド入力したときに比べて、高い利得が得られていることが分かる。
【００４５】
このように本実施の形態１によれば、入力信号Ｄが入力される第１のレベルシフト回路１の出力を、入力リファレンス電圧ＶＲが入力される第２のレベルシフト回路２の電流源ＦＥＴ９のゲートに入力するバイアス回路１６を設けたので、第２のレベルシフト回路２の出力には一定の電圧ではなく、常に入力信号Ｄと逆位相の波形を有する信号が出力されるようになる。そして、上記第１および第２のレベルシフト回路１，２の出力を、直接あるいは他のレベルシフト回路を介して後段の差動増幅器３の２つの入力端子に入力するように構成することにより、差動増幅器３はあたかも差動入力が行われたときのように動作し、シングルエンド入力時よりも大きな利得が得られるようになる。
【００４６】
実施の形態２．
図５は本実施の形態２による差動増幅器の構成を示す図である。図５において、図１と同一符号は同一または相当部分を示し、１６１は第１のレベルシフト回路から信号を取り出し、これを第２のレベルシフト回路２の電流源ＦＥＴ９のゲート端子に入力するためのバイアス回路である。
【００４７】
本実施の形態２においては、上記実施の形態１におけるバイアス回路１６を構成するバイパスコンデンサ１７に代えてダイオード１９を用いるようにした点が特徴である。
【００４８】
すなわち、１９は図１に示したバイパス回路１６を構成するバイパスコンデンサ１７の代わりに用いられた逆方向バイアス状態のダイオードである。逆方向バイアス状態のダイオード１９の等価回路は、抵抗成分と容量成分の直列接続で表され、従って回路の動作としては上記実施の形態１と同様な動作を行うことになる。
【００４９】
本実施の形態２では、上記ダイオード１９として、例えば、ＦＥＴのショットキー特性を利用した、いわゆるショットキーダイオードを用いることにより、上記実施の形態１のように、ＭＩＭキャパシタを用いた場合に比べてＭＩＭ工程が不要になるためプロセスの工程数を削減することができ、また、パターンレイアウト上においてもその占有面積を小さいものとすることができ、集積化に有利である。
【００５０】
実施の形態３．
図６は本実施の形態３による差動増幅器の構成を示す図である。図６において、図１と同一符号は同一または相当部分を示し、１６２は第１のレベルシフト回路から信号を取り出し、これを第２のレベルシフト回路２の電流源ＦＥＴ９のゲート端子に入力するためのバイアス回路である。
【００５１】
本実施の形態３においては、上記実施の形態１におけるバイアス回路１６を構成するゲートバイアス用の抵抗１８と電流源ＦＥＴ９に位相補償用のインダクタ２０を設けた点が特徴である。
【００５２】
すなわち、上記実施の形態１あるいは実施の形態２の回路では、使用される信号が高周波になると、電流源ＦＥＴ９のゲートの寄生容量の影響が現れてきて、電流源ＦＥＴ９のゲート端での電圧位相が変化（位相遅れ）することになる。すると、第２のレベルシフト回路２から出力される信号は、第１のレベルシフト回路１から出力される信号に対して位相反転信号ではなくなる。そこで、図６に示されるように、バイアス回路１６２において、バイアス抵抗１８とインダクタ２０からなる直列回路に対しては電圧位相は進むので、本直列回路と容量１７とからなる並列回路によって、上記電流源ＦＥＴ９のゲート寄生容量による上記第１、及び第２のレベルシフト回路１，２から出力される信号の位相の変化は減少し、第１のレベルシフト回路１から出力される信号に対して、逆位相の信号が第２のレベルシフト回路２の出力として得られるようになる。例えば、識別器のクロックバッファ回路のような、ある中心周波数に対して感度が必要な回路に差動増幅器が適用される場合には、必要となる中心周波数で以下の〔数１０〕に示す条件を満たすように上記インダクタ２０の値を調整すれば、電流源ＦＥＴ９のゲート入力信号の位相は、第１のレベルシフト回路１から取り出される信号と全く同位相になる。従って、第１のレベルシフト回路１から出力される信号と第２のレベルシフト回路２から出力される信号とは全く逆位相となる。
【００５３】
【数１０】
なお、上記〔数１０〕において、Ｃはバイパスコンデンサ１７の容量を示し、Ｌはインダクタ２０のインダクタンスを示し、Ｒはバイアス抵抗１８の抵抗値を示し、ωは角周波数を示す。
【００５５】
実施の形態４．
図７（ａ） は本実施の形態４による差動増幅器の構成を示す図である。図７（ａ） において、図１と同一符号は同一または相当部分を示し、１６３は第１のレベルシフト回路１から信号を取り出し、これを第２のレベルシフト回路２の電流源ＦＥＴ９のゲート端子に入力するためのバイアス回路である。
【００５６】
本実施の形態４においては、上記実施の形態１におけるバイアス回路１６を構成するバイパスコンデンサ１７と並列に抵抗２１を設けた点が特徴である。また、２２及び２３は第１のレベルシフト回路１を構成する定電流源ＦＥＴ５のゲートバイアスを、第２のレベルシフト回路２を構成する電流源ＦＥＴ９のゲートバイアスに等しくするためのバイアス回路を構成する抵抗である。さらに、２４は上記電流源ＦＥＴ９のゲート・ソース間抵抗（電圧）を調整するための抵抗であって、本抵抗２４を挿入することにより上記電流源ＦＥＴ９のゲート・ソース間電圧を０Ｖ以下にも設定できる。また、２５は上記定電流源ＦＥＴ５のゲート・ソース間電位を上記電流源ＦＥＴ９のそれと等しくするために挿入された抵抗である。
【００５７】
上記実施の形態１から実施の形態３で示したバイアス回路１６，１６１，１６２においては、バイパスコンデンサ１７がショートとみなせる、すなわち、その存在が高周波的には無視できることを前提としていたが、本実施の形態４では、バイパスコンデンサ１７がショートと見なせないような低周波領域で使用する場合においても対応できるものである。すなわち、使用する周波数が低くなるとバイパスコンデンサ１７は第１のレベルシフト回路１から出力される出力（高周波）に対して位相の変化（位相進み）をもたらすことになる。
【００５８】
そこで本実施の形態４では、図７（ａ） に示すように抵抗２１〜２５をそれぞれ設けることにより、図７（ｂ） に示すようなバイアス回路１６３が等価的に形成されるようにしたものである。すなわち、図７（ｂ） において、Ｒ１は抵抗２１の抵抗値を示し、Ｃ１はバイパスコンデンサ１７の容量値を示し、Ｒ２はバイアス抵抗１８の抵抗値を示し、Ｃ２は電流源ＦＥＴ９のゲート端子の入力容量を示している。なお、図７（ｂ） において、抵抗２４の抵抗値は、バイアス抵抗１８、及び抵抗２１の抵抗値に比べて十分小さな値を用いているとして無視した。本バイアス回路において、第１のソースフォロア回路１からバイアス回路１６３に入力された電圧をＶ３ とし、電流源ＦＥＴ９のゲート端子に発生した電圧をＶ４ とすると、電圧Ｖ３ に対して、抵抗２１と容量１７とからなる並列回路を流れた後の電流位相は進むのに対して、抵抗１８と電流源ＦＥＴ９の寄生容量とによる並列回路に電流が流れた時に発生する電圧Ｖ４ は、電流位相に対して遅れる。
【００５９】
ここで、抵抗２１と容量１７との並列回路において入力電圧に対する電流の位相角をφ１ とし、抵抗１８と電流源ＦＥＴ１９の寄生容量とによる並列回路において入力電流に対する発生電圧Ｖ４ の位相角をφ２ とすると、φ１ ＝φ２ の時、入力電圧Ｖ３ とＶ４ との位相が等しくなる。つまり、
【００６０】
【数１１】
が成り立つためには、Ｃ１ Ｒ１ ＝Ｃ２ Ｒ２ となるように抵抗値、及び容量値を決めればよいことになる。この時、周波数に依らず位相は等しくなるので、バイアス回路１６３は使用周波数が変化しても位相は変化しない。また、電流源ＦＥＴ９のゲート端に発生する電圧Ｖ４ の振幅について考えると、上記Ｃ１ Ｒ１ ＝Ｃ２Ｒ２ が成り立っている時、Ｖ３ とＶ４ の比は以下の〔数１２〕のように表され、
【００６２】
【数１２】
周波数に依らず一定に保たれる。
このように本実施の形態４によれば、バイパス回路１６３を構成するバイパスコンデンサ１７と並列に抵抗２１を設け、コンデンサ１７による位相進みを、これに直列接続された、抵抗１８と電流源９の寄生容量とからなる並列回路を用いて調整することにより補償するようにしたから、バイパスコンデンサ１７をショートと見なせないような低周波領域で使用する場合においても、第１のレベルシフト回路１と第２のレベルシフト回路２から出力される信号の位相偏差を低く保つことができ、周波数特性を持たないバイアス回路１６３を備えた差動増幅器を提供することができる。
【００６４】
実施の形態５．
図８は本実施の形態５による差動増幅器の構成を示す図である。図８において、図１と同一符号は同一または相当部分を示し、１６４は第１のレベルシフト回路１から信号を取り出し、これを第２のレベルシフト回路２の電流源ＦＥＴ９のゲート端子に入力するためのバイアス回路である。
【００６５】
本実施の形態５においては、上記実施の形態４におけるバイアス回路１６３を構成するバイパスコンデンサ１７を取り除き、抵抗２１のみを備えた構成とした点が特徴である。
【００６６】
上記実施の形態４のバイアス回路１６３において、電流源ＦＥＴ９の入力インピーダンスが非常に大きく見える周波数領域ではバイパスコンデンサ１７は不要である。従って、図８の回路は電流源ＦＥＴ９の入力インピーダンスが無視できる範囲において上記実施の形態４の構成のものと同じ効果を奏する。
【００６７】
このように本実施の形態５によれば、電流源ＦＥＴ９の入力インピーダンスが、使用される周波数帯にとって大きく見える時にはバイパス回路を構成するバイパスコンデンサが不要になるので、これを排除するようにしたことで、その分チップ面積の縮小が可能である。
【００６８】
実施の形態６．
図９は本実施の形態６による差動増幅器の構成を示す図である。図９において、図７と同一符号は同一または相当部分を示し、１６５は第１のレベルシフト回路から信号を取り出し、これを第２のレベルシフト回路２の電流源ＦＥＴ９のゲート端子に入力するためのバイアス回路である。
【００６９】
本実施の形態６においては、上記実施の形態４におけるバイアス回路１６３を構成する電流源ＦＥＴ９のゲートバイアス用の抵抗１８と並列にコンデンサ２６を備えた構成とした点が特徴である。
【００７０】
上記実施の形態４のバイアス回路１６３を用いた場合、電流源ＦＥＴ９の入力容量が非常に小さい時には、バイパスコンデンサ１７を、例えば、ＭＩＭキャパシタなどで構成したい場合に精度よく作り込むことが困難である。そこで、本実施の形態６では、電流源ＦＥＴ９の入力容量に対して、バイパスコンデンサ１７がＭＩＭキャパシタなどで実現可能となるような大きめの容量Ｃ３ を持つコンデンサ２６を並列に接続することで、
【００７１】
【数１３】
となり、バイパスコンデンサ１７の作製を容易にすることができる。図１０はバイパスコンデンサ１７とコンデンサ２６とをそれぞれＭＩＭキャパシタで構成したときのパターンレイアウトを示す図である。
【００７３】
このように本実施の形態７によれば、電流源ＦＥＴ９の入力容量が小さい場合に、該電流源ＦＥＴ９のゲート前段に該電流源ＦＥＴ９のゲートバイアス抵抗１８と並列にコンデンサ２６を設け、電流源ＦＥＴ９の入力容量を補償し、見かけ上大きな容量となるようにしたので、電流源ＦＥＴ９の入力容量が非常に小さい時でも、バイパスコンデンサ１７を、ＭＩＭキャパシタなどで容易に精度よく構成することができる。
【００７４】
実施の形態７．
図１１は本実施の形態７による差動増幅器の構成を示す図である。図１１において、図９と同一符号は同一または相当部分を示し、１６６は第１のレベルシフト回路から信号を取り出し、これを第２のレベルシフト回路２の電流源ＦＥＴ９のゲート端子に入力するためのバイアス回路である。
【００７５】
本実施の形態７においては、上記実施の形態６におけるバイアス回路１６５を構成する電流源ＦＥＴ９の入力容量を補償するためのコンデンサ２６に代えて、その容量が可変な可変容量コンデンサ２７を備えた構成とした点が特徴である。
【００７６】
すなわち、実際にはＩＣを構成する場合、電流源ＦＥＴ９の入力容量はプロセス毎に変化する可能性がある。これに対し、本実施の形態７では、バイアス抵抗１８と並列に接続されるコンデンサとして、可変容量コンデンサ２７を用いることで、電流源ＦＥＴ９の製造プロセスによる入力容量のバラツキを補正可能としたものである。
【００７７】
図１２は本実施の形態７で示された可変容量コンデンサ２７をＭＩＭキャパシタで構成したときのパターンレイアウトを示す図であり、ＭＩＭの上地電極２８を可変したいレンジの大きさとなるように分割し、個々の上地電極２８を配線２９で並列に接続し、必要に応じてこの配線２９をレーザ等で切断することにより、キャパシタとしての容量を調節することができる。
【００７８】
このように本実施の形態８によれば、電流源ＦＥＴ９の入力容量を調整するためのコンデンサとして可変容量コンデンサ２７を用いるようにしたので、製造プロセスによって電流源ＦＥＴ９の入力容量がバラついても、これを適宜補正することができ、製造歩留まりの向上を図ることができる。
【００７９】
実施の形態８．
図１３は本実施の形態８による差動増幅器の構成を示す図である。図１３において、図１１と同一符号は同一または相当部分を示し、１６７は第１のレベルシフト回路から信号を取り出し、これを第２のレベルシフト回路２の電流源ＦＥＴ９のゲート端子に入力するためのバイアス回路である。
【００８０】
本実施の形態８においては、上記実施の形態７におけるバイアス回路１６６を構成する可変容量コンデンサ２７に代えて、ダイオード３２で構成した点が特徴である。すなわち、ダイオード３２に抵抗３０を介して与えられる電圧ＶＣＯＮ を変化させることによりダイオード３２の容量を変化させることができる。また、ダイオード３３は電流源ＦＥＴ９のゲートバイアスが変化するのに伴って、電流源ＦＥＴ５のゲートバイアスも変化するように構成するために付加されたものであり、抵抗３１を介して電圧ＶＣＯＮ が与えられるように構成されている。
【００８１】
このように本実施の形態８によれば、電流源ＦＥＴ９のゲートに接続される容量素子として、ダイオード３２を用い、これに抵抗３０を介してコントロール用の電圧ＶＣＯＮ を印加するように構成したので、上記実施の形態７のように、変化量が固定のＭＩＭキャパシタを用いる場合に比べて容量の微調整が可能となり、また、使用中の経年変化等によって第１のレベルシフト回路１と第２のレベルシフト回路２との位相にズレが生じても、上記コントロール用電圧ＶＣＯＮ を外部より調整する等によって補正することができる。
【００８２】
【発明の効果】
以上のように、この発明の請求項１に係る差動増幅器によれば、第１の入力信号と第２の入力信号とを独立的に入力して第１の入力信号と第２の入力信号との差電圧を増幅する差動増幅器において、データ信号を上記第１の入力信号として外部より入力される第１のソースフォロア回路と、一定電位の信号が上記第２の入力信号として入力される第２のソースフォロア回路と、上記第１のソースフォロア回路の任意の接続点より上記データ信号と同位相の信号を取り出し、これを上記第２のソースフォロア回路の電流源ＦＥＴのゲート端子に入力するバイアス回路とを備え、上記バイアス回路を構成する第１及び第２のソースフォロア回路の出力をそれぞれ、上記第１及び第２の入力信号として差動増幅器に供給するように構成し、外部信号源に接続される入力インターフェース回路に入力データ信号の位相反転信号を発生する機能を付加することにより、１個の差動増幅器，あるいは差動増幅器が多段に接続されている場合には初段の差動増幅器に対して、差動入力時なみに差動利得を向上させることができる効果がある。
【００８３】
また、この発明の請求項３に係る差動増幅器によれば、上記請求項１記載の差動増幅器において、上記バイアス回路を、上記第１のソースフォロア回路から上記データ信号と同位相の信号を取り出す点と上記第２のソースフォロア回路の定電流源ＦＥＴのゲート端子間を結合する逆バイアス状態のダイオードと、上記第２のソースフォロア回路電流源ＦＥＴのゲートバイアスを与えるバイアス抵抗とを用いて構成したので、比較的小さな素子領域でバイパス回路を実現でき、また、製造工程も簡単になるという効果がある。
【００８４】
また、この発明の請求項４に係る差動増幅器によれば、上記請求項２記載の差動増幅器において、上記バイアス抵抗と直列にインダクタを挿入して設け、上記第２のソースフォロア回路電流源ＦＥＴの入力容量による位相遅れを補償するようにしたので、高周波領域において第２のソースフォロア回路電流源ＦＥＴの入力容量の影響を抑制して差動増幅器を使用することができるという効果がある。
【００８５】
また、この発明の請求項５に係る差動増幅器によれば、上記請求項２記載の差動増幅器において、上記バイパスコンデンサと並列に抵抗を挿入して設け、上記バイパス回路を構成するバイパスコンデンサによる位相進みを補償するようにしたので、上記バイパスコンデンサがショートと見なせないような周波数帯においても差動増幅器を使用することができるという効果がある。
【００８６】
また、この発明の請求項６に係る差動増幅器によれば、上記請求項１記載の差動増幅器において、上記バイアス回路を、上記第１のソースフォロア回路から上記データ信号と同位相の信号を取り出す点と上記第２のソースフォロア回路の定電流源ＦＥＴのゲート端子間を結合するバイパス抵抗と、上記第２のソースフォロア回路電流源ＦＥＴのゲートバイアスを与えるバイアス抵抗とを用いて構成したので、第２のソースフォロア回路電流源ＦＥＴの入力インピーダンスが非常に大きく見える周波数領域で差動増幅器を使用する際に、その構成を簡略化することができるという効果がある。
【００８７】
また、この発明の請求項７に係る差動増幅器によれば、上記請求項５記載の差動増幅器において、上記第２のソースフォロア回路電流源ＦＥＴのゲートバイアスを与えるバイアス抵抗と並列にコンデンサを接続し、上記第２のソースフォロア回路電流源ＦＥＴの入力容量を増大させるようにしたので、上記第２のソースフォロア回路電流源ＦＥＴの入力容量が非常に小さい時にも、バイパスコンデンサを、ＭＩＭキャパシタなどを用いて精度よく構成することができるという効果がある。
【００８８】
また、この発明の請求項８に係る差動増幅器によれば、上記請求項７記載の差動増幅器において、上記コンデンサとして可変容量コンデンサを用いるようにしたので、ＩＣを作製する際の製造プロセスのバラツキ等があってもこれを吸収することができるという効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による差動増幅器の構成を示す回路図である。
【図２】上記実施の形態１による差動増幅器のパターンレイアウトの一例を示す図である。
【図３】上記実施の形態１による差動増幅器のレベルシフト回路の入出力波形、及び差動増幅器の出力波形を示す図である。
【図４】上記実施の形態１による差動増幅器の周波数と利得との関係を示す図である。
【図５】この発明の実施の形態２による差動増幅器の構成を示す回路図である。
【図６】この発明の実施の形態３による差動増幅器の構成を示す回路図である。
【図７】この発明の実施の形態４による差動増幅器の構成を示す回路図である。
【図８】この発明の実施の形態５による差動増幅器の構成を示す回路図である。
【図９】この発明の実施の形態６による差動増幅器の構成を示す回路図である。
【図１０】上記実施の形態６による差動増幅器におけるバイアス回路のパターンレイアウトの一例を示す図である。
【図１１】この発明の実施の形態７による差動増幅器の構成を示す回路図である。
【図１２】上記実施の形態７による差動増幅器において、可変容量をＭＩＭキャパシタで構成した場合の可変容量を中心としたパターンレイアウトの一例を示す図である。
【図１３】この発明の実施の形態８による差動増幅器の構成を示す回路図である。
【図１４】従来の差動増幅器の構成を示す回路図である。
【図１５】上記従来の差動増幅器の２つの入力端子に入力される信号波形を示す図である。
【図１６】従来の差動増幅器のレベルシフト回路の入出力波形、及び差動増幅器の出力波形を示す図である。
【図１７】従来の差動増幅器による周波数と利得との関係を示す図である。
【符号の説明】
１ 第１のレベルシフト回路、２ 第２のレベルシフト回路、３ 差動増幅器、４，７ ソースフォロアＦＥＴ、５ 定電流源ＦＥＴ、６，８，１２ レベルシフト用ダイオード、９ 電流源ＦＥＴ、１０，１１ ソース結合トランジスタ対を形成するＦＥＴ、１３，１４ 負荷抵抗、１５ 定電流源、１６，１６１〜
１６７ バイアス回路。
Claims (10)
- 第１の入力信号と第２の入力信号とを独立的に入力して第１の入力信号と第２の入力信号との差電圧を増幅する差動増幅器において、
データ信号を上記第１の入力信号として外部より入力される第１のソースフォロア回路と、
一定電位の信号が上記第２の入力信号として入力される第２のソースフォロア回路と、
上記第１のソースフォロア回路の任意の接続点より上記データ信号と同位相の信号を取り出し、これを上記第２のソースフォロア回路の電流源ＦＥＴのゲート端子に入力するバイアス回路とを備え、
上記バイアス回路を構成する第１及び第２のソースフォロア回路の出力をそれぞれ、上記第１及び第２の入力信号として差動増幅器に供給するように構成したことを特徴とする差動増幅器。 - 請求項１記載の差動増幅器において、
上記バイアス回路を、
上記第１のソースフォロア回路から上記データ信号と同位相の信号を取り出す点と上記第２のソースフォロア回路の定電流源ＦＥＴのゲート端子間を結合するバイパスコンデンサと、
上記第２のソースフォロア回路電流源ＦＥＴのゲートバイアスを与えるバイアス抵抗とを用いて構成したことを特徴とする差動増幅器。 - 請求項１記載の差動増幅器において、
上記バイアス回路を、
上記第１のソースフォロア回路から上記データ信号と同位相の信号を取り出す点と上記第２のソースフォロア回路の定電流源ＦＥＴのゲート端子間を結合する逆バイアス状態のダイオードと、
上記第２のソースフォロア回路電流源ＦＥＴのゲートバイアスを与えるバイアス抵抗とを用いて構成したことを特徴とする差動増幅器。 - 請求項２記載の差動増幅器において、
上記バイアス抵抗と直列にインダクタを挿入して設け、
上記第２のソースフォロア回路電流源ＦＥＴの入力容量による位相遅れを補償するようにしたことを特徴とする差動増幅器。 - 請求項２記載の差動増幅器において、
上記バイパスコンデンサと並列に抵抗を挿入して設け、
上記バイパス回路を構成するバイパスコンデンサによる位相進みを補償するようにしたことを特徴とする差動増幅器。 - 請求項１記載の差動増幅器において、
上記バイアス回路を、
上記第１のソースフォロア回路から上記データ信号と同位相の信号を取り出す点と上記第２のソースフォロア回路の定電流源ＦＥＴのゲート端子間を結合するバイパス抵抗と、
上記第２のソースフォロア回路電流源ＦＥＴのゲートバイアスを与えるバイアス抵抗とを用いて構成したことを特徴とする差動増幅器。 - 請求項５記載の差動増幅器において、
上記第２のソースフォロア回路電流源ＦＥＴのゲートバイアスを与えるバイアス抵抗と並列にコンデンサを接続し、
上記第２のソースフォロア回路電流源ＦＥＴの入力容量を増大させるようにしたことを特徴とする差動増幅器。 - 請求項７記載の差動増幅器において、
上記コンデンサとして可変容量コンデンサを用いることを特徴とする差動増幅器。 - 請求項８記載の差動増幅器において、
上記の可変容量コンデンサを、その上地電極が複数に分割され、それぞれの分割された上地電極が配線により結合されてなるようなＭＩＭキャパシタで構成したことを特徴とする差動増幅器。 - 請求項８記載の差動増幅器において、
上記可変容量コンデンサをダイオードを用いて構成したことを特徴とする差動増幅器。
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