JP3147082B2 - 差動増幅回路 - Google Patents
差動増幅回路Info
- Publication number
- JP3147082B2 JP3147082B2 JP11124098A JP11124098A JP3147082B2 JP 3147082 B2 JP3147082 B2 JP 3147082B2 JP 11124098 A JP11124098 A JP 11124098A JP 11124098 A JP11124098 A JP 11124098A JP 3147082 B2 JP3147082 B2 JP 3147082B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- potential
- voltage
- fet
- capacitance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Amplifiers (AREA)
- Optical Communication System (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は差動増幅回路に関
し、特に入力信号と参照信号との電位差を増幅して相補
的な両相信号を出力する差動増幅回路に関するものであ
る。
し、特に入力信号と参照信号との電位差を増幅して相補
的な両相信号を出力する差動増幅回路に関するものであ
る。
【０００２】
【従来の技術】ＧａＡｓ半導体はＳｉに比べ、電子の移
動度が数倍速く、更に半絶縁性基板を容易に得ることが
できるために、集積化を図る際に回路の寄生容量を低減
出来、高速論理動作が可能との考えから、このようなＧ
ａＡｓ回路を用いた１０Ｇｂｐｓ以上の動作速度を有す
る光通信システムの実用化に向けた取り組みが盛んに行
われている。更に、テラビット伝送を視野に入れた２０
〜４０ＧｂｐｓＩＣの開発も進められている。
動度が数倍速く、更に半絶縁性基板を容易に得ることが
できるために、集積化を図る際に回路の寄生容量を低減
出来、高速論理動作が可能との考えから、このようなＧ
ａＡｓ回路を用いた１０Ｇｂｐｓ以上の動作速度を有す
る光通信システムの実用化に向けた取り組みが盛んに行
われている。更に、テラビット伝送を視野に入れた２０
〜４０ＧｂｐｓＩＣの開発も進められている。
【０００３】特に、１０Ｇｂｐｓ以上の高速光通信シス
テムでは、前置増幅器の後段に接続される利得可変増幅
器の高速化が前置増幅器に比較して困難であることか
ら、この対策として前置増幅器の出力を相補出力とし、
利得可変増幅器を両相駆動で動作させる回路構成が考え
られている。このような回路には、図１１に示した様
な、相補出力が容易に得られるＧａＡｓソース結合論理
回路（以下、ＳＣＦＬ回路と記述する）が適している。
テムでは、前置増幅器の後段に接続される利得可変増幅
器の高速化が前置増幅器に比較して困難であることか
ら、この対策として前置増幅器の出力を相補出力とし、
利得可変増幅器を両相駆動で動作させる回路構成が考え
られている。このような回路には、図１１に示した様
な、相補出力が容易に得られるＧａＡｓソース結合論理
回路（以下、ＳＣＦＬ回路と記述する）が適している。
【０００４】このＳＣＦＬ回路は図１１に示すように、
負荷として用いられる抵抗１の一端が電源端子１００に
接続され、他端が出力端子４１に接続され、抵抗２の一
端が電源端子１００に接続され、他端が出力端子４２に
接続され、電界効果トランジスタ（以下ＦＥΤと記述す
る）１１のドレイン電極は出力端子４１に接続され、ゲ
ート電極は入力端子５１に接続され、ソース電極は節点
６１に接続され、ＦＥＴ１２のドレイン電極は出力端子
４２に接続され、ゲート電極は入力端子５２に接続さ
れ、ソース電極は節点６１に接続され、ＦＥＴ１３のド
レイン電極は節点６１に接続され、ゲート電極は制御端
子４３に接続され、ソース電極は電源端子１０１に接続
された構成を有している。
負荷として用いられる抵抗１の一端が電源端子１００に
接続され、他端が出力端子４１に接続され、抵抗２の一
端が電源端子１００に接続され、他端が出力端子４２に
接続され、電界効果トランジスタ（以下ＦＥΤと記述す
る）１１のドレイン電極は出力端子４１に接続され、ゲ
ート電極は入力端子５１に接続され、ソース電極は節点
６１に接続され、ＦＥＴ１２のドレイン電極は出力端子
４２に接続され、ゲート電極は入力端子５２に接続さ
れ、ソース電極は節点６１に接続され、ＦＥＴ１３のド
レイン電極は節点６１に接続され、ゲート電極は制御端
子４３に接続され、ソース電極は電源端子１０１に接続
された構成を有している。
【０００５】いま、一方の入力端子５１に他方の入力端
子５２に対して十分高い電圧が印加された場合、ＦＥＴ
１１に電流が流れ、ＦＥＴ１２はカットオフするので出
力端子４１の電位は低下し、出力端子４２の電位は上昇
する。
子５２に対して十分高い電圧が印加された場合、ＦＥＴ
１１に電流が流れ、ＦＥＴ１２はカットオフするので出
力端子４１の電位は低下し、出力端子４２の電位は上昇
する。
【０００６】−方、入力端子５１に低い電圧が印加され
た時には、ＦＥＴ１１はカットオフし、ＦＥＴ１２に電
流が流れるので出力端子４１の電位は上昇し、出力端子
４２の電位は低下して、結果として相補出力が得られる
のである。
た時には、ＦＥＴ１１はカットオフし、ＦＥＴ１２に電
流が流れるので出力端子４１の電位は上昇し、出力端子
４２の電位は低下して、結果として相補出力が得られる
のである。
【０００７】通常、入力端子のどちらかの電位は参照電
位として与えられ、この電位と入力信号電位との差電圧
が増幅される。このような回路を用いて、前置増幅器を
構成する場合には、光信号の強弱に応じた受光素子電流
の変動にも対応出来るように回路を構成しなければなら
ず、それに対して参照電位を外部から与えるか、内部で
発生させなければならない。
位として与えられ、この電位と入力信号電位との差電圧
が増幅される。このような回路を用いて、前置増幅器を
構成する場合には、光信号の強弱に応じた受光素子電流
の変動にも対応出来るように回路を構成しなければなら
ず、それに対して参照電位を外部から与えるか、内部で
発生させなければならない。
【０００８】従来、この対策には、特開平８−１９５７
１９号公報に示されたカレントミラーを用いる手法が用
いられている。この回路は図１２に示すように受光素子
２０４の電流をカレントミラー回路２０２を用いて第２
プリアンプ２０３で増幅することで、入力信号の平均値
が参照電位となるようにオフセット補償がなされる。
１９号公報に示されたカレントミラーを用いる手法が用
いられている。この回路は図１２に示すように受光素子
２０４の電流をカレントミラー回路２０２を用いて第２
プリアンプ２０３で増幅することで、入力信号の平均値
が参照電位となるようにオフセット補償がなされる。
【０００９】図１２の回路では、受光素子２０４の出力
を第１プリアンプ２０１を介して差動増幅回路２００の
一方の人力端に入力すると共に、受光素子２０４にカレ
ントミラー回路２０２を接続し、このカレントミラー回
路の出力を第２プリアンプ２０３を介して差動増幅回路
２００の他方の入力端に入力しているので、受光素子に
流れる平均電流と同じ値の電流に基づく信号を差動増幅
回路の他方の入力端に入力することになり、これにより
差動増幅回路の出力におけるオフセット電圧を無くし、
オフセット補償がなされるものである。
を第１プリアンプ２０１を介して差動増幅回路２００の
一方の人力端に入力すると共に、受光素子２０４にカレ
ントミラー回路２０２を接続し、このカレントミラー回
路の出力を第２プリアンプ２０３を介して差動増幅回路
２００の他方の入力端に入力しているので、受光素子に
流れる平均電流と同じ値の電流に基づく信号を差動増幅
回路の他方の入力端に入力することになり、これにより
差動増幅回路の出力におけるオフセット電圧を無くし、
オフセット補償がなされるものである。
【００１０】
【発明が解決しようとする課題】しかしながら、この回
路では、オフセット補償用に第２プリアンプが必要とな
るために、回路の消費電力が増大してしまう問題があ
る。さらに、参照信号を用いる場合には、差動増幅回路
を両相信号で駆動する場合に比べて電圧利得が半分にな
ってしまう問題がある。
路では、オフセット補償用に第２プリアンプが必要とな
るために、回路の消費電力が増大してしまう問題があ
る。さらに、参照信号を用いる場合には、差動増幅回路
を両相信号で駆動する場合に比べて電圧利得が半分にな
ってしまう問題がある。
【００１１】本発明の目的は、単相信号から両相信号を
得ることができ、素子数の増大及び消費電力の増大を抑
制でき、しかも高い電圧利得と広いダイナミックレンジ
が得られる差動増幅回路を提供することである。
得ることができ、素子数の増大及び消費電力の増大を抑
制でき、しかも高い電圧利得と広いダイナミックレンジ
が得られる差動増幅回路を提供することである。
【００１２】
【課題を解決するための手段】本発明の差動回路は、入
力信号と参照信号との電位差を増幅すべく差動対トラン
ジスタを有する差動増幅回路であって、前記入力信号を
平均化した電圧を前記参照信号として導出する積分手段
と、前記差動対トランジスタの各々に更にカスコード接
続されたトランジスタと、電源電圧と前記参照信号の電
圧との間に設けられた容量分割回路とを含み、前記カス
コード接続されたトランジスタの各制御電極に、前記容
量分割回路の分割電圧を付与した構成を有している。
力信号と参照信号との電位差を増幅すべく差動対トラン
ジスタを有する差動増幅回路であって、前記入力信号を
平均化した電圧を前記参照信号として導出する積分手段
と、前記差動対トランジスタの各々に更にカスコード接
続されたトランジスタと、電源電圧と前記参照信号の電
圧との間に設けられた容量分割回路とを含み、前記カス
コード接続されたトランジスタの各制御電極に、前記容
量分割回路の分割電圧を付与した構成を有している。
【００１３】そして、前記積分手段は、容量素子と、定
電流特性を有する能動素子と、抵抗素子との直列接続回
路からなり、前記能動素子の端子電圧を前記参照信号と
した構成を有しており、また前記積分手段は、容量素子
の機能を有するダイオードと、定電流特性を有する能動
素子と、抵抗素子との直列接続回路からなり、前記能動
素子の端子電圧を前記参照信号とした構成を有してい
る。
電流特性を有する能動素子と、抵抗素子との直列接続回
路からなり、前記能動素子の端子電圧を前記参照信号と
した構成を有しており、また前記積分手段は、容量素子
の機能を有するダイオードと、定電流特性を有する能動
素子と、抵抗素子との直列接続回路からなり、前記能動
素子の端子電圧を前記参照信号とした構成を有してい
る。
【００１４】
【００１５】
【００１６】
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】本発明の差動回路は、入力信号と参照信号
の電位差を増幅する差動回路において、ペアＦＥＴがカ
スコード接続されており、参照信号の電圧として入力信
号を積分回路で平均化した信号として与え、カスコード
接続の高電位側ペアＦＥＴのゲート電位を前記積分回路
の出力端子と電源端子間に直列接続された容量で、電源
と積分回路出力間電圧を分割した電位で与える構成を有
している。
の電位差を増幅する差動回路において、ペアＦＥＴがカ
スコード接続されており、参照信号の電圧として入力信
号を積分回路で平均化した信号として与え、カスコード
接続の高電位側ペアＦＥＴのゲート電位を前記積分回路
の出力端子と電源端子間に直列接続された容量で、電源
と積分回路出力間電圧を分割した電位で与える構成を有
している。
【００２８】このため、人力信号の電位が変動した場合
でも常にその信号の平均値が参照信号として与えられる
ことから、素子のばらつきや、受光素子の電流変化に追
随した電位が得られる。従って、広いダイナミックレン
ジをえることが可能である。しかも、この構成では、カ
スコード接続されたペアＦＥＴの等価的なドレインコン
ダクタンスを小さくできる為に高い電圧利得が実現でき
る。さらに、カスコード接続された高電位側ＦＥＴのゲ
ート電位を積分回路出力と電源端子の電圧を容量分割し
た電位を与えていることから、変動に応じた電位が印加
できるために広いしきい値範囲での安定動作が可能であ
る。加えて、容量分割の値を与えることにより、正のし
きい値電圧を有するＦＥＴにおいても駆動能力を大きく
出来るようにバイアスを調整できる。
でも常にその信号の平均値が参照信号として与えられる
ことから、素子のばらつきや、受光素子の電流変化に追
随した電位が得られる。従って、広いダイナミックレン
ジをえることが可能である。しかも、この構成では、カ
スコード接続されたペアＦＥＴの等価的なドレインコン
ダクタンスを小さくできる為に高い電圧利得が実現でき
る。さらに、カスコード接続された高電位側ＦＥＴのゲ
ート電位を積分回路出力と電源端子の電圧を容量分割し
た電位を与えていることから、変動に応じた電位が印加
できるために広いしきい値範囲での安定動作が可能であ
る。加えて、容量分割の値を与えることにより、正のし
きい値電圧を有するＦＥＴにおいても駆動能力を大きく
出来るようにバイアスを調整できる。
【００２９】そして、入力信号と参照信号の電位差を増
幅する差動回路において、該差動回路のペアＦＥＴがカ
スコード接続されており、参照信号の電圧を、入力信号
を積分回路で平均化した信号として与え、カスコード接
続の高電位側ペアＦＥＴのゲート電位を前記積分回路の
出力端子と電源端子間に直列に逆接続されたダイオード
で、電源と積分回路出力間電圧を分割した電位で与える
構成を有している。
幅する差動回路において、該差動回路のペアＦＥＴがカ
スコード接続されており、参照信号の電圧を、入力信号
を積分回路で平均化した信号として与え、カスコード接
続の高電位側ペアＦＥＴのゲート電位を前記積分回路の
出力端子と電源端子間に直列に逆接続されたダイオード
で、電源と積分回路出力間電圧を分割した電位で与える
構成を有している。
【００３０】このため、入力信号の電位が変動した場合
でも常にその信号の平均値が参照信号として与えられる
ことから、素子のばらつきや、受光素子の電流変化に追
随した電位が得られる。従って、広いダイナミックレン
ジをえることが可能である。しかも、この構成では、カ
スコード接続されたペアＦＥＴの等価的なドレインコン
ダクタンスを小さくできる為に高い電圧利得が実現でき
る。さらに、カスコード接続された高電位側ＦＥＴのゲ
ート電位を積分回路出力と電源端子の電圧をダイオード
の容量分割した電位を与えていることから、変動に応じ
た電位が印加できるために広いしきい値範囲での安定動
作が可能である。
でも常にその信号の平均値が参照信号として与えられる
ことから、素子のばらつきや、受光素子の電流変化に追
随した電位が得られる。従って、広いダイナミックレン
ジをえることが可能である。しかも、この構成では、カ
スコード接続されたペアＦＥＴの等価的なドレインコン
ダクタンスを小さくできる為に高い電圧利得が実現でき
る。さらに、カスコード接続された高電位側ＦＥＴのゲ
ート電位を積分回路出力と電源端子の電圧をダイオード
の容量分割した電位を与えていることから、変動に応じ
た電位が印加できるために広いしきい値範囲での安定動
作が可能である。
【００３１】加えて、容量分割の値を与えることによ
り、正のしきい値電圧を有するＦＥＴにおいても駆動能
力を大きく出来るようにバイアスを調整できる。また、
容量をダイオードの逆接続で構成していることから素子
のサイズを小さくできる利点もある。
り、正のしきい値電圧を有するＦＥＴにおいても駆動能
力を大きく出来るようにバイアスを調整できる。また、
容量をダイオードの逆接続で構成していることから素子
のサイズを小さくできる利点もある。
【００３２】
【００３３】
【００３４】
【発明の実施の形態】以下に本発明の実施例を図によっ
て説明する。
て説明する。
【００３５】図１は発明による差動回路の第１の実施例
を示した図である。本実施例では、５１は入力端子、４
１，４２は出力端子、１００，１０１は電源端子、４３
は制御端子である。以下、同様の構成には同一の番号を
付けて記述する。
を示した図である。本実施例では、５１は入力端子、４
１，４２は出力端子、１００，１０１は電源端子、４３
は制御端子である。以下、同様の構成には同一の番号を
付けて記述する。
【００３６】図１の差動回路においては、負荷として用
いられる抵抗１の一端が電源端子１００に接続され、他
端が出力端子４１に接続され、抵抗２の−端が電源端子
１００に接続され、他端が出力端子４２に接続され、Ｆ
ＥＴ１１のドレイン電極は出力端子４１に接続され、ゲ
ート電極は入力端子５１に接続され、ソース電極は節点
６１に接続され、ＦＥＴ１２のドレイン電極は出力端子
４２に接続され、ゲート電極は節点６２に接続され、ソ
ース電極は節点６１に接続され、ＦＥＴ１３のドレイン
電極は節点６１に接続され、ゲート電極は制御端子４３
に接続され、ソース電極は電源端子１０１に接続されて
いる。
いられる抵抗１の一端が電源端子１００に接続され、他
端が出力端子４１に接続され、抵抗２の−端が電源端子
１００に接続され、他端が出力端子４２に接続され、Ｆ
ＥＴ１１のドレイン電極は出力端子４１に接続され、ゲ
ート電極は入力端子５１に接続され、ソース電極は節点
６１に接続され、ＦＥＴ１２のドレイン電極は出力端子
４２に接続され、ゲート電極は節点６２に接続され、ソ
ース電極は節点６１に接続され、ＦＥＴ１３のドレイン
電極は節点６１に接続され、ゲート電極は制御端子４３
に接続され、ソース電極は電源端子１０１に接続されて
いる。
【００３７】積分回路を構成する抵抗７１の一端が入力
端子５１に接続され、他端が節点６２に接続され、容量
素子７２の一端が節点６２に接続され、他端が接地され
ていた構成を有している。
端子５１に接続され、他端が節点６２に接続され、容量
素子７２の一端が節点６２に接続され、他端が接地され
ていた構成を有している。
【００３８】いま、人力端子５１に高い電圧が印加され
た場合、ＦＥＴ１１に電流が流れ、ＦＥＴ１２はカット
オフするので出力端子４１の電位は低下し、出力端子４
２の電位は上昇する。一方、入力端子５１に低い電圧が
印加された時には、ＦＥＴ１１はカットオフし、ＦＥＴ
１２に電流が流れるので出力端子４１の電位は上昇し、
出力端子４２の電位は低下し、相補出力が得られる。
た場合、ＦＥＴ１１に電流が流れ、ＦＥＴ１２はカット
オフするので出力端子４１の電位は低下し、出力端子４
２の電位は上昇する。一方、入力端子５１に低い電圧が
印加された時には、ＦＥＴ１１はカットオフし、ＦＥＴ
１２に電流が流れるので出力端子４１の電位は上昇し、
出力端子４２の電位は低下し、相補出力が得られる。
【００３９】この回路の節点６２の電位（積分回路の積
分出力）は入力信号の平均値となるように容量と抵抗値
の積（以下時定数と記述する）を大きく設計する。
分出力）は入力信号の平均値となるように容量と抵抗値
の積（以下時定数と記述する）を大きく設計する。
【００４０】図２はこの回路の回路シミュレーション結
果を示した図である。シミュレーションではＦＥＴのゲ
ート長を０．２５μｍとし、ゲート幅はＦＥＴ１１及び
１２が９０μｍ、ＦＥＴ１３が７０μｍ、抵抗１及び２
は１５０Ω、抵抗７１が２ＫΩ、容量７２は２００ｐＦ
とした。また、ＦＥＴのしきい値は−０．３Ｖとし、Ｆ
ＥＴの性能指標である最大相互コンダクタンスｇmmaxは
４００ｍＳ／ｍｍ、最高電流遮断周波数ｆT は４０ＧＨ
ｚを仮定した。
果を示した図である。シミュレーションではＦＥＴのゲ
ート長を０．２５μｍとし、ゲート幅はＦＥＴ１１及び
１２が９０μｍ、ＦＥＴ１３が７０μｍ、抵抗１及び２
は１５０Ω、抵抗７１が２ＫΩ、容量７２は２００ｐＦ
とした。また、ＦＥＴのしきい値は−０．３Ｖとし、Ｆ
ＥＴの性能指標である最大相互コンダクタンスｇmmaxは
４００ｍＳ／ｍｍ、最高電流遮断周波数ｆT は４０ＧＨ
ｚを仮定した。
【００４１】図２において、入力信号５１の周波数は動
作の理解がしやすいように１ＧＨｚとした。６２は積分
回路の波形であり、入力信号の平均値が出力されている
ことがわかる。４１は差動回路の出力波形である。
作の理解がしやすいように１ＧＨｚとした。６２は積分
回路の波形であり、入力信号の平均値が出力されている
ことがわかる。４１は差動回路の出力波形である。
【００４２】図３は第２の発明による差動回路の実施例
を示した図である。図３の差動回路においては、図１と
は積分回路の構成が相違する。すなわち、積分回路は、
容量７２と、抵抗７１と、定電流特性を有する能動素子
（ＦＥＴ７３）との直列接続で構成された回路構成を有
している。この回路でも、出力端子に相補出力信号が得
られる。
を示した図である。図３の差動回路においては、図１と
は積分回路の構成が相違する。すなわち、積分回路は、
容量７２と、抵抗７１と、定電流特性を有する能動素子
（ＦＥＴ７３）との直列接続で構成された回路構成を有
している。この回路でも、出力端子に相補出力信号が得
られる。
【００４３】この回路でも、節点６２の電位は入力信号
の平均値となるように時定数を大きく設計する必要があ
るが、ＦＥＴ７３のゲート幅を小さくすることで、抵抗
７１の抵抗値を小さくしても積分回路の寄生容量が入力
側に影響を及ぼさない様にすることができる。従って、
広い範囲のダイナミックレンジが得られると共に、ＩＣ
サイズを小とすることができる。
の平均値となるように時定数を大きく設計する必要があ
るが、ＦＥＴ７３のゲート幅を小さくすることで、抵抗
７１の抵抗値を小さくしても積分回路の寄生容量が入力
側に影響を及ぼさない様にすることができる。従って、
広い範囲のダイナミックレンジが得られると共に、ＩＣ
サイズを小とすることができる。
【００４４】しかも、この構成では、積分回路の負荷容
量の影響を低減するために、抵抗値を大きく設定せずと
も、定電流性を有するトランジスタ素子７３が積分回路
に流れる電流を制限するために、高速動作が可能であ
る。
量の影響を低減するために、抵抗値を大きく設定せずと
も、定電流性を有するトランジスタ素子７３が積分回路
に流れる電流を制限するために、高速動作が可能であ
る。
【００４５】図４は第３の発明による差動回路の実施例
を示した図である。図４の差動回路においては、図１と
は積分回路の構成が相違する。すなわち、積分回路は、
容量機能を有する逆極性接続のダイオード７４と、抵抗
７１と、定電流特性を有する能動素子（ＦＥＴ７３）と
の直列接続で構成された回路構成を有している。この回
路でも、出力端子に相補出力信号が得られる。
を示した図である。図４の差動回路においては、図１と
は積分回路の構成が相違する。すなわち、積分回路は、
容量機能を有する逆極性接続のダイオード７４と、抵抗
７１と、定電流特性を有する能動素子（ＦＥＴ７３）と
の直列接続で構成された回路構成を有している。この回
路でも、出力端子に相補出力信号が得られる。
【００４６】この回路でも、節点６２の電位は入力信号
の平均値となるように時定数を大きく設計する必要があ
るが、ＦＥＴ７３のゲート幅を小さくすることで、抵抗
７１の抵抗値を小さくしても積分回路の寄生容量が入力
側に影響を及ぼさない様にすることができる。更に、ダ
イオードの逆接続にて容量を構成しているので、大面積
を必要とする容量素子のサイズを小さくできる。従っ
て、広い範囲のダイナミックレンジが得られると共に、
ＩＣサイズを小とすることができる。
の平均値となるように時定数を大きく設計する必要があ
るが、ＦＥＴ７３のゲート幅を小さくすることで、抵抗
７１の抵抗値を小さくしても積分回路の寄生容量が入力
側に影響を及ぼさない様にすることができる。更に、ダ
イオードの逆接続にて容量を構成しているので、大面積
を必要とする容量素子のサイズを小さくできる。従っ
て、広い範囲のダイナミックレンジが得られると共に、
ＩＣサイズを小とすることができる。
【００４７】図５は第４の発明による差動回路の実施例
を示した図である。図５の差動回路においては、図１の
回路における差動対ＦＥＴ１１，１２が更にカスコード
接続されたＦＥＴ１４，１５を有している。これ等ＦＥ
Ｔ１４，１５のゲート電極には、積分回路の積分出力
（節点６２の出力）が供給されている。他の構成は図１
のそれと同一であり、その説明は省略する。この回路で
も、出力端子に相補出力信号が得られる。
を示した図である。図５の差動回路においては、図１の
回路における差動対ＦＥＴ１１，１２が更にカスコード
接続されたＦＥＴ１４，１５を有している。これ等ＦＥ
Ｔ１４，１５のゲート電極には、積分回路の積分出力
（節点６２の出力）が供給されている。他の構成は図１
のそれと同一であり、その説明は省略する。この回路で
も、出力端子に相補出力信号が得られる。
【００４８】この回路でも、節点６２の電位は入力信号
の平均値となるように時定数を大きく設計する必要があ
るが、ＦＥＴ７３のゲート幅を小さくすることで、抵抗
７１の抵抗値を小さくしても積分回路の寄生容量が入力
側に影響を及ぼさない様にすることができる。また、差
動回路にカスコード接続構成を採用しているために、ペ
アＦＥＴの等価的なドレインコンダクタンスを小さくで
きるので、高い電圧利得が可能である。
の平均値となるように時定数を大きく設計する必要があ
るが、ＦＥＴ７３のゲート幅を小さくすることで、抵抗
７１の抵抗値を小さくしても積分回路の寄生容量が入力
側に影響を及ぼさない様にすることができる。また、差
動回路にカスコード接続構成を採用しているために、ペ
アＦＥＴの等価的なドレインコンダクタンスを小さくで
きるので、高い電圧利得が可能である。
【００４９】しかも、差動回路にカスコード接続された
高電位側ＦＥＴ１４，１５のゲート電圧は積分回路から
得ているので、素子特性の変動に応じたバイアスがここ
でもなされているので、広い範囲のダイナミックレンジ
を得ることができると共に、ＩＣサイズを小とし得る。
高電位側ＦＥＴ１４，１５のゲート電圧は積分回路から
得ているので、素子特性の変動に応じたバイアスがここ
でもなされているので、広い範囲のダイナミックレンジ
を得ることができると共に、ＩＣサイズを小とし得る。
【００５０】図６は第５の発明による差動回路の実施例
を示した図である。図６の差動回路においては、図５の
回路におけるカスコード接続されたＦＥＴ１４，１５の
ゲート電極に、容量７５〜７７による分割回路の分割出
力が供給されている。この容量分割回路は電源１００と
節点６２との間の電圧を分割するものであり、容量７５
と７６との接続部６３の分割電圧をゲート電圧としてい
る。他の構成は図５のそれと同一であり、その説明は省
略する。この回路でも、出力端子に相補出力信号が得ら
れる。
を示した図である。図６の差動回路においては、図５の
回路におけるカスコード接続されたＦＥＴ１４，１５の
ゲート電極に、容量７５〜７７による分割回路の分割出
力が供給されている。この容量分割回路は電源１００と
節点６２との間の電圧を分割するものであり、容量７５
と７６との接続部６３の分割電圧をゲート電圧としてい
る。他の構成は図５のそれと同一であり、その説明は省
略する。この回路でも、出力端子に相補出力信号が得ら
れる。
【００５１】この回路でも、節点６２の電位は入力信号
の平均値となるように時定数を大きく設計する必要があ
るが、ＦＥＴ７３のゲート幅を小さくすることで、抵抗
７１の抵抗値を小さくしても積分回路の寄生容量が入力
側に影響を及ぼさない様にすることができる。
の平均値となるように時定数を大きく設計する必要があ
るが、ＦＥＴ７３のゲート幅を小さくすることで、抵抗
７１の抵抗値を小さくしても積分回路の寄生容量が入力
側に影響を及ぼさない様にすることができる。
【００５２】更に、差動回路にカスコード接続構成を採
用しているので、ペアＦＥＴの等価的なドレインコンダ
クタンスを小さくできるので、高い電圧利得が可能であ
る。また、カスコード接続された高電位側ＦＥＴ１４，
１５のゲート電圧は、積分出力と電源電位との電圧を容
量分割する様になっているので、当該カスコード接続ペ
アＦＥＴの駆動能力を向上させるために、節点６３の電
位を分割数、または容量の値で高くすることが可能であ
る。よって、ＦＥＴの閾値が正となるエンハンスメント
型ＦＥＴを使用しても高速な回路を実現できると共に、
素子特性の変動に応じたバイアスがここでもなされてい
るので、広い範囲のダイナミックレンジを得ることがで
きると共に、ＩＣサイズを小とし得る。
用しているので、ペアＦＥＴの等価的なドレインコンダ
クタンスを小さくできるので、高い電圧利得が可能であ
る。また、カスコード接続された高電位側ＦＥＴ１４，
１５のゲート電圧は、積分出力と電源電位との電圧を容
量分割する様になっているので、当該カスコード接続ペ
アＦＥＴの駆動能力を向上させるために、節点６３の電
位を分割数、または容量の値で高くすることが可能であ
る。よって、ＦＥＴの閾値が正となるエンハンスメント
型ＦＥＴを使用しても高速な回路を実現できると共に、
素子特性の変動に応じたバイアスがここでもなされてい
るので、広い範囲のダイナミックレンジを得ることがで
きると共に、ＩＣサイズを小とし得る。
【００５３】図７は図６の回路のシミュレーション結果
を示した図である。シミュレーションでは、ＦＥＴのゲ
ート長を０．２５μｍとし、ゲート幅はＦＥＴ１１及び
１２が９０μｍ、ＦＥＴ１４，１５が１１０μｍ，ＦＥ
Ｔ１３が７０μｍ、ＦＥＴ７３が１５μｍ、抵抗１及び
２は１５０Ω、抵抗７１が２ＫΩ、容量７２は２００ｐ
Ｆ、容量７５〜７７は１５ｐＦとした。また、ＦＥＴの
しきい値は−０．３Ｖとし、ＦＥＴの性能指標である最
大相互コンダクタンスｇmmaxは４００ｍＳ／ｍｍ、最高
電流遮断周波数ｆT は４０ＧＨｚを仮定した。
を示した図である。シミュレーションでは、ＦＥＴのゲ
ート長を０．２５μｍとし、ゲート幅はＦＥＴ１１及び
１２が９０μｍ、ＦＥＴ１４，１５が１１０μｍ，ＦＥ
Ｔ１３が７０μｍ、ＦＥＴ７３が１５μｍ、抵抗１及び
２は１５０Ω、抵抗７１が２ＫΩ、容量７２は２００ｐ
Ｆ、容量７５〜７７は１５ｐＦとした。また、ＦＥＴの
しきい値は−０．３Ｖとし、ＦＥＴの性能指標である最
大相互コンダクタンスｇmmaxは４００ｍＳ／ｍｍ、最高
電流遮断周波数ｆT は４０ＧＨｚを仮定した。
【００５４】図７において、入力信号５１の周波数は動
作の理解がしやすいように１ＧＨｚとした。６２は積分
回路の波形であり、入力信号の平均値が出力されている
ことがわかる。４１は差動回路の出力波形である。尚、
６３は容量分割出力の波形である。
作の理解がしやすいように１ＧＨｚとした。６２は積分
回路の波形であり、入力信号の平均値が出力されている
ことがわかる。４１は差動回路の出力波形である。尚、
６３は容量分割出力の波形である。
【００５５】図８は第６の発明による差動回路の実施例
を示した図である。図８の差動回路においては、図６の
回路における積分回路の構成が相違するものであり、図
４の積分回路の構成採用している。すなわち、ダイオー
ド７４と、定電流源素子７３と、抵抗７１との直列接続
回路構成である。他の構成は図６のそれと同一であり、
その説明は省略する。この回路でも、出力端子に相補出
力信号が得られる。
を示した図である。図８の差動回路においては、図６の
回路における積分回路の構成が相違するものであり、図
４の積分回路の構成採用している。すなわち、ダイオー
ド７４と、定電流源素子７３と、抵抗７１との直列接続
回路構成である。他の構成は図６のそれと同一であり、
その説明は省略する。この回路でも、出力端子に相補出
力信号が得られる。
【００５６】この回路でも、節点６２の電位は入力信号
の平均値となるように時定数を大きく設計する必要があ
るが、ＦＥＴ７３のゲート幅を小さくすることで、抵抗
７１の抵抗値を小さくしても積分回路の寄生容量が入力
側に影響を及ぼさない様にすることができる。
の平均値となるように時定数を大きく設計する必要があ
るが、ＦＥＴ７３のゲート幅を小さくすることで、抵抗
７１の抵抗値を小さくしても積分回路の寄生容量が入力
側に影響を及ぼさない様にすることができる。
【００５７】更に、差動回路にカスコード接続構成を採
用しているので、ペアＦＥＴの等価的なドレインコンダ
クタンスを小さくできるので、高い電圧利得が可能であ
る。また、カスコード接続された高電位側ＦＥＴ１４，
１５のゲート電圧は、積分出力と電源電位との電圧を容
量分割する様になっているので、当該カスコード接続ペ
アＦＥＴの駆動能力を向上させるために、節点６３の電
位を分割数、または容量の値で高くすることが可能であ
る。よって、ＦＥＴの閾値が正となるエンハンスメント
型ＦＥＴを使用しても高速な回路を実現できると共に、
素子特性の変動に応じたバイアスがここでもなされてい
る。
用しているので、ペアＦＥＴの等価的なドレインコンダ
クタンスを小さくできるので、高い電圧利得が可能であ
る。また、カスコード接続された高電位側ＦＥＴ１４，
１５のゲート電圧は、積分出力と電源電位との電圧を容
量分割する様になっているので、当該カスコード接続ペ
アＦＥＴの駆動能力を向上させるために、節点６３の電
位を分割数、または容量の値で高くすることが可能であ
る。よって、ＦＥＴの閾値が正となるエンハンスメント
型ＦＥＴを使用しても高速な回路を実現できると共に、
素子特性の変動に応じたバイアスがここでもなされてい
る。
【００５８】また、容量をダイオード７４の逆極性接続
にて実現しているので、大面積を必要とする容量が不要
となり、チップサイズの縮小が可能となる。従って、広
い範囲のダイナミックレンジを得ることができ、ＩＣサ
イズも小となる。
にて実現しているので、大面積を必要とする容量が不要
となり、チップサイズの縮小が可能となる。従って、広
い範囲のダイナミックレンジを得ることができ、ＩＣサ
イズも小となる。
【００５９】図９は第７の発明による差動回路の実施例
を示した図である。図９の差動回路においては、図１と
は積分回路の構成が相違する。すなわち、積分回路は、
ダイオード７５と容量素子７２との直列接続で構成され
た回路構成を有している。この回路でも、出力端子に相
補出力信号が得られる。
を示した図である。図９の差動回路においては、図１と
は積分回路の構成が相違する。すなわち、積分回路は、
ダイオード７５と容量素子７２との直列接続で構成され
た回路構成を有している。この回路でも、出力端子に相
補出力信号が得られる。
【００６０】この回路でも、節点６２の電位は入力信号
の平均値となるように時定数を大きく設計する必要があ
るが、ダイオード７５は、順方向立ち上がり電圧以下に
バイアスされているので、数百ＫΩ以上の等価抵抗を得
ることも可能である。従って、小さな面積で数百KHz 程
度の入力信号に対応した積分定数を得ることも可能であ
る。
の平均値となるように時定数を大きく設計する必要があ
るが、ダイオード７５は、順方向立ち上がり電圧以下に
バイアスされているので、数百ＫΩ以上の等価抵抗を得
ることも可能である。従って、小さな面積で数百KHz 程
度の入力信号に対応した積分定数を得ることも可能であ
る。
【００６１】図１０は、第８の発明による差動回路の実
施例を示した図である。図１０の差動回路においては、
図９とは積分回路の構成が相違する。すなわち、積分回
路は、ダイオード７５とダイオード７４との直列接続で
構成された回路構成を有している。ダイオード７５は抵
抗の機能を有し、ダイオード７４は容量素子の機能を有
しており、当該ダイオード７４はダイオード７５とは逆
極性となるように接続されている。この回路でも、出力
端子に相補出力信号が得られる。
施例を示した図である。図１０の差動回路においては、
図９とは積分回路の構成が相違する。すなわち、積分回
路は、ダイオード７５とダイオード７４との直列接続で
構成された回路構成を有している。ダイオード７５は抵
抗の機能を有し、ダイオード７４は容量素子の機能を有
しており、当該ダイオード７４はダイオード７５とは逆
極性となるように接続されている。この回路でも、出力
端子に相補出力信号が得られる。
【００６２】この回路でも、ダイオード７４のカソード
となる節点６２の電位は入力信号の平均値となるように
時定数を大きく設計する必要があるが、ダイオード７５
は、順方向立ち上がり電圧以下にバイアスされているの
で、数百ＫΩ以上の等価抵抗を得ることも可能である。
従って、小さな面積で数百KHz 程度の入力信号に対応し
た積分定数を得ることも可能である。
となる節点６２の電位は入力信号の平均値となるように
時定数を大きく設計する必要があるが、ダイオード７５
は、順方向立ち上がり電圧以下にバイアスされているの
で、数百ＫΩ以上の等価抵抗を得ることも可能である。
従って、小さな面積で数百KHz 程度の入力信号に対応し
た積分定数を得ることも可能である。
【００６３】また、容量をダイオード７４の逆極性接続
にて実現しているので、大面積を必要とする容量が不要
となり、チップサイズの縮小が可能となる。従って、広
い範囲のダイナミックレンジを得ることができ、ＩＣサ
イズも小となる。
にて実現しているので、大面積を必要とする容量が不要
となり、チップサイズの縮小が可能となる。従って、広
い範囲のダイナミックレンジを得ることができ、ＩＣサ
イズも小となる。
【００６４】
【００６５】
【００６６】
【００６７】
【００６８】
【発明の効果】 本発明による 差動回路においては、入力
信号と参照信号の電位差を増幅する差動回路において、
該差動回路のペアＦＥＴがカスコード接続されており、
参照信号の電圧を入力信号を積分回路で平均化した信号
として与え、カスコード接続の高電位側ペアＦＥＴのゲ
ート電位を前記積分回路の出力端子と電源端子間に直列
接続された容量で、電源と積分回路出力間電圧を分割し
た電位で与える構成を有している。
信号と参照信号の電位差を増幅する差動回路において、
該差動回路のペアＦＥＴがカスコード接続されており、
参照信号の電圧を入力信号を積分回路で平均化した信号
として与え、カスコード接続の高電位側ペアＦＥＴのゲ
ート電位を前記積分回路の出力端子と電源端子間に直列
接続された容量で、電源と積分回路出力間電圧を分割し
た電位で与える構成を有している。
【００６９】このため、入力信号の電位が変動した場合
でも常にその信号の平均値が参照信号として与えられる
ことから、素子のばらつきや、受光素子の電流変化に追
随した電位が得られる。従って、広いダイナミックレン
ジをえることが可能である。しかも、この構成では、カ
スコード接続されたペアＦＥＴの等価的なドレインコン
ダクタンスを小さくできる為に高い電圧利得が実現でき
る。さらに、カスコード接続された高電位側ＦＥＴのゲ
ード電位を積分回路出力と電源端子の電圧を容量分割し
た電位を与えていることから、変動に応じた電位が印加
できるために広いしきい値範囲での安定動作が可能であ
る。加えて、容量分割の値を与えることにより、正のし
きい値電圧を有するＦＥＴにおいても駆動能力を大きく
できるようにバイアスを調整できる。
でも常にその信号の平均値が参照信号として与えられる
ことから、素子のばらつきや、受光素子の電流変化に追
随した電位が得られる。従って、広いダイナミックレン
ジをえることが可能である。しかも、この構成では、カ
スコード接続されたペアＦＥＴの等価的なドレインコン
ダクタンスを小さくできる為に高い電圧利得が実現でき
る。さらに、カスコード接続された高電位側ＦＥＴのゲ
ード電位を積分回路出力と電源端子の電圧を容量分割し
た電位を与えていることから、変動に応じた電位が印加
できるために広いしきい値範囲での安定動作が可能であ
る。加えて、容量分割の値を与えることにより、正のし
きい値電圧を有するＦＥＴにおいても駆動能力を大きく
できるようにバイアスを調整できる。
【００７０】本発明による差動回路においては、入力信
号と参照信号の電位差を増幅する差動回路において、該
差動回路のペアＦＥＴがカスコード接続されており、参
照信号の電圧を入力信号を積分回路で平均化した信号と
して与え、カスコード接続の高電位側ペアＦＥＴのゲー
ト電位を積分回路の出力端子と電源端子間に直列に逆接
続されたダイオードで、電源と積分回路出力間電圧を分
割した電位で与える構成を有している。このため、入力
信号の電位が変動した場合でも常にその信号の平均値が
参照信号として与えられることから、素子のばらつき
や、受光素子の電流変化に追随した電位が得られる。従
って、広いダイナミックレンジをえることが可能であ
る。
号と参照信号の電位差を増幅する差動回路において、該
差動回路のペアＦＥＴがカスコード接続されており、参
照信号の電圧を入力信号を積分回路で平均化した信号と
して与え、カスコード接続の高電位側ペアＦＥＴのゲー
ト電位を積分回路の出力端子と電源端子間に直列に逆接
続されたダイオードで、電源と積分回路出力間電圧を分
割した電位で与える構成を有している。このため、入力
信号の電位が変動した場合でも常にその信号の平均値が
参照信号として与えられることから、素子のばらつき
や、受光素子の電流変化に追随した電位が得られる。従
って、広いダイナミックレンジをえることが可能であ
る。
【００７１】しかも、この構成では、カスコード接続さ
れたペアＦＥＴの等価的なドレインコンダクタンスを小
さくできる為に高い電圧利得が実現できる。さらに、カ
スコード接続された高電位側ＦＥＴのゲート電位を積分
回路出力と電源端子の電圧をダイオードの容量分削した
電位を与えていることから、変動に応じた電位が印加で
きるために広いしきい値範囲での安定動作が可能であ
る。加えて、容量分割の値を与えることにより、正のし
きい値電圧を有するＦＥＴにおいても駆動能力を大きく
出来るようにバイアスを調整できる。また、容量をダイ
オードの逆接続で構成していることから素子のサイズを
小さくできる利点もある。
れたペアＦＥＴの等価的なドレインコンダクタンスを小
さくできる為に高い電圧利得が実現できる。さらに、カ
スコード接続された高電位側ＦＥＴのゲート電位を積分
回路出力と電源端子の電圧をダイオードの容量分削した
電位を与えていることから、変動に応じた電位が印加で
きるために広いしきい値範囲での安定動作が可能であ
る。加えて、容量分割の値を与えることにより、正のし
きい値電圧を有するＦＥＴにおいても駆動能力を大きく
出来るようにバイアスを調整できる。また、容量をダイ
オードの逆接続で構成していることから素子のサイズを
小さくできる利点もある。
【００７２】
【００７３】
【００７４】これら発明により、現在の超高速ＩＣの消
費電力を動作速度及び消費電力を維持したままで両相信
号を得ることが可能になり、将来の光通信システムに本
発明を用いれば飛躍的な性能向上が期待できる。
費電力を動作速度及び消費電力を維持したままで両相信
号を得ることが可能になり、将来の光通信システムに本
発明を用いれば飛躍的な性能向上が期待できる。
【図１】本発明の一実施例を示す回路図である。
【図２】図１の回路のシミュレーション結果を示す図で
ある。
ある。
【図３】本発明の他の実施例を示す回路図である。
【図４】本発明の更に他の実施例を示す回路図である。
【図５】本発明の別の実施例を示す回路図である。
【図６】本発明の更に別の実施例を示す回路図である。
【図７】図６の回路のシミュレーション結果を示す図で
ある。
ある。
【図８】本発明の他の実施例を示す回路図である。
【図９】本発明の他の実施例を示す回路図である。
【図１０】本発明の他の実施例を示す回路図である。
【図１１】従来の一例を示す回路図である。
【図１２】従来の他の例を示す回路図である
１，２，７１ 抵抗 １１〜１５，７３ ＦＥＴ ４１，４２ 出力端子 ５１ 入力端子 ６２ 参照信号出力 ７２ 容量 ７４，７５ ダイオード
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０４Ｂ 10/14 10/26 10/28 (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 1/00 - 3/72
Claims (3)
- 【請求項１】 入力信号と参照信号との電位差を増幅す
べく差動対トランジスタを有する差動増幅回路であっ
て、前記入力信号を平均化した電圧を前記参照信号とし
て導出する積分手段と、前記差動対トランジスタの各々
に更にカスコード接続されたトランジスタと、電源電圧
と前記参照信号の電圧との間に設けられた容量分割回路
とを含み、前記カスコード接続されたトランジスタの各
制御電極に、前記容量分割回路の分割電圧を付与したこ
とを特徴とする差動増幅回路。 - 【請求項２】 前記積分手段は、容量素子と、定電流特
性を有する能動素子と、抵抗素子との直列接続回路から
なり、前記能動素子の端子電圧を前記参照信号としたこ
とを特徴とする請求項１記載の差動増幅回路。 - 【請求項３】 前記積分手段は、容量素子の機能を有す
るダイオードと、定電流特性を有する能動素子と、抵抗
素子との直列接続回路からなり、前記能動素子の端子電
圧を前記参照信号としたことを特徴とする請求項１記載
の差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11124098A JP3147082B2 (ja) | 1997-10-15 | 1998-04-22 | 差動増幅回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28098697 | 1997-10-15 | ||
| JP9-280986 | 1997-10-15 | ||
| JP11124098A JP3147082B2 (ja) | 1997-10-15 | 1998-04-22 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11186860A JPH11186860A (ja) | 1999-07-09 |
| JP3147082B2 true JP3147082B2 (ja) | 2001-03-19 |
Family
ID=26450676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11124098A Expired - Fee Related JP3147082B2 (ja) | 1997-10-15 | 1998-04-22 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3147082B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008510383A (ja) * | 2004-08-12 | 2008-04-03 | トリアクセス テクノロジーズ インコーポレイテッド | 信号パワーレベル検出方法及び回路 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6809591B1 (en) | 2003-06-10 | 2004-10-26 | Matsushita Electric Industrial Co., Ltd. | AGC circuit providing control of output signal amplitude and of output signal DC level |
| JP2011217237A (ja) * | 2010-04-01 | 2011-10-27 | Sumitomo Electric Ind Ltd | 電子回路 |
| JP5596589B2 (ja) * | 2011-02-15 | 2014-09-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US8897727B2 (en) * | 2012-06-01 | 2014-11-25 | Qualcomm Incorporated | Power detector with temperature compensation |
| US9088252B2 (en) | 2013-03-05 | 2015-07-21 | Richwave Technology Corp. | Fixed voltage generating circuit |
| US20140253087A1 (en) * | 2013-03-05 | 2014-09-11 | Richwave Technology Corp. | Fixed voltage generating circuit |
-
1998
- 1998-04-22 JP JP11124098A patent/JP3147082B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008510383A (ja) * | 2004-08-12 | 2008-04-03 | トリアクセス テクノロジーズ インコーポレイテッド | 信号パワーレベル検出方法及び回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11186860A (ja) | 1999-07-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6356153B1 (en) | Rail-to-rail input/output operational amplifier and method | |
| US8149055B2 (en) | Semiconductor integrated circuit device | |
| US5329115A (en) | Optical receiver circuit | |
| US6392490B1 (en) | High-precision biasing circuit for a cascoded CMOS stage, particularly for low noise amplifiers | |
| US6437645B1 (en) | Slew rate boost circuitry and method | |
| US7176760B2 (en) | CMOS class AB folded cascode operational amplifier for high-speed applications | |
| US4038607A (en) | Complementary field effect transistor amplifier | |
| US20050285676A1 (en) | Slew rate enhancement circuitry for folded cascode amplifier | |
| US4901031A (en) | Common-base, source-driven differential amplifier | |
| US5801523A (en) | Circuit and method of providing a constant current | |
| JPH10163766A (ja) | 差動増幅器 | |
| JP3147082B2 (ja) | 差動増幅回路 | |
| JPS62241410A (ja) | 高速度演算増幅器、回路および差動入力信号に対応して出力信号を生じるための方法 | |
| US4596958A (en) | Differential common base amplifier with feed forward circuit | |
| US4839609A (en) | Differential amplifier | |
| US6788143B1 (en) | Cascode stage for an operational amplifier | |
| US6538513B2 (en) | Common mode output current control circuit and method | |
| US6472908B1 (en) | Differential output driver circuit and method for same | |
| JP3470797B2 (ja) | バッファ回路 | |
| JPH0122769B2 (ja) | ||
| US5012134A (en) | DC bootstrapped unity gain buffer | |
| US6043690A (en) | Bidirectional follower for driving a capacitive load | |
| US6137350A (en) | Differential amplifier circuit | |
| JPH0837431A (ja) | 差動増幅回路 | |
| JP3580409B2 (ja) | オフセット調整回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |