JPH0837431A - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JPH0837431A JPH0837431A JP6172925A JP17292594A JPH0837431A JP H0837431 A JPH0837431 A JP H0837431A JP 6172925 A JP6172925 A JP 6172925A JP 17292594 A JP17292594 A JP 17292594A JP H0837431 A JPH0837431 A JP H0837431A
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- Japan
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- circuit
- differential amplifier
- input
- voltage
- amplifier circuit
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Abstract
(57)【要約】
【目的】 差動増幅回路の同相入力電圧範囲を拡大さ
せ、電源電圧の利用効率の向上および入力信号のダイナ
ミックレンジ拡大を行う。 【構成】 トランジスタ差動回路の反転入力側および非
反転入力側にデプレッション型のＭＯＳトランジスタに
よるソースフォロワ回路を入力バッファ回路としてそれ
ぞれ介在させるとともに、各ＭＯＳトランジスタのしき
い値電圧をゲート入力電圧の変化に伴う基板バイアス効
果によって変化させる。 【効果】 基板バイアス効果によるしきい値電圧の変化
により、基準電位から電源電位までの全域でリニア動作
することができる。
せ、電源電圧の利用効率の向上および入力信号のダイナ
ミックレンジ拡大を行う。 【構成】 トランジスタ差動回路の反転入力側および非
反転入力側にデプレッション型のＭＯＳトランジスタに
よるソースフォロワ回路を入力バッファ回路としてそれ
ぞれ介在させるとともに、各ＭＯＳトランジスタのしき
い値電圧をゲート入力電圧の変化に伴う基板バイアス効
果によって変化させる。 【効果】 基板バイアス効果によるしきい値電圧の変化
により、基準電位から電源電位までの全域でリニア動作
することができる。
Description
【０００１】
【産業上の利用分野】本発明は、差動増幅回路、さらに
は電池等の低電圧電源で動作する差動増幅回路に適用し
て有効な技術に関するものであって、たとえばオペアン
プ（演算増幅器）やコンパレータ（電圧比較器）に利用
して有効な技術に関するものである。
は電池等の低電圧電源で動作する差動増幅回路に適用し
て有効な技術に関するものであって、たとえばオペアン
プ（演算増幅器）やコンパレータ（電圧比較器）に利用
して有効な技術に関するものである。
【０００２】
【従来の技術】従来の差動増幅回路は、たとえば図６に
その基本構成を示すように、２つのＭＯＳトランジスタ
Ｍ１，Ｍ２のソース同士を共通の定電流負荷Ｚｏを介し
て結合させるとともに、各ＭＯＳトランジスタＭ１，Ｍ
２のドレイン側にＭＯＳトランジスタＭ３，Ｍ４による
能動負荷を接続することにより構成される。
その基本構成を示すように、２つのＭＯＳトランジスタ
Ｍ１，Ｍ２のソース同士を共通の定電流負荷Ｚｏを介し
て結合させるとともに、各ＭＯＳトランジスタＭ１，Ｍ
２のドレイン側にＭＯＳトランジスタＭ３，Ｍ４による
能動負荷を接続することにより構成される。
【０００３】ここで、差動対をなすＭＯＳトランジスタ
Ｍ１，Ｍ２にはエンハンスメント型が使用され、両者の
特性が揃っていれば、一定の入力電圧範囲にて、Ｍ１の
ゲート入力電圧とＭ２のゲート入力電圧の差が増幅され
て出力される差動増幅動作が行われる（たとえば、日立
製作所発行「日立標準リニアデタータブック ’９３．
３」５５ページ：ＨＡ１６１１８ＦＰ／ＦＰＪ、ＨＡ１
６１１９ＦＰを参照）。
Ｍ１，Ｍ２にはエンハンスメント型が使用され、両者の
特性が揃っていれば、一定の入力電圧範囲にて、Ｍ１の
ゲート入力電圧とＭ２のゲート入力電圧の差が増幅され
て出力される差動増幅動作が行われる（たとえば、日立
製作所発行「日立標準リニアデタータブック ’９３．
３」５５ページ：ＨＡ１６１１８ＦＰ／ＦＰＪ、ＨＡ１
６１１９ＦＰを参照）。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。すなわち、上述した従来の差
動増幅回路では、ＭＯＳトランジスタＭ１，Ｍ２のドレ
イン電流が流れはじめるときのゲート・ソース間電圧Ｖ
ｇｓが入力しきい値電圧として介在する。このため、差
動増幅動作が行われる差動入力電圧範囲いわゆる同相入
力電圧範囲は、電源電圧（Ｖｃｃ−ＧＮＤ）いっぱいに
はとることができず、その電源電圧（Ｖｃｃ−ＧＮＤ）
から上記しきい値分（Ｖｇｓ≒０．６Ｖ〜０．８Ｖ）を
差し引いた範囲（Ｖｃｃ−Ｖｇｓ〜ＧＮＤ）に縮小され
てしまう。
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。すなわち、上述した従来の差
動増幅回路では、ＭＯＳトランジスタＭ１，Ｍ２のドレ
イン電流が流れはじめるときのゲート・ソース間電圧Ｖ
ｇｓが入力しきい値電圧として介在する。このため、差
動増幅動作が行われる差動入力電圧範囲いわゆる同相入
力電圧範囲は、電源電圧（Ｖｃｃ−ＧＮＤ）いっぱいに
はとることができず、その電源電圧（Ｖｃｃ−ＧＮＤ）
から上記しきい値分（Ｖｇｓ≒０．６Ｖ〜０．８Ｖ）を
差し引いた範囲（Ｖｃｃ−Ｖｇｓ〜ＧＮＤ）に縮小され
てしまう。
【０００５】これは、バイポーラ・トランジスタを使っ
た差動増幅回路でも同様である。バイポーラ・トランジ
スタの場合は、そのバイポーラ・トランジスタのベース
・エミッタ間電圧が入力しきい値電圧として介在し、そ
のベース・エミッタ間電圧分（０．６〜０．８Ｖ）だけ
同相入力電圧範囲が狭くなる。このため、低電圧電源で
動作する機器やシステムでは、信号振幅に対する電源電
圧の利用効率が悪くなる、あるいは入力信号のダイナミ
ックレンジが狭くなる、という問題が生じる。
た差動増幅回路でも同様である。バイポーラ・トランジ
スタの場合は、そのバイポーラ・トランジスタのベース
・エミッタ間電圧が入力しきい値電圧として介在し、そ
のベース・エミッタ間電圧分（０．６〜０．８Ｖ）だけ
同相入力電圧範囲が狭くなる。このため、低電圧電源で
動作する機器やシステムでは、信号振幅に対する電源電
圧の利用効率が悪くなる、あるいは入力信号のダイナミ
ックレンジが狭くなる、という問題が生じる。
【０００６】本発明の目的は、差動増幅回路の同相入力
電圧範囲を拡大させ、電源電圧の利用効率の向上および
入力信号のダイナミックレンジ拡大を可能にする、とい
う技術を提供することにある。本発明の前記ならびにそ
のほかの目的と特徴は、本明細書の記述および添付図面
からあきらかになるであろう。
電圧範囲を拡大させ、電源電圧の利用効率の向上および
入力信号のダイナミックレンジ拡大を可能にする、とい
う技術を提供することにある。本発明の前記ならびにそ
のほかの目的と特徴は、本明細書の記述および添付図面
からあきらかになるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。すなわち、トランジスタ差動回路
の反転入力側および非反転入力側にデプレッション型の
ＭＯＳトランジスタによるソースフォロワ回路を入力バ
ッファ回路としてそれぞれ介在させるとともに、各ＭＯ
Ｓトランジスタのしきい値電圧をゲート入力電圧の変化
に伴う基板バイアス効果によって変化させる、というも
のである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。すなわち、トランジスタ差動回路
の反転入力側および非反転入力側にデプレッション型の
ＭＯＳトランジスタによるソースフォロワ回路を入力バ
ッファ回路としてそれぞれ介在させるとともに、各ＭＯ
Ｓトランジスタのしきい値電圧をゲート入力電圧の変化
に伴う基板バイアス効果によって変化させる、というも
のである。
【０００８】
【作用】上述した手段によれば、入力バッファ回路を形
成する２つのＭＯＳトランジスタはそれぞれ、入力信号
レベルが基準電位まで下がっても、デプレッション・モ
ードによってリニア動作することができる一方、その入
力信号レベルが電源電位付近まで上がったときは、ゲー
ト入力電圧の変化に伴う基板バイアス効果によるしきい
値電圧の変化により、その電源電位付近まで上がった入
力電圧でもリニア動作することができる。これにより、
差動増幅回路の同相入力電圧範囲を拡大させ、電源電圧
の利用効率の向上および入力信号のダイナミックレンジ
拡大を可能にする、という目的が達成される。
成する２つのＭＯＳトランジスタはそれぞれ、入力信号
レベルが基準電位まで下がっても、デプレッション・モ
ードによってリニア動作することができる一方、その入
力信号レベルが電源電位付近まで上がったときは、ゲー
ト入力電圧の変化に伴う基板バイアス効果によるしきい
値電圧の変化により、その電源電位付近まで上がった入
力電圧でもリニア動作することができる。これにより、
差動増幅回路の同相入力電圧範囲を拡大させ、電源電圧
の利用効率の向上および入力信号のダイナミックレンジ
拡大を可能にする、という目的が達成される。
【０００９】
【実施例】以下、本発明の好適な実施例を図面を参照し
ながら説明する。なお、図において、同一符号は同一あ
るいは相当部分を示すものとする。
ながら説明する。なお、図において、同一符号は同一あ
るいは相当部分を示すものとする。
【００１０】図１は本発明の技術が適用された差動増幅
回路の一実施例を示す。同図において、Ｍ１，Ｍ２はエ
ンハンスメント・モードで動作するｐチャンネルＭＯＳ
トランジスタであって、ソース同士が共通の定電流負荷
Ｚｏを介して結合されることにより、トランジスタ差動
回路を形成する。Ｍ３，Ｍ４はそのトランジスタ差動回
路の能動負荷を形成するｎチャンネルＭＯＳトランジス
タである。このトランジスタ差動回路では、ＭＯＳトラ
ンジスタＭ１，Ｍ２のバックゲートが電源電位Ｖｃｃ
に、Ｍ３，Ｍ４のバックゲートがソースにそれぞれ接続
されている。
回路の一実施例を示す。同図において、Ｍ１，Ｍ２はエ
ンハンスメント・モードで動作するｐチャンネルＭＯＳ
トランジスタであって、ソース同士が共通の定電流負荷
Ｚｏを介して結合されることにより、トランジスタ差動
回路を形成する。Ｍ３，Ｍ４はそのトランジスタ差動回
路の能動負荷を形成するｎチャンネルＭＯＳトランジス
タである。このトランジスタ差動回路では、ＭＯＳトラ
ンジスタＭ１，Ｍ２のバックゲートが電源電位Ｖｃｃ
に、Ｍ３，Ｍ４のバックゲートがソースにそれぞれ接続
されている。
【００１１】Ｍ５，Ｍ６はデプレッション・モードで動
作するｎチャンネルＭＯＳトランジスタであって、その
ドレインが電源電位Ｖｃｃに接続され、ソースが定電流
負荷Ｚ１，Ｚ２を介して基準電位ＧＮＤに接続されるこ
とにより、ソースフォロワ回路を形成する。このソース
フォロワ回路は一種の入力バッファ回路として、上記ト
ランジスタ差動回路（Ｍ１〜Ｍ４）の反転入力側（Ｍ１
のゲート）と非反転入力側（Ｍ２のゲート）に介在し、
外部からの入力信号Ｖｉｎ（−）（＋）をレベルシフト
しながら同相でリニア伝達する。
作するｎチャンネルＭＯＳトランジスタであって、その
ドレインが電源電位Ｖｃｃに接続され、ソースが定電流
負荷Ｚ１，Ｚ２を介して基準電位ＧＮＤに接続されるこ
とにより、ソースフォロワ回路を形成する。このソース
フォロワ回路は一種の入力バッファ回路として、上記ト
ランジスタ差動回路（Ｍ１〜Ｍ４）の反転入力側（Ｍ１
のゲート）と非反転入力側（Ｍ２のゲート）に介在し、
外部からの入力信号Ｖｉｎ（−）（＋）をレベルシフト
しながら同相でリニア伝達する。
【００１２】さらに、上記入力バッファ回路を形成する
デプレッション型ｎチャンネルＭＯＳトランジスタＭ
５，Ｍ６は、そのバックゲート（基板側）Ｂｇが基準電
位ＧＮＤに接続されていて、ソースとバックゲートＢｇ
の間には、ゲート入力電圧に応じて電位差が生じるよう
になっている。これにより、ゲート入力電圧Ｖｉｎの変
化に伴ってソースとバックゲートＢｇの間に電位差が生
じ、この結果、ゲート入力電圧の変化に伴ってＭ５，Ｍ
６のゲート入力しきい値が変化する基板バイアス効果が
生じるようになっている。
デプレッション型ｎチャンネルＭＯＳトランジスタＭ
５，Ｍ６は、そのバックゲート（基板側）Ｂｇが基準電
位ＧＮＤに接続されていて、ソースとバックゲートＢｇ
の間には、ゲート入力電圧に応じて電位差が生じるよう
になっている。これにより、ゲート入力電圧Ｖｉｎの変
化に伴ってソースとバックゲートＢｇの間に電位差が生
じ、この結果、ゲート入力電圧の変化に伴ってＭ５，Ｍ
６のゲート入力しきい値が変化する基板バイアス効果が
生じるようになっている。
【００１３】次に、動作について説明する。図２はソー
スフォロワ回路の伝達特性を示したものであって、Ａは
バックゲートがソースに接続されたデプレッション型Ｍ
ＯＳトランジスタを用いた場合の入出力特性、Ｂはバッ
クゲートがソースに接続されたエンハンスメント型ＭＯ
Ｓトランジスタを用いた場合の入出力特性、Ｃはバック
ゲートが基準電位（ＧＮＤ）に接続されたデプレッショ
ン型ＭＯＳトランジスタを用いた場合の入出力特性をそ
れぞれ示す。同図において、Ｖｇｉはソースフォロワ回
路を形成するＭＯＳトランジスタのゲート入力電圧を示
し、Ｖｓｏはそのソース出力電圧を示す。
スフォロワ回路の伝達特性を示したものであって、Ａは
バックゲートがソースに接続されたデプレッション型Ｍ
ＯＳトランジスタを用いた場合の入出力特性、Ｂはバッ
クゲートがソースに接続されたエンハンスメント型ＭＯ
Ｓトランジスタを用いた場合の入出力特性、Ｃはバック
ゲートが基準電位（ＧＮＤ）に接続されたデプレッショ
ン型ＭＯＳトランジスタを用いた場合の入出力特性をそ
れぞれ示す。同図において、Ｖｇｉはソースフォロワ回
路を形成するＭＯＳトランジスタのゲート入力電圧を示
し、Ｖｓｏはそのソース出力電圧を示す。
【００１４】ここで、バックゲートがソースに接続され
たデプレッション型ＭＯＳトランジスタを用いた場合
は、バックゲートとソース間は、ゲート入力電圧Ｖｇｉ
にかかわらず、ほぼ同電位を保つ。したがって、バック
ゲートとソース間の電位差による基板バイアス効果はほ
とんど生ぜず、ゲート入力電圧Ｖｇｉが変化してもＭＯ
Ｓトランジスタのしきい値ＶｔｈＡはほとんど変化しな
い。また、デプレッション動作により、ＭＯＳトランジ
スタのしきい値ＶｔｈＡは負値（ＶｔｈＡ＜０）をと
る。
たデプレッション型ＭＯＳトランジスタを用いた場合
は、バックゲートとソース間は、ゲート入力電圧Ｖｇｉ
にかかわらず、ほぼ同電位を保つ。したがって、バック
ゲートとソース間の電位差による基板バイアス効果はほ
とんど生ぜず、ゲート入力電圧Ｖｇｉが変化してもＭＯ
Ｓトランジスタのしきい値ＶｔｈＡはほとんど変化しな
い。また、デプレッション動作により、ＭＯＳトランジ
スタのしきい値ＶｔｈＡは負値（ＶｔｈＡ＜０）をと
る。
【００１５】このため、図２にＡで示すように、ゲート
入力電圧Ｖｇｉは、基準電位ＧＮＤ（０Ｖ）からリニア
伝達されてソース出力電圧Ｖｓｏに現れるが、そのゲー
ト入力電圧Ｖｇｉが電源電位Ｖｃｃよりもかなり手前に
あるところで、ソース出力電圧Ｖｓｏが飽和するように
なってしまう。これにより、ゲート入力電圧Ｖｇｉのダ
イナミックレンジが電源電圧Ｖｃｃ−ＧＮＤよりもかな
り狭くなってしまう。
入力電圧Ｖｇｉは、基準電位ＧＮＤ（０Ｖ）からリニア
伝達されてソース出力電圧Ｖｓｏに現れるが、そのゲー
ト入力電圧Ｖｇｉが電源電位Ｖｃｃよりもかなり手前に
あるところで、ソース出力電圧Ｖｓｏが飽和するように
なってしまう。これにより、ゲート入力電圧Ｖｇｉのダ
イナミックレンジが電源電圧Ｖｃｃ−ＧＮＤよりもかな
り狭くなってしまう。
【００１６】他方、バックゲートがソースに接続された
エンハンスメント型ＭＯＳトランジスタを用いた場合
は、上述の場合と同様、バックゲートとソース間は、ゲ
ート入力電圧Ｖｇｉにかかわらず、ほぼ同電位を保つ。
したがって、バックゲートとソース間の電位差による基
板バイアス効果はほとんど生ぜず、ゲート入力電圧Ｖｇ
ｉが変化してもＭＯＳトランジスタのしきい値ＶｔｈＢ
はほとんど変化しない。また、エンハンスメント動作に
より、ＭＯＳトランジスタのしきい値ＶｔｈＢは、ある
大きさの正値（ＶｔｈＢ＞０）をとる。
エンハンスメント型ＭＯＳトランジスタを用いた場合
は、上述の場合と同様、バックゲートとソース間は、ゲ
ート入力電圧Ｖｇｉにかかわらず、ほぼ同電位を保つ。
したがって、バックゲートとソース間の電位差による基
板バイアス効果はほとんど生ぜず、ゲート入力電圧Ｖｇ
ｉが変化してもＭＯＳトランジスタのしきい値ＶｔｈＢ
はほとんど変化しない。また、エンハンスメント動作に
より、ＭＯＳトランジスタのしきい値ＶｔｈＢは、ある
大きさの正値（ＶｔｈＢ＞０）をとる。
【００１７】このため、図２にＢで示すように、ゲート
入力電圧Ｖｇｉが基準電位ＧＮＤ（０Ｖ）から上記正の
しきい値ＶｔｈＢまでの間にあるところでは、ゲート入
力電圧Ｖｇｉがソース出力電圧Ｖｓｏにリニア伝達され
ない。したがって、この場合も、ゲート入力電圧Ｖｇｉ
のダイナミックレンジは電源電圧Ｖｃｃ−ＧＮＤよりも
かなり狭くなってしまう。
入力電圧Ｖｇｉが基準電位ＧＮＤ（０Ｖ）から上記正の
しきい値ＶｔｈＢまでの間にあるところでは、ゲート入
力電圧Ｖｇｉがソース出力電圧Ｖｓｏにリニア伝達され
ない。したがって、この場合も、ゲート入力電圧Ｖｇｉ
のダイナミックレンジは電源電圧Ｖｃｃ−ＧＮＤよりも
かなり狭くなってしまう。
【００１８】しかし、バックゲートが基準電位ＧＮＤに
接続されたデプレッション型ＭＯＳトランジスタを用い
た場合は、上述した２つの場合とは異なり、バックゲー
トとソース間には、ゲート入力電圧Ｖｇｉに応じた電位
差が生じる。これにより、そのＭＯＳトランジスタには
バックゲートとソース間の電位差による基板バイアス効
果が生じ、そのしきい値ＶｔｈＣは、ゲート入力電圧Ｖ
ｇｉが基準電位ＧＮＤ付近にあるときは負の値（Ｖｔｈ
Ｃ＜０）をとるが、ゲート入力電圧Ｖｇｉが高くなるに
したがって高い方に徐々に変化し、そのゲート入力電圧
Ｖｇｉが電源電位Ｖｃｃ付近にきたときには、あたかも
エンハンスメント型ＭＯＳトランジスタと同じ、正の値
（ＶｔｈＣ＞０）をとるようになる。
接続されたデプレッション型ＭＯＳトランジスタを用い
た場合は、上述した２つの場合とは異なり、バックゲー
トとソース間には、ゲート入力電圧Ｖｇｉに応じた電位
差が生じる。これにより、そのＭＯＳトランジスタには
バックゲートとソース間の電位差による基板バイアス効
果が生じ、そのしきい値ＶｔｈＣは、ゲート入力電圧Ｖ
ｇｉが基準電位ＧＮＤ付近にあるときは負の値（Ｖｔｈ
Ｃ＜０）をとるが、ゲート入力電圧Ｖｇｉが高くなるに
したがって高い方に徐々に変化し、そのゲート入力電圧
Ｖｇｉが電源電位Ｖｃｃ付近にきたときには、あたかも
エンハンスメント型ＭＯＳトランジスタと同じ、正の値
（ＶｔｈＣ＞０）をとるようになる。
【００１９】この結果、図２にＣで示すように、ゲート
入力電圧Ｖｇｉは、基準電位ＧＮＤから電源電位Ｖｃｃ
までの全域にかけてソース出力電圧Ｖｓｏにリニア伝達
されるようになる。つまり、ゲート入力電圧Ｖｇｉのダ
イナミックレンジは電源電圧Ｖｃｃ−ＧＮＤの範囲いっ
ぱいにとることができる。
入力電圧Ｖｇｉは、基準電位ＧＮＤから電源電位Ｖｃｃ
までの全域にかけてソース出力電圧Ｖｓｏにリニア伝達
されるようになる。つまり、ゲート入力電圧Ｖｇｉのダ
イナミックレンジは電源電圧Ｖｃｃ−ＧＮＤの範囲いっ
ぱいにとることができる。
【００２０】上述した基板バイアス効果を数式で表現す
ると、以下のようになる。
ると、以下のようになる。
【００２１】
【数１】
【００２２】上述した式（１）（２）にしたがってＭＯ
Ｓトランジスタのサイズ（Ｗ／Ｌ）などの諸要素を適宜
定めることにより、ゲート入力電圧Ｖｓｉのダイナミッ
クレンジを電源電圧Ｖｃｃ−ＧＮＤの範囲いっぱい拡大
させることができ、これにより図１に示した差動増幅回
路の同相入力電圧範囲は電源電圧Ｖｃｃ−ＧＮＤの範囲
いっぱい拡大させられる。
Ｓトランジスタのサイズ（Ｗ／Ｌ）などの諸要素を適宜
定めることにより、ゲート入力電圧Ｖｓｉのダイナミッ
クレンジを電源電圧Ｖｃｃ−ＧＮＤの範囲いっぱい拡大
させることができ、これにより図１に示した差動増幅回
路の同相入力電圧範囲は電源電圧Ｖｃｃ−ＧＮＤの範囲
いっぱい拡大させられる。
【００２３】以上のように、図１に示した差動増幅回路
では、入力バッファ回路を形成する２つのＭＯＳトラン
ジスタＭ５，Ｍ６はそれぞれ、入力信号レベルが基準電
位ＧＮＤまで下がっても、デプレッション・モードによ
ってリニア動作することができる一方、その入力信号レ
ベルが電源電位Ｖｃｃ付近まで上がったときは、ゲート
入力電圧の変化に伴う基板バイアス効果によるしきい値
電圧の変化により、その電源電位Ｖｃｃ付近まで上がっ
た入力電圧でもリニア動作することができる。これによ
り、差動増幅回路の同相入力電圧範囲を拡大させ、電源
電圧Ｖｃｃ−ＧＮＤの利用効率の向上および入力信号の
ダイナミックレンジ拡大が達成される。
では、入力バッファ回路を形成する２つのＭＯＳトラン
ジスタＭ５，Ｍ６はそれぞれ、入力信号レベルが基準電
位ＧＮＤまで下がっても、デプレッション・モードによ
ってリニア動作することができる一方、その入力信号レ
ベルが電源電位Ｖｃｃ付近まで上がったときは、ゲート
入力電圧の変化に伴う基板バイアス効果によるしきい値
電圧の変化により、その電源電位Ｖｃｃ付近まで上がっ
た入力電圧でもリニア動作することができる。これによ
り、差動増幅回路の同相入力電圧範囲を拡大させ、電源
電圧Ｖｃｃ−ＧＮＤの利用効率の向上および入力信号の
ダイナミックレンジ拡大が達成される。
【００２４】図３は本発明による差動増幅回路の第１の
応用例を示す。同図に示す応用例は演算増幅器（オペア
ンプ）であって、図１に示した差動増幅回路の出力部
に、回路にｎチャンネルＭＯＳトランジスタＭ７と定電
流負荷Ｚ３からなるソース接地型出力回路が付加されて
いる。また、電源電位Ｖｃｃは電池から得ている。コン
デンサＣ１は位相補償用である。
応用例を示す。同図に示す応用例は演算増幅器（オペア
ンプ）であって、図１に示した差動増幅回路の出力部
に、回路にｎチャンネルＭＯＳトランジスタＭ７と定電
流負荷Ｚ３からなるソース接地型出力回路が付加されて
いる。また、電源電位Ｖｃｃは電池から得ている。コン
デンサＣ１は位相補償用である。
【００２５】図４は本発明による差動増幅回路の第２の
応用例を示す。同図に示す応用例は演算増幅器（オペア
ンプ）であって、１は差動増幅回路部、２は出力回路部
である。
応用例を示す。同図に示す応用例は演算増幅器（オペア
ンプ）であって、１は差動増幅回路部、２は出力回路部
である。
【００２６】差動増幅回路部１は、図１または図３に示
したものと同様、エンハンスメント・モードで動作する
ｐチャンネルＭＯＳトランジスタＭ１，Ｍ２と、デプレ
ッション・モードで動作するｎチャンネルＭＯＳトラン
ジスタＭ５，Ｍ６を用いて構成され、Ｍ５，Ｍ６のバッ
クゲートＢｇを基準電位ＧＮＤに接続することにより、
入力ダイナミックレンジを拡大している。
したものと同様、エンハンスメント・モードで動作する
ｐチャンネルＭＯＳトランジスタＭ１，Ｍ２と、デプレ
ッション・モードで動作するｎチャンネルＭＯＳトラン
ジスタＭ５，Ｍ６を用いて構成され、Ｍ５，Ｍ６のバッ
クゲートＢｇを基準電位ＧＮＤに接続することにより、
入力ダイナミックレンジを拡大している。
【００２７】差動増幅回路部１内のｎチャンネルＭＯＳ
トランジスタＭ１１とｐチャンネルＭＯＳトランジスタ
Ｍ１４はカレントミラー回路の入力側回路を形成し、ｎ
チャンネルＭＯＳトランジスタＭ１２，Ｍ１３およびｐ
チャンネルＭＯＳトランジスタＭ１５はその出力側回路
をそれぞれ形成する。これにより、Ｍ１２，Ｍ１３，Ｍ
１５はそれぞれに基準電流源Ｉｒによって制御される定
電流負荷を形成している。
トランジスタＭ１１とｐチャンネルＭＯＳトランジスタ
Ｍ１４はカレントミラー回路の入力側回路を形成し、ｎ
チャンネルＭＯＳトランジスタＭ１２，Ｍ１３およびｐ
チャンネルＭＯＳトランジスタＭ１５はその出力側回路
をそれぞれ形成する。これにより、Ｍ１２，Ｍ１３，Ｍ
１５はそれぞれに基準電流源Ｉｒによって制御される定
電流負荷を形成している。
【００２８】出力回路２は、ｐチャンネルＭＯＳトラン
ジスタＭ１６，Ｍ１７，Ｍ２０、ｎチャンネルＭＯＳト
ランジスタＭ１８，Ｍ１９，Ｍ２１〜Ｍ２３、および位
相補償用コンデンサＣ１によって構成されている。この
出力回路２はプッシュプル形式の出力段を有する。この
出力段は、プッシュ側駆動回路がエンハンスメントＭＯ
ＳトランジスタＭ１８とデプレッションＭＯＳトランジ
スタＭ１９により形成され、プル側駆動回路がエンハン
スメントＭＯＳトランジスタＭ２３により形成される。
ジスタＭ１６，Ｍ１７，Ｍ２０、ｎチャンネルＭＯＳト
ランジスタＭ１８，Ｍ１９，Ｍ２１〜Ｍ２３、および位
相補償用コンデンサＣ１によって構成されている。この
出力回路２はプッシュプル形式の出力段を有する。この
出力段は、プッシュ側駆動回路がエンハンスメントＭＯ
ＳトランジスタＭ１８とデプレッションＭＯＳトランジ
スタＭ１９により形成され、プル側駆動回路がエンハン
スメントＭＯＳトランジスタＭ２３により形成される。
【００２９】この場合、プッシュ駆動側のデプレッショ
ンＭＯＳトランジスタＭ１９は、出力がハイレベルのと
きだけ、その出力がハイのときにオン状態となるｐチャ
ンネルＭＯＳトランジスタＭ２０を介して、出力に接続
されるようになっている。これにより、出力のハイ駆動
は、プッシュ駆動側のエンハンスメントＭＯＳトランジ
スタＭ１８がカットオフ状態になっても、デプレッショ
ンＭＯＳトランジスタＭ１９がリニア動作することによ
って、プッシュ側駆動とプル側駆動の両方が共にアクテ
ィブな状態で行われるようになる。したがって、出力回
路２は、低消費電力特性を示すとともにＧＮＤ〜Ｖｃｃ
レベル間で広いダイナミックレンジの特性を有する。
ンＭＯＳトランジスタＭ１９は、出力がハイレベルのと
きだけ、その出力がハイのときにオン状態となるｐチャ
ンネルＭＯＳトランジスタＭ２０を介して、出力に接続
されるようになっている。これにより、出力のハイ駆動
は、プッシュ駆動側のエンハンスメントＭＯＳトランジ
スタＭ１８がカットオフ状態になっても、デプレッショ
ンＭＯＳトランジスタＭ１９がリニア動作することによ
って、プッシュ側駆動とプル側駆動の両方が共にアクテ
ィブな状態で行われるようになる。したがって、出力回
路２は、低消費電力特性を示すとともにＧＮＤ〜Ｖｃｃ
レベル間で広いダイナミックレンジの特性を有する。
【００３０】図５は本発明の他の実施例を示したもので
あって、この実施例では、トランジスタ差動回路の部分
がｐｎｐバイポーラ・トランジスタＱ１，Ｑ２とｎｐｎ
バイポーラ・トランジスタＱ３，Ｑ４を用いて構成され
ている。
あって、この実施例では、トランジスタ差動回路の部分
がｐｎｐバイポーラ・トランジスタＱ１，Ｑ２とｎｐｎ
バイポーラ・トランジスタＱ３，Ｑ４を用いて構成され
ている。
【００３１】以上、本発明者によってなされた発明を実
施例にもとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。たとえ
ば、ＭＯＳトランジスタのｐチャンネルとｎチャンネル
および電源極性が入れ替わる回路構成も可能である。
施例にもとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。たとえ
ば、ＭＯＳトランジスタのｐチャンネルとｎチャンネル
および電源極性が入れ替わる回路構成も可能である。
【００３２】以上の説明では主として、本発明者によっ
てなされた発明をその背景となった利用分野である演算
増幅器（オペアンプ）に適用した場合について説明した
が、それに限定されるものではなく、たとえば比較回路
やレベル弁別回路などにも適用できる。
てなされた発明をその背景となった利用分野である演算
増幅器（オペアンプ）に適用した場合について説明した
が、それに限定されるものではなく、たとえば比較回路
やレベル弁別回路などにも適用できる。
【００３３】
【発明の効果】本願において開示される発明のうち、代
表的なものの効果を簡単に説明すれば、下記のとおりで
ある。すなわち、差動増幅回路の同相入力電圧範囲を拡
大させ、電源電圧の利用効率の向上および入力信号のダ
イナミックレンジ拡大させることができる、という効果
が得られる。
表的なものの効果を簡単に説明すれば、下記のとおりで
ある。すなわち、差動増幅回路の同相入力電圧範囲を拡
大させ、電源電圧の利用効率の向上および入力信号のダ
イナミックレンジ拡大させることができる、という効果
が得られる。
【図１】本発明の技術が適用された差動増幅回路の第１
の実施例を示す回路図
の実施例を示す回路図
【図２】ＭＯＳトランジスタの種類別ソースフォロワ回
路の伝達特性を示すグラフ
路の伝達特性を示すグラフ
【図３】本発明による差動増幅回路の第１の応用例を示
す回路図
す回路図
【図４】本発明による差動増幅回路の第２の応用例を示
す回路図
す回路図
【図５】本発明による差動増幅回路の他の実施例を示す
回路図
回路図
【図６】従来の差動増幅回路の基本構成を示す回路図
Ｍ１，Ｍ２ ｐチャンネルＭＯＳトランジスタ Ｍ３〜Ｍ７ ｎチャンネルＭＯＳトランジスタ Ｍ５，Ｍ６，Ｍ１９ デプレッションＭＯＳトランジス
タ Ｑ１，Ｑ２ ｐｎｐバイポーラ・トランジスタ Ｑ３，Ｑ４ ｎｐｎバイポーラ・トランジスタ Ｖｃｃ 電源電位 ＧＮＤ 基準電位（接地電位） Ｚｏ，Ｚ１〜Ｚ３ 定電流負荷 Ｂｇ バックゲート
タ Ｑ１，Ｑ２ ｐｎｐバイポーラ・トランジスタ Ｑ３，Ｑ４ ｎｐｎバイポーラ・トランジスタ Ｖｃｃ 電源電位 ＧＮＤ 基準電位（接地電位） Ｚｏ，Ｚ１〜Ｚ３ 定電流負荷 Ｂｇ バックゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 飯島 大輔 埼玉県入間郡毛呂町大字旭台15番地 日立 東部セミコンダクタ株式会社内 (72)発明者 工藤 勝美 埼玉県入間郡毛呂町大字旭台15番地 日立 東部セミコンダクタ株式会社内
Claims (3)
- 【請求項１】 トランジスタ差動回路の反転入力側およ
び非反転入力側にデプレッション型のＭＯＳトランジス
タによるソースフォロワ回路を入力バッファ回路として
それぞれ介在させるとともに、各ＭＯＳトランジスタの
しきい値電圧をゲート入力電圧の変化に伴う基板バイア
ス効果によって変化させることにより、各ＭＯＳトラン
ジスタの同相入力範囲を拡大させるようにしたことを特
徴とする差動増幅回路。 - 【請求項２】 入力バッファ回路を形成するデプレッシ
ョン型ＭＯＳトランジスタは、そのバックゲートが基準
電位に接続されていることを特徴とする請求項１に記載
の差動増幅回路。 - 【請求項３】 トランジスタ差動回路はソース同士で結
合されたＭＯＳトランジスタ差動対で構成されているこ
とを特徴とする請求項１または２に記載の差動増幅回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6172925A JPH0837431A (ja) | 1994-07-25 | 1994-07-25 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6172925A JPH0837431A (ja) | 1994-07-25 | 1994-07-25 | 差動増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0837431A true JPH0837431A (ja) | 1996-02-06 |
Family
ID=15950902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6172925A Pending JPH0837431A (ja) | 1994-07-25 | 1994-07-25 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0837431A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001274642A (ja) * | 2000-02-29 | 2001-10-05 | Seiko Instruments Inc | Ｃｍｏｓ入力回路 |
| JP2009088580A (ja) * | 2007-09-27 | 2009-04-23 | Tdk Corp | 増幅回路及びこれを備える光ピックアップ |
| JP2009201119A (ja) * | 1996-03-19 | 2009-09-03 | Semiconductor Components Industries Llc | 低電圧演算増幅器とその方法 |
| JP2013093856A (ja) * | 2000-06-27 | 2013-05-16 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1994
- 1994-07-25 JP JP6172925A patent/JPH0837431A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009201119A (ja) * | 1996-03-19 | 2009-09-03 | Semiconductor Components Industries Llc | 低電圧演算増幅器とその方法 |
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| US6870422B2 (en) * | 2000-02-29 | 2005-03-22 | Standard Microsystems Corporation | Low voltage rail-to-rail CMOS input stage |
| JP4578703B2 (ja) * | 2000-02-29 | 2010-11-10 | セイコーインスツル株式会社 | 演算増幅器 |
| JP2013093856A (ja) * | 2000-06-27 | 2013-05-16 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2014099865A (ja) * | 2000-06-27 | 2014-05-29 | Semiconductor Energy Lab Co Ltd | 半導体装置及び電子機器 |
| JP2015019389A (ja) * | 2000-06-27 | 2015-01-29 | 株式会社半導体エネルギー研究所 | 半導体装置及び電子機器 |
| JP2009088580A (ja) * | 2007-09-27 | 2009-04-23 | Tdk Corp | 増幅回路及びこれを備える光ピックアップ |
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