JPH10163766A - 差動増幅器 - Google Patents
差動増幅器Info
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- JPH10163766A JPH10163766A JP8313765A JP31376596A JPH10163766A JP H10163766 A JPH10163766 A JP H10163766A JP 8313765 A JP8313765 A JP 8313765A JP 31376596 A JP31376596 A JP 31376596A JP H10163766 A JPH10163766 A JP H10163766A
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
-
- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018557—Coupling arrangements; Impedance matching circuits
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K5/01—Shaping pulses
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Abstract
(57)【要約】
【課題】 シングルエンド入力を行う差動増幅器におい
て、差動入力時に近い利得を得ること。 【解決手段】 入力信号Ｄが入力される第１のレベルシ
フト回路１の出力を、一定の電圧ＶＲが入力される第２
のレベルシフト回路２の電流源ＦＥＴ９のゲートに入力
するバイアス回路１６を設け、第２のレベルシフト回路
２の出力に常に入力信号Ｄと逆位相の波形を有する信号
が出力されるようする。
て、差動入力時に近い利得を得ること。 【解決手段】 入力信号Ｄが入力される第１のレベルシ
フト回路１の出力を、一定の電圧ＶＲが入力される第２
のレベルシフト回路２の電流源ＦＥＴ９のゲートに入力
するバイアス回路１６を設け、第２のレベルシフト回路
２の出力に常に入力信号Ｄと逆位相の波形を有する信号
が出力されるようする。
Description
【０００１】
【発明の属する技術分野】この発明は差動増幅器に関
し、特にその動作周波数が数ＧＨｚ以上におよぶ広範囲
にわたって、十分な電圧利得が得られるシングルエンド
入力インターフェースにて使用されるのに適した差動増
幅器に関するものである。
し、特にその動作周波数が数ＧＨｚ以上におよぶ広範囲
にわたって、十分な電圧利得が得られるシングルエンド
入力インターフェースにて使用されるのに適した差動増
幅器に関するものである。
【０００２】
【従来の技術】図１４は、例えば、“Bipolar and MOS
Analog Integrated Circuit design”（ALAN B.GREBENE
著）に記載された従来の入力インターフェースを有する
差動増幅器を示す回路図であり、図において、１は入力
信号ＤのＤＣ電位を一定のレベルに降下させるための第
１のレベルシフト回路、２は入力リファレンス電圧ＶR
を第１のレベルシフト回路１と同じだけ電圧降下させる
ための第２のレベルシフト回路、３は、前記第１および
第２のレベルシフト回路１，２に直接あるいはカスケー
ド接続され図示しないさらなるレベルシフト回路を介し
て後段に接続された差動増幅器である。
Analog Integrated Circuit design”（ALAN B.GREBENE
著）に記載された従来の入力インターフェースを有する
差動増幅器を示す回路図であり、図において、１は入力
信号ＤのＤＣ電位を一定のレベルに降下させるための第
１のレベルシフト回路、２は入力リファレンス電圧ＶR
を第１のレベルシフト回路１と同じだけ電圧降下させる
ための第２のレベルシフト回路、３は、前記第１および
第２のレベルシフト回路１，２に直接あるいはカスケー
ド接続され図示しないさらなるレベルシフト回路を介し
て後段に接続された差動増幅器である。
【０００３】また、上記第１のレベルシフト回路１にお
いて、入力信号Ｄは、ソースフォロア電界効果トランジ
スタ（以下、ＦＥＴと記す）４のゲート端子から入力さ
れる。そして入力信号Ｄは、そのアノード電極が前記Ｆ
ＥＴ４のソース電極に接続された一個あるいは複数個の
ダイオードが直列に接続されてなるレベルシフト用ダイ
オード６が定電流源ＦＥＴ５により供給される電流によ
って発生する順方向電圧分だけそのＤＣ電位が降下す
る。例えば上記ダイオードとしてＧａＡｓショットキー
ダイオードを用いた場合、ダイオード１個分のレベルシ
フト量は０．６Ｖ程度となる。上記第２のレベルシフト
回路２についても同様に、入力リファレンス電圧ＶR は
ソースフォロアＦＥＴ７のゲート端子に入力され、レベ
ルシフト用ダイオード８を介してその電位が降下した
後、出力される。９は上記第２のレベルシフト回路２の
定電流源である。
いて、入力信号Ｄは、ソースフォロア電界効果トランジ
スタ（以下、ＦＥＴと記す）４のゲート端子から入力さ
れる。そして入力信号Ｄは、そのアノード電極が前記Ｆ
ＥＴ４のソース電極に接続された一個あるいは複数個の
ダイオードが直列に接続されてなるレベルシフト用ダイ
オード６が定電流源ＦＥＴ５により供給される電流によ
って発生する順方向電圧分だけそのＤＣ電位が降下す
る。例えば上記ダイオードとしてＧａＡｓショットキー
ダイオードを用いた場合、ダイオード１個分のレベルシ
フト量は０．６Ｖ程度となる。上記第２のレベルシフト
回路２についても同様に、入力リファレンス電圧ＶR は
ソースフォロアＦＥＴ７のゲート端子に入力され、レベ
ルシフト用ダイオード８を介してその電位が降下した
後、出力される。９は上記第２のレベルシフト回路２の
定電流源である。
【０００４】また、上記差動増幅器３において、１０お
よび１１はソース結合トランジスタ対を構成するＦＥＴ
であり、ＦＥＴ１０のゲートには高周波信号が入力さ
れ、また、ＦＥＴ１１のゲートにはＤＣ電位が供給され
るようになっている。１２はレベルシフト用ダイオード
であり、出力信号のＤＣレベルをさげる役割を果たして
いる。１３および１４は各々上記ＦＥＴ１０及びＦＥＴ
１１のドレインに直列接続された負荷抵抗である。ま
た、１５は上記ソース結合トランジスタ対を構成するＦ
ＥＴ１０，１１のソースに接続された定電流源である。
よび１１はソース結合トランジスタ対を構成するＦＥＴ
であり、ＦＥＴ１０のゲートには高周波信号が入力さ
れ、また、ＦＥＴ１１のゲートにはＤＣ電位が供給され
るようになっている。１２はレベルシフト用ダイオード
であり、出力信号のＤＣレベルをさげる役割を果たして
いる。１３および１４は各々上記ＦＥＴ１０及びＦＥＴ
１１のドレインに直列接続された負荷抵抗である。ま
た、１５は上記ソース結合トランジスタ対を構成するＦ
ＥＴ１０，１１のソースに接続された定電流源である。
【０００５】次に上記差動増幅器３の動作について、図
１５(a) に示される信号波形図を用いて説明する。ある
時間Ｔarb において、図中実線で示すデータ信号Ｖ1
１５(a) に示される信号波形図を用いて説明する。ある
時間Ｔarb において、図中実線で示すデータ信号Ｖ1
【０００６】
【数１】
【０００７】がＦＥＴ１０のゲート電極に入力され、Ｆ
ＥＴ１１の端子には図中点線で示す位相反転信号Ｖ2
ＥＴ１１の端子には図中点線で示す位相反転信号Ｖ2
【０００８】
【数２】
【０００９】が入力されている。そして、差動増幅器３
の２つの入力に共通に含まれる同相成分Ｖcom 及び差動
成分Ｖdif を次のように定義する。
の２つの入力に共通に含まれる同相成分Ｖcom 及び差動
成分Ｖdif を次のように定義する。
【００１０】
【数３】
【００１１】これらを用いると差動増幅器３の入力信号
は以下の様に書き換えられる。
は以下の様に書き換えられる。
【００１２】
【数４】
【００１３】差動増幅器３の差動利得をＡｄとし、同相
利得をＡｃとすると、ＦＥＴ１０と負荷抵抗１３との接
続点である出力OUT での出力電位ＶOUT と、ＦＥＴ１１
と負荷抵抗１４との接続点である出力/OUTでの出力電位
Ｖ/OUTは以下のように表される。
利得をＡｃとすると、ＦＥＴ１０と負荷抵抗１３との接
続点である出力OUT での出力電位ＶOUT と、ＦＥＴ１１
と負荷抵抗１４との接続点である出力/OUTでの出力電位
Ｖ/OUTは以下のように表される。
【００１４】
【数５】
【００１５】２つの出力端での電位差△ＶOUT を出力と
すると、
すると、
【００１６】
【数６】
【００１７】となり、差動成分の利得のみを取り出すこ
とができる。次に、差動増幅器３において、図１５(b)
で表されるようなシングルエンド入力をしたときの動作
について説明する。シングルエンド入力の場合、ＦＥＴ
１１のゲート端子にはＤＣ電位Ｖ2 ＝ＶD （図中点線）
が与えられる。同相成分Ｖcom 及び差動成分Ｖdif はお
のおの、
とができる。次に、差動増幅器３において、図１５(b)
で表されるようなシングルエンド入力をしたときの動作
について説明する。シングルエンド入力の場合、ＦＥＴ
１１のゲート端子にはＤＣ電位Ｖ2 ＝ＶD （図中点線）
が与えられる。同相成分Ｖcom 及び差動成分Ｖdif はお
のおの、
【００１８】
【数７】
【００１９】で表され、また各出力端での出力電圧は、
【００２０】
【数８】
【００２１】この時電位差△ＶOUT は、
【００２２】
【数９】
【００２３】となる。従って、シングルエンド入力の時
の利得は、入力信号Ｖ１の振幅ＶD ＿PPと電位差△ＶOU
T との関係で考えると、差動入力時の１／２になること
がわかる。図１６は上記シングルエンド入力時のレベル
シフト回路１，２の入力波形（図１６(a) ）、及び出力
波形（図１６(b) ）と、差動増幅器３の出力波形（図１
６(c)）との関係を時間軸を基準として見たときの図で
ある。図１６(b) から分かるように、シングルエンド入
力では、第２のレベルシフト回路２の出力はその入力Ｖ
R が一定電位であるために、これを反映してフラットな
波形となっている。
の利得は、入力信号Ｖ１の振幅ＶD ＿PPと電位差△ＶOU
T との関係で考えると、差動入力時の１／２になること
がわかる。図１６は上記シングルエンド入力時のレベル
シフト回路１，２の入力波形（図１６(a) ）、及び出力
波形（図１６(b) ）と、差動増幅器３の出力波形（図１
６(c)）との関係を時間軸を基準として見たときの図で
ある。図１６(b) から分かるように、シングルエンド入
力では、第２のレベルシフト回路２の出力はその入力Ｖ
R が一定電位であるために、これを反映してフラットな
波形となっている。
【００２４】ところで、近年の光通信においては長距離
・大容量化が進んでおり、これに用いられる光送受信器
に対しては高速・高感度化が要求されている。光送受信
器は広帯域増幅器や、入力信号のＨ，Ｌレベルを区別す
るための識別器や、レーザダイオードを駆動するための
ドライバなどで構成される。これらの回路は、Ｇbps以
上の伝送速度が要求される場合、高速化に有利な差動増
幅器（または、ソース結合型ＦＥＴロジック：ＳＣＦ
Ｌ）で構成されている場合が多い。例えば、識別器にお
いて入力感度を向上させたい場合、差動増幅器で構成さ
れる入力バッファの利得（差動利得Ａd ）を上げる必要
がある。入力バッファへの入力方法は、差動増幅器の２
つの入力端子に差動（データ信号とその位相反転信号）
の信号を入力する場合、２入力間の位相差を精密に合わ
せる必要があり、そのために信号源と回路の入力との間
を結ぶ配線の長さを調節したり、あるいは入力端子の一
方側に位相調整用の回路を追加することになり、システ
ム設計が複雑になるため、シングルエンド入力が一般的
である。従って、利得を上げたいにもかかわらず、シン
グルエンド入力を行っているために利得を半分損してい
ることになる。
・大容量化が進んでおり、これに用いられる光送受信器
に対しては高速・高感度化が要求されている。光送受信
器は広帯域増幅器や、入力信号のＨ，Ｌレベルを区別す
るための識別器や、レーザダイオードを駆動するための
ドライバなどで構成される。これらの回路は、Ｇbps以
上の伝送速度が要求される場合、高速化に有利な差動増
幅器（または、ソース結合型ＦＥＴロジック：ＳＣＦ
Ｌ）で構成されている場合が多い。例えば、識別器にお
いて入力感度を向上させたい場合、差動増幅器で構成さ
れる入力バッファの利得（差動利得Ａd ）を上げる必要
がある。入力バッファへの入力方法は、差動増幅器の２
つの入力端子に差動（データ信号とその位相反転信号）
の信号を入力する場合、２入力間の位相差を精密に合わ
せる必要があり、そのために信号源と回路の入力との間
を結ぶ配線の長さを調節したり、あるいは入力端子の一
方側に位相調整用の回路を追加することになり、システ
ム設計が複雑になるため、シングルエンド入力が一般的
である。従って、利得を上げたいにもかかわらず、シン
グルエンド入力を行っているために利得を半分損してい
ることになる。
【００２５】詳述すると、差動増幅器３において、差動
利得Ａd はソース結合ＦＥＴ１０，１１のトランスコン
ダクタンスｇｍと負荷抵抗１３，１４の抵抗値に比例し
ている。したがって、利得を上げるためにはトランスコ
ンダクタンスｇｍあるいは抵抗値、またはその両方を大
きくすればよい。しかしながら、ゲート長が決まってい
るＦＥＴを使用する場合、トランスコンダクタンスｇｍ
を大きくするためにはＦＥＴのゲート幅を大きくしなけ
ればならないので、ＦＥＴのゲート・ソース間あるいは
ゲート・ドレイン間の容量の増加を招く。一方、負荷抵
抗値を大きくすると、出力端に接続される負荷の寄生容
量、たとえば次段である出力OUT 、/OUTに接続されたＦ
ＥＴの入力容量等とのＣＲ時定数が増加する。
利得Ａd はソース結合ＦＥＴ１０，１１のトランスコン
ダクタンスｇｍと負荷抵抗１３，１４の抵抗値に比例し
ている。したがって、利得を上げるためにはトランスコ
ンダクタンスｇｍあるいは抵抗値、またはその両方を大
きくすればよい。しかしながら、ゲート長が決まってい
るＦＥＴを使用する場合、トランスコンダクタンスｇｍ
を大きくするためにはＦＥＴのゲート幅を大きくしなけ
ればならないので、ＦＥＴのゲート・ソース間あるいは
ゲート・ドレイン間の容量の増加を招く。一方、負荷抵
抗値を大きくすると、出力端に接続される負荷の寄生容
量、たとえば次段である出力OUT 、/OUTに接続されたＦ
ＥＴの入力容量等とのＣＲ時定数が増加する。
【００２６】結果として、トランスコンダクタンスｇｍ
あるいは抵抗値の増加は、入力バッファが使用される帯
域において所期の利得が得られる帯域が狭まり、いわゆ
る帯域劣化の原因となる。すなわち図１７に示すよう
に、通常、周波数ｆの領域まで所期の利得が得られてい
たものが、周波数ｆよりも低い周波数ｆ′までの領域で
しか得られなくなる。また、高利得化のために、増幅器
（入力バッファ）の段数を増やす場合、上述したよう
に、帯域劣化による影響が前段の増幅器から後段の増幅
器へ信号が伝送されるに従って加算され、一層帯域劣化
が促進されたり、また、消費電流増加の原因となる。以
上のことから、１０Ｇｂｐｓ以上の光通信システムの光
送受信器に差動増幅器を適用し、該差動増幅器を構成す
るソース結合ＦＥＴのトランスコンダクタンスｇｍや、
ソース結合ＦＥＴに直列接続される抵抗の抵抗値を増加
させることで、高利得化を図ることは困難であるという
問題があった。
あるいは抵抗値の増加は、入力バッファが使用される帯
域において所期の利得が得られる帯域が狭まり、いわゆ
る帯域劣化の原因となる。すなわち図１７に示すよう
に、通常、周波数ｆの領域まで所期の利得が得られてい
たものが、周波数ｆよりも低い周波数ｆ′までの領域で
しか得られなくなる。また、高利得化のために、増幅器
（入力バッファ）の段数を増やす場合、上述したよう
に、帯域劣化による影響が前段の増幅器から後段の増幅
器へ信号が伝送されるに従って加算され、一層帯域劣化
が促進されたり、また、消費電流増加の原因となる。以
上のことから、１０Ｇｂｐｓ以上の光通信システムの光
送受信器に差動増幅器を適用し、該差動増幅器を構成す
るソース結合ＦＥＴのトランスコンダクタンスｇｍや、
ソース結合ＦＥＴに直列接続される抵抗の抵抗値を増加
させることで、高利得化を図ることは困難であるという
問題があった。
【００２７】
【発明が解決しようとする課題】従来の差動増幅器は以
上のように構成されており、シングルエンド入力を行う
場合には、差動入力時の半分以下の利得しか得られない
という問題点があった。
上のように構成されており、シングルエンド入力を行う
場合には、差動入力時の半分以下の利得しか得られない
という問題点があった。
【００２８】本発明は上記問題を解決するためになされ
たもので、シングルエンド入力を行う場合にも十分な利
得を得ることができる差動増幅器を提供することを目的
とする。
たもので、シングルエンド入力を行う場合にも十分な利
得を得ることができる差動増幅器を提供することを目的
とする。
【００２９】
【課題を解決するための手段】この発明の請求項１に係
る差動増幅器は、第１の入力信号と第２の入力信号とを
独立的に入力して第１の入力信号と第２の入力信号との
差電圧を増幅する差動増幅器において、データ信号を上
記第１の入力信号として外部より入力される第１のソー
スフォロア回路と、一定電位の信号が上記第２の入力信
号として入力される第２のソースフォロア回路と、上記
第１のソースフォロア回路の任意の接続点より上記デー
タ信号と同位相の信号を取り出し、これを上記第２のソ
ースフォロア回路の電流源ＦＥＴのゲート端子に入力す
るバイアス回路とを備えたものである。
る差動増幅器は、第１の入力信号と第２の入力信号とを
独立的に入力して第１の入力信号と第２の入力信号との
差電圧を増幅する差動増幅器において、データ信号を上
記第１の入力信号として外部より入力される第１のソー
スフォロア回路と、一定電位の信号が上記第２の入力信
号として入力される第２のソースフォロア回路と、上記
第１のソースフォロア回路の任意の接続点より上記デー
タ信号と同位相の信号を取り出し、これを上記第２のソ
ースフォロア回路の電流源ＦＥＴのゲート端子に入力す
るバイアス回路とを備えたものである。
【００３０】また、この発明の請求項２に係る差動増幅
器は、上記請求項１記載の差動増幅器において、上記バ
イアス回路を、上記第１のソースフォロア回路から上記
データ信号と同位相の信号を取り出す点と上記第２のソ
ースフォロア回路の定電流源ＦＥＴのゲート端子間を結
合するバイパスコンデンサと、上記第２のソースフォロ
ア回路電流源ＦＥＴのゲートバイアスを与えるバイアス
抵抗とを用いて構成したものである。
器は、上記請求項１記載の差動増幅器において、上記バ
イアス回路を、上記第１のソースフォロア回路から上記
データ信号と同位相の信号を取り出す点と上記第２のソ
ースフォロア回路の定電流源ＦＥＴのゲート端子間を結
合するバイパスコンデンサと、上記第２のソースフォロ
ア回路電流源ＦＥＴのゲートバイアスを与えるバイアス
抵抗とを用いて構成したものである。
【００３１】また、この発明の請求項３に係る差動増幅
器は、上記請求項１記載の差動増幅器において、上記バ
イアス回路を、上記第１のソースフォロア回路から上記
データ信号と同位相の信号を取り出す点と上記第２のソ
ースフォロア回路の定電流源ＦＥＴのゲート端子間を結
合する逆バイアス状態のダイオードと、上記第２のソー
スフォロア回路電流源ＦＥＴのゲートバイアスを与える
バイアス抵抗とを用いて構成したものである。
器は、上記請求項１記載の差動増幅器において、上記バ
イアス回路を、上記第１のソースフォロア回路から上記
データ信号と同位相の信号を取り出す点と上記第２のソ
ースフォロア回路の定電流源ＦＥＴのゲート端子間を結
合する逆バイアス状態のダイオードと、上記第２のソー
スフォロア回路電流源ＦＥＴのゲートバイアスを与える
バイアス抵抗とを用いて構成したものである。
【００３２】また、この発明の請求項４に係る差動増幅
器は、上記請求項２記載の差動増幅器において、上記バ
イアス抵抗と直列にインダクタを挿入して設け、上記第
２のソースフォロア回路電流源ＦＥＴの入力容量による
位相遅れを補償するようにしたものである。
器は、上記請求項２記載の差動増幅器において、上記バ
イアス抵抗と直列にインダクタを挿入して設け、上記第
２のソースフォロア回路電流源ＦＥＴの入力容量による
位相遅れを補償するようにしたものである。
【００３３】また、この発明の請求項５に係る差動増幅
器は、上記請求項２記載の差動増幅器において、上記バ
イパスコンデンサと並列に抵抗を挿入して設け、上記バ
イパス回路を構成するバイパスコンデンサによる位相進
みを補償するようにしたものである。
器は、上記請求項２記載の差動増幅器において、上記バ
イパスコンデンサと並列に抵抗を挿入して設け、上記バ
イパス回路を構成するバイパスコンデンサによる位相進
みを補償するようにしたものである。
【００３４】また、この発明の請求項６に係る差動増幅
器は、上記請求項１記載の差動増幅器において、上記バ
イアス回路を、上記第１のソースフォロア回路から上記
データ信号と同位相の信号を取り出す点と上記第２のソ
ースフォロア回路の定電流源ＦＥＴのゲート端子間を結
合するバイパス抵抗と、上記第２のソースフォロア回路
電流源ＦＥＴのゲートバイアスを与えるバイアス抵抗と
を用いて構成したものである。
器は、上記請求項１記載の差動増幅器において、上記バ
イアス回路を、上記第１のソースフォロア回路から上記
データ信号と同位相の信号を取り出す点と上記第２のソ
ースフォロア回路の定電流源ＦＥＴのゲート端子間を結
合するバイパス抵抗と、上記第２のソースフォロア回路
電流源ＦＥＴのゲートバイアスを与えるバイアス抵抗と
を用いて構成したものである。
【００３５】また、この発明の請求項７に係る差動増幅
器は、上記請求項５記載の差動増幅器において、上記上
記第２のソースフォロア回路電流源ＦＥＴのゲートバイ
アスを与えるバイアス抵抗と並列にコンデンサを接続
し、上記第２のソースフォロア回路電流源ＦＥＴの入力
容量を増大させるようにしたものである。
器は、上記請求項５記載の差動増幅器において、上記上
記第２のソースフォロア回路電流源ＦＥＴのゲートバイ
アスを与えるバイアス抵抗と並列にコンデンサを接続
し、上記第２のソースフォロア回路電流源ＦＥＴの入力
容量を増大させるようにしたものである。
【００３６】また、この発明の請求項８に係る差動増幅
器は、上記請求項７記載の差動増幅器において、上記コ
ンデンサとして可変容量コンデンサを用いるようにした
ものである。
器は、上記請求項７記載の差動増幅器において、上記コ
ンデンサとして可変容量コンデンサを用いるようにした
ものである。
【００３７】また、この発明の請求項９に係る差動増幅
器は、上記請求項８記載の差動増幅器において、上記可
変容量コンデンサを、その上地電極が複数に分割され、
それぞれの分割された上地電極が配線により結合されて
なるＭＩＭキャパシタで構成したものである。
器は、上記請求項８記載の差動増幅器において、上記可
変容量コンデンサを、その上地電極が複数に分割され、
それぞれの分割された上地電極が配線により結合されて
なるＭＩＭキャパシタで構成したものである。
【００３８】また、この発明の請求項１０に係る差動増
幅器は、上記請求項８記載の差動増幅器において、上記
可変容量コンデンサをダイオードを用いて構成したもの
である。
幅器は、上記請求項８記載の差動増幅器において、上記
可変容量コンデンサをダイオードを用いて構成したもの
である。
【００３９】
実施の形態１．図１は本発明の実施の形態１による差動
増幅器の構成を示す図である。図１において、図１２と
同一符号は同一または相当部分を示し、１６は第１のレ
ベルシフト回路から信号を取り出し、これを第２のレベ
ルシフト回路２の電流源ＦＥＴ９のゲート端子に入力す
るためのバイアス回路である。このバイアス回路１６に
よって、第２のレベルシフト回路２の電流源ＦＥＴ９の
ゲート端子に、入力信号と同位相の信号が入力されると
第２のレベルシフト回路２の電流源の電流が変化するよ
うに構成されている。上記バイアス回路１６は、第１の
レベルシフト回路１の出力がバイパスコンデンサ１７に
入力され、ここで高周波のみが取り出され、電流源ＦＥ
Ｔ９のゲートに向けて出力されるように構成されてい
る。また、バイパスコンデンサ１７と電流源ＦＥＴ９の
ゲートとの間には、電流源ＦＥＴ９のゲートバイアスを
補償するためのゲートバイアス用抵抗１８が設けられて
いる。
増幅器の構成を示す図である。図１において、図１２と
同一符号は同一または相当部分を示し、１６は第１のレ
ベルシフト回路から信号を取り出し、これを第２のレベ
ルシフト回路２の電流源ＦＥＴ９のゲート端子に入力す
るためのバイアス回路である。このバイアス回路１６に
よって、第２のレベルシフト回路２の電流源ＦＥＴ９の
ゲート端子に、入力信号と同位相の信号が入力されると
第２のレベルシフト回路２の電流源の電流が変化するよ
うに構成されている。上記バイアス回路１６は、第１の
レベルシフト回路１の出力がバイパスコンデンサ１７に
入力され、ここで高周波のみが取り出され、電流源ＦＥ
Ｔ９のゲートに向けて出力されるように構成されてい
る。また、バイパスコンデンサ１７と電流源ＦＥＴ９の
ゲートとの間には、電流源ＦＥＴ９のゲートバイアスを
補償するためのゲートバイアス用抵抗１８が設けられて
いる。
【００４０】図２は、上記図１に示した構成の差動増幅
器をＩＣ化したときのソースフォロア回路１，２、及び
バイアス回路１６で構成される入力位相反転機能つき入
力インターフェース回路のパターンレイアウトを示す図
である。この図２ではバイパスコンデンサとしてＭＩＭ
（Metal Insulator Metal ）を用いている。
器をＩＣ化したときのソースフォロア回路１，２、及び
バイアス回路１６で構成される入力位相反転機能つき入
力インターフェース回路のパターンレイアウトを示す図
である。この図２ではバイパスコンデンサとしてＭＩＭ
（Metal Insulator Metal ）を用いている。
【００４１】次に動作について説明する。入力信号Ｄが
Ｈｉｇｈレベルの時は、第２のレベルシフト回路２を構
成する電流源ＦＥＴ９のゲート電圧が上昇してその電流
が増加する。同時に、ソースフォロアＦＥＴ７に流れる
電流も増加するが、そのゲート電圧が一定レベルＶR に
固定されているので、そのソース電位は降下する。逆
に、上記入力信号ＤがＬｏｗレベルのときは、第２のレ
ベルシフト回路２を構成する電流源ＦＥＴ９のゲート電
圧が下がり、その電流は減少する。これに応じて、ソー
スフォロアＦＥＴ７のソース電位は上昇する。
Ｈｉｇｈレベルの時は、第２のレベルシフト回路２を構
成する電流源ＦＥＴ９のゲート電圧が上昇してその電流
が増加する。同時に、ソースフォロアＦＥＴ７に流れる
電流も増加するが、そのゲート電圧が一定レベルＶR に
固定されているので、そのソース電位は降下する。逆
に、上記入力信号ＤがＬｏｗレベルのときは、第２のレ
ベルシフト回路２を構成する電流源ＦＥＴ９のゲート電
圧が下がり、その電流は減少する。これに応じて、ソー
スフォロアＦＥＴ７のソース電位は上昇する。
【００４２】本バイアス回路１６を用いた場合、第２の
レベルシフト回路２を構成する電流源ＦＥＴ９のゲート
電位はＶSSを中心に変化するため、ＤＣ成分を呈する出
力レベルは第１および第２のレベルシフト回路１，２共
に等しく、ＲＦ成分に関して第２のレベルシフト回路２
からの出力信号は、第１のレベルシフト回路１の出力信
号の逆位相となり、上記第１及び第２のレベルシフト回
路１，２の出力が後段の差動増幅器３の２つの入力端子
に入力されるときには、あたかも差動入力のようにな
り、従って差動増幅器としての利得が向上することにな
る。
レベルシフト回路２を構成する電流源ＦＥＴ９のゲート
電位はＶSSを中心に変化するため、ＤＣ成分を呈する出
力レベルは第１および第２のレベルシフト回路１，２共
に等しく、ＲＦ成分に関して第２のレベルシフト回路２
からの出力信号は、第１のレベルシフト回路１の出力信
号の逆位相となり、上記第１及び第２のレベルシフト回
路１，２の出力が後段の差動増幅器３の２つの入力端子
に入力されるときには、あたかも差動入力のようにな
り、従って差動増幅器としての利得が向上することにな
る。
【００４３】図３は本実施の形態１において、シングル
エンド入力時のレベルシフト回路１，２の入力波形（図
３(a) ）、及び出力波形（図３(b) ）と、差動増幅器３
の出力波形（図３(c) ）との関係を時間軸を基準として
見たときの図である。図３(b) から分かるように、シン
グルエンド入力では、第２のレベルシフト回路２の出力
はその入力ＶR が一定電位であるが、バイアス回路１６
によって、第１のレベルシフト回路１から取り出された
出力がその電流源ＦＥＴ９に入力される構成となってい
るため、これを反映して、第１のレベルシフト回路１の
出力を反転した形状に近い形状の波形となっている。
エンド入力時のレベルシフト回路１，２の入力波形（図
３(a) ）、及び出力波形（図３(b) ）と、差動増幅器３
の出力波形（図３(c) ）との関係を時間軸を基準として
見たときの図である。図３(b) から分かるように、シン
グルエンド入力では、第２のレベルシフト回路２の出力
はその入力ＶR が一定電位であるが、バイアス回路１６
によって、第１のレベルシフト回路１から取り出された
出力がその電流源ＦＥＴ９に入力される構成となってい
るため、これを反映して、第１のレベルシフト回路１の
出力を反転した形状に近い形状の波形となっている。
【００４４】また、図４は本実施の形態１による差動増
幅器を用いてシングルエンド入力したときの周波数と利
得との関係を示すシミュレーション結果を示す図であ
り、この図から、従来の差動増幅器を用いてシングルエ
ンド入力したときに比べて、高い利得が得られているこ
とが分かる。
幅器を用いてシングルエンド入力したときの周波数と利
得との関係を示すシミュレーション結果を示す図であ
り、この図から、従来の差動増幅器を用いてシングルエ
ンド入力したときに比べて、高い利得が得られているこ
とが分かる。
【００４５】このように本実施の形態１によれば、入力
信号Ｄが入力される第１のレベルシフト回路１の出力
を、一定の電圧ＶＲが入力される第２のレベルシフト回
路２の電流源ＦＥＴ９のゲートに入力するバイアス回路
１６を設けたので、第２のレベルシフト回路２の出力に
は一定電圧ではなく、常に入力信号Ｄと逆位相の波形を
有する信号が出力されるようになる。そして、上記第１
および第２のレベルシフト回路１，２の出力を、直接あ
るいは他のレベルシフト回路を介して後段の差動増幅器
３の２つの入力端子に入力するように構成することによ
り、差動増幅器３はあたかも差動入力が行われたときの
ように動作し、シングルエンド入力時よりも大きな利得
が得られるようになる。
信号Ｄが入力される第１のレベルシフト回路１の出力
を、一定の電圧ＶＲが入力される第２のレベルシフト回
路２の電流源ＦＥＴ９のゲートに入力するバイアス回路
１６を設けたので、第２のレベルシフト回路２の出力に
は一定電圧ではなく、常に入力信号Ｄと逆位相の波形を
有する信号が出力されるようになる。そして、上記第１
および第２のレベルシフト回路１，２の出力を、直接あ
るいは他のレベルシフト回路を介して後段の差動増幅器
３の２つの入力端子に入力するように構成することによ
り、差動増幅器３はあたかも差動入力が行われたときの
ように動作し、シングルエンド入力時よりも大きな利得
が得られるようになる。
【００４６】実施の形態２．図５は本実施の形態２によ
る差動増幅器の構成を示す図である。図５において、図
１と同一符号は同一または相当部分を示し、１６１は第
１のレベルシフト回路から信号を取り出し、これを第２
のレベルシフト回路２の電流源ＦＥＴ９のゲート端子に
入力するためのバイアス回路である。
る差動増幅器の構成を示す図である。図５において、図
１と同一符号は同一または相当部分を示し、１６１は第
１のレベルシフト回路から信号を取り出し、これを第２
のレベルシフト回路２の電流源ＦＥＴ９のゲート端子に
入力するためのバイアス回路である。
【００４７】本実施の形態２においては、上記実施の形
態１におけるバイアス回路１６を構成するバイパスコン
デンサ１７に代えてダイオード１９を用いるようにした
点が特徴である。
態１におけるバイアス回路１６を構成するバイパスコン
デンサ１７に代えてダイオード１９を用いるようにした
点が特徴である。
【００４８】すなわち、１９は図１に示したバイパス回
路１６を構成するバイパスコンデンサ１７の代わりに用
いられた逆方向バイアス状態のダイオードである。逆方
向バイアス状態のダイオード１９の等価回路は、抵抗成
分と容量成分の直列接続で表され、従って回路の動作と
しては上記実施の形態１と同様な動作を行うことにな
る。
路１６を構成するバイパスコンデンサ１７の代わりに用
いられた逆方向バイアス状態のダイオードである。逆方
向バイアス状態のダイオード１９の等価回路は、抵抗成
分と容量成分の直列接続で表され、従って回路の動作と
しては上記実施の形態１と同様な動作を行うことにな
る。
【００４９】本実施の形態２では、上記ダイオード１９
として、例えば、ＦＥＴのショットキー特性を利用し
た、いわゆるショットキーダイオードを用いることによ
り、上記実施の形態１のように、ＭＩＭキャパシタを用
いた場合に比べてＭＩＭ工程が不要になるためプロセス
の工程数を削減することができ、また、パターンレイア
ウト上においてもその占有面積を小さいものとすること
ができ、集積化に有利である。
として、例えば、ＦＥＴのショットキー特性を利用し
た、いわゆるショットキーダイオードを用いることによ
り、上記実施の形態１のように、ＭＩＭキャパシタを用
いた場合に比べてＭＩＭ工程が不要になるためプロセス
の工程数を削減することができ、また、パターンレイア
ウト上においてもその占有面積を小さいものとすること
ができ、集積化に有利である。
【００５０】実施の形態３．図６は本実施の形態３によ
る差動増幅器の構成を示す図である。図６において、図
１と同一符号は同一または相当部分を示し、１６２は第
１のレベルシフト回路から信号を取り出し、これを第２
のレベルシフト回路２の電流源ＦＥＴ９のゲート端子に
入力するためのバイアス回路である。
る差動増幅器の構成を示す図である。図６において、図
１と同一符号は同一または相当部分を示し、１６２は第
１のレベルシフト回路から信号を取り出し、これを第２
のレベルシフト回路２の電流源ＦＥＴ９のゲート端子に
入力するためのバイアス回路である。
【００５１】本実施の形態３においては、上記実施の形
態１におけるバイアス回路１６を構成するゲートバイア
ス用の抵抗１８と電流源ＦＥＴ９に位相補償用のインダ
クタ２０を設けた点が特徴である。
態１におけるバイアス回路１６を構成するゲートバイア
ス用の抵抗１８と電流源ＦＥＴ９に位相補償用のインダ
クタ２０を設けた点が特徴である。
【００５２】すなわち、上記実施の形態１あるいは実施
の形態２の回路では、使用される信号が高周波になる
と、電流源ＦＥＴ９のゲートの寄生容量の影響が現れて
きて、電流源ＦＥＴ９のゲート端での電圧位相が変化
（位相遅れ）することになる。すると、第２のレベルシ
フト回路２から出力される信号は、第１のレベルシフト
回路１から出力される信号に対して位相反転信号ではな
くなる。そこで、図６に示されるように、バイアス回路
１６２において、バイアス抵抗１８とインダクタ２０か
らなる直列回路に対しては電圧位相は進むので、本直列
回路と容量１７とからなる並列回路によって、上記電流
源ＦＥＴ９のゲート寄生容量による上記第１、及び第２
のレベルシフト回路１，２から出力される信号の位相の
変化は減少し、第１のレベルシフト回路１から出力され
る信号に対して、逆位相の信号が第２のレベルシフト回
路２の出力として得られるようになる。例えば、識別器
のクロックバッファ回路のような、ある中心周波数に対
して感度が必要な回路に差動増幅器が適用される場合に
は、必要となる中心周波数で以下の〔数１０〕に示す条
件を満たすように上記インダクタ２０の値を調整すれ
ば、電流源ＦＥＴ９のゲート入力信号の位相は、第１の
レベルシフト回路１から取り出される信号と全く同位相
になる。従って、第１のレベルシフト回路１から出力さ
れる信号と第２のレベルシフト回路２から出力される信
号とは全く逆位相となる。
の形態２の回路では、使用される信号が高周波になる
と、電流源ＦＥＴ９のゲートの寄生容量の影響が現れて
きて、電流源ＦＥＴ９のゲート端での電圧位相が変化
（位相遅れ）することになる。すると、第２のレベルシ
フト回路２から出力される信号は、第１のレベルシフト
回路１から出力される信号に対して位相反転信号ではな
くなる。そこで、図６に示されるように、バイアス回路
１６２において、バイアス抵抗１８とインダクタ２０か
らなる直列回路に対しては電圧位相は進むので、本直列
回路と容量１７とからなる並列回路によって、上記電流
源ＦＥＴ９のゲート寄生容量による上記第１、及び第２
のレベルシフト回路１，２から出力される信号の位相の
変化は減少し、第１のレベルシフト回路１から出力され
る信号に対して、逆位相の信号が第２のレベルシフト回
路２の出力として得られるようになる。例えば、識別器
のクロックバッファ回路のような、ある中心周波数に対
して感度が必要な回路に差動増幅器が適用される場合に
は、必要となる中心周波数で以下の〔数１０〕に示す条
件を満たすように上記インダクタ２０の値を調整すれ
ば、電流源ＦＥＴ９のゲート入力信号の位相は、第１の
レベルシフト回路１から取り出される信号と全く同位相
になる。従って、第１のレベルシフト回路１から出力さ
れる信号と第２のレベルシフト回路２から出力される信
号とは全く逆位相となる。
【００５３】
【数１０】
【００５４】なお、上記〔数１０〕において、Ｃはバイ
パスコンデンサ１７の容量を示し、Ｌはインダクタ２０
のインダクタンスを示し、Ｒはバイアス抵抗１８の抵抗
値を示し、ωは角周波数を示す。
パスコンデンサ１７の容量を示し、Ｌはインダクタ２０
のインダクタンスを示し、Ｒはバイアス抵抗１８の抵抗
値を示し、ωは角周波数を示す。
【００５５】実施の形態４．図７(a) は本実施の形態４
による差動増幅器の構成を示す図である。図７(a)にお
いて、図１と同一符号は同一または相当部分を示し、１
６３は第１のレベルシフト回路１から信号を取り出し、
これを第２のレベルシフト回路２の電流源ＦＥＴ９のゲ
ート端子に入力するためのバイアス回路である。
による差動増幅器の構成を示す図である。図７(a)にお
いて、図１と同一符号は同一または相当部分を示し、１
６３は第１のレベルシフト回路１から信号を取り出し、
これを第２のレベルシフト回路２の電流源ＦＥＴ９のゲ
ート端子に入力するためのバイアス回路である。
【００５６】本実施の形態４においては、上記実施の形
態１におけるバイアス回路１６を構成するバイパスコン
デンサ１７と並列に抵抗２１を設けた点が特徴である。
また、２２及び２３は第１のレベルシフト回路１を構成
する定電流源ＦＥＴ５のゲートバイアスを、第２のレベ
ルシフト回路２を構成する電流源ＦＥＴ９のゲートバイ
アスに等しくするためのバイアス回路を構成する抵抗で
ある。さらに、２４は上記電流源ＦＥＴ９のゲート・ソ
ース間抵抗を調整するための抵抗であって、本抵抗２４
を挿入することにより上記電流源ＦＥＴ９のゲート・ソ
ース間電圧を０Ｖ以下にも設定できる。また、２５は上
記定電流源ＦＥＴ５のゲート・ソース間電位を上記電流
源ＦＥＴ９のそれと等しくするために挿入された抵抗で
ある。
態１におけるバイアス回路１６を構成するバイパスコン
デンサ１７と並列に抵抗２１を設けた点が特徴である。
また、２２及び２３は第１のレベルシフト回路１を構成
する定電流源ＦＥＴ５のゲートバイアスを、第２のレベ
ルシフト回路２を構成する電流源ＦＥＴ９のゲートバイ
アスに等しくするためのバイアス回路を構成する抵抗で
ある。さらに、２４は上記電流源ＦＥＴ９のゲート・ソ
ース間抵抗を調整するための抵抗であって、本抵抗２４
を挿入することにより上記電流源ＦＥＴ９のゲート・ソ
ース間電圧を０Ｖ以下にも設定できる。また、２５は上
記定電流源ＦＥＴ５のゲート・ソース間電位を上記電流
源ＦＥＴ９のそれと等しくするために挿入された抵抗で
ある。
【００５７】上記実施の形態１から実施の形態３で示し
たバイアス回路１６，１６１，１６２においては、バイ
パスコンデンサ１７がショートとみなせる、すなわち、
その存在が高周波的には無視できることを前提としてい
たが、本実施の形態４では、バイパスコンデンサ１７が
ショートと見なせないような低周波領域で使用する場合
においても対応できるものである。すなわち、使用する
周波数が低くなるとバイパスコンデンサ１７は第１のレ
ベルシフト回路１から出力される出力（高周波）に対し
て位相の変化（位相進み）をもたらすことになる。
たバイアス回路１６，１６１，１６２においては、バイ
パスコンデンサ１７がショートとみなせる、すなわち、
その存在が高周波的には無視できることを前提としてい
たが、本実施の形態４では、バイパスコンデンサ１７が
ショートと見なせないような低周波領域で使用する場合
においても対応できるものである。すなわち、使用する
周波数が低くなるとバイパスコンデンサ１７は第１のレ
ベルシフト回路１から出力される出力（高周波）に対し
て位相の変化（位相進み）をもたらすことになる。
【００５８】そこで本実施の形態４では、図７(a) に示
すように抵抗２１〜２５をそれぞれ設けることにより、
図７(b) に示すようなバイアス回路１６３が等価的に形
成されるようにしたものである。すなわち、図７(b) に
おいて、Ｒ１は抵抗２１の抵抗値を示し、Ｃ１はバイパ
スコンデンサ１７の容量値を示し、Ｒ２はバイアス抵抗
１８の抵抗値を示し、Ｃ２は電流源ＦＥＴ９のゲート端
子の入力容量を示している。なお、図７(b) において、
抵抗２４の抵抗値は、バイアス抵抗１８、及び抵抗２１
の抵抗値に比べて十分小さな値を用いているとして無視
した。本バイアス回路において、第１のソースフォロア
回路１からバイアス回路１６に入力された電圧をＶ3 と
し、電流源ＦＥＴ９のゲート端子に発生した電圧をＶ4
とすると、電圧Ｖ3 に対して、抵抗２１と容量１７とか
らなる並列回路を流れた後の電流位相は進むのに対し
て、抵抗１８と電流源ＦＥＴ９の寄生容量とによる並列
回路に電流が流れた時に発生する電圧Ｖ4 は、電流位相
に対して遅れる。
すように抵抗２１〜２５をそれぞれ設けることにより、
図７(b) に示すようなバイアス回路１６３が等価的に形
成されるようにしたものである。すなわち、図７(b) に
おいて、Ｒ１は抵抗２１の抵抗値を示し、Ｃ１はバイパ
スコンデンサ１７の容量値を示し、Ｒ２はバイアス抵抗
１８の抵抗値を示し、Ｃ２は電流源ＦＥＴ９のゲート端
子の入力容量を示している。なお、図７(b) において、
抵抗２４の抵抗値は、バイアス抵抗１８、及び抵抗２１
の抵抗値に比べて十分小さな値を用いているとして無視
した。本バイアス回路において、第１のソースフォロア
回路１からバイアス回路１６に入力された電圧をＶ3 と
し、電流源ＦＥＴ９のゲート端子に発生した電圧をＶ4
とすると、電圧Ｖ3 に対して、抵抗２１と容量１７とか
らなる並列回路を流れた後の電流位相は進むのに対し
て、抵抗１８と電流源ＦＥＴ９の寄生容量とによる並列
回路に電流が流れた時に発生する電圧Ｖ4 は、電流位相
に対して遅れる。
【００５９】ここで、抵抗２１と容量１７との並列回路
において入力電圧に対する電流の位相角をφ1 とし、抵
抗１８と電流源ＦＥＴ１９の寄生容量とによる並列回路
において入力電流に対する発生電圧Ｖ4 の位相角をφ2
とすると、φ1 ＝φ2 の時、入力電圧Ｖ3 とＶ4 との位
相が等しくなる。つまり、
において入力電圧に対する電流の位相角をφ1 とし、抵
抗１８と電流源ＦＥＴ１９の寄生容量とによる並列回路
において入力電流に対する発生電圧Ｖ4 の位相角をφ2
とすると、φ1 ＝φ2 の時、入力電圧Ｖ3 とＶ4 との位
相が等しくなる。つまり、
【００６０】
【数１１】
【００６１】が成り立つためには、Ｃ1 Ｒ1 ＝Ｃ2 Ｒ2
となるように抵抗値、及び容量値を決めればよいことに
なる。この時、周波数に依らず位相は等しくなるので、
バイアス回路１６３は使用周波数が変化しても位相は変
化しない。また、電流源ＦＥＴ９のゲート端に発生する
電圧Ｖ4 の振幅について考えると、上記Ｃ1 Ｒ1 ＝Ｃ2
Ｒ2 が成り立っている時Ｖ3 とＶ4 の比は以下の〔数１
２〕のように表され、
となるように抵抗値、及び容量値を決めればよいことに
なる。この時、周波数に依らず位相は等しくなるので、
バイアス回路１６３は使用周波数が変化しても位相は変
化しない。また、電流源ＦＥＴ９のゲート端に発生する
電圧Ｖ4 の振幅について考えると、上記Ｃ1 Ｒ1 ＝Ｃ2
Ｒ2 が成り立っている時Ｖ3 とＶ4 の比は以下の〔数１
２〕のように表され、
【００６２】
【数１２】
【００６３】周波数に依らず一定に保たれる。このよう
に本実施の形態５によれば、バイパス回路１６３を構成
するバイパスコンデンサ１７と並列に抵抗２１を設け、
コンデンサ１７による位相進みを、これに直列接続され
た、抵抗１８と電流源９の寄生抵抗とからなる並列回路
を用いて調整することにより補償するようにしたから、
バイパスコンデンサ１７をショートと見なせないような
低周波領域で使用する場合においても、第１のレベルシ
フト回路１と第２のレベルシフト回路２から出力される
信号の位相偏差を低く保つことができ、周波数特性を持
たないバイアス回路１６３を備えた差動増幅器を提供す
ることができる。
に本実施の形態５によれば、バイパス回路１６３を構成
するバイパスコンデンサ１７と並列に抵抗２１を設け、
コンデンサ１７による位相進みを、これに直列接続され
た、抵抗１８と電流源９の寄生抵抗とからなる並列回路
を用いて調整することにより補償するようにしたから、
バイパスコンデンサ１７をショートと見なせないような
低周波領域で使用する場合においても、第１のレベルシ
フト回路１と第２のレベルシフト回路２から出力される
信号の位相偏差を低く保つことができ、周波数特性を持
たないバイアス回路１６３を備えた差動増幅器を提供す
ることができる。
【００６４】実施の形態５．図８は本実施の形態５によ
る差動増幅器の構成を示す図である。図８において、図
１と同一符号は同一または相当部分を示し、１６４は第
１のレベルシフト回路から信号を取り出し、これを第２
のレベルシフト回路２の電流源ＦＥＴ９のゲート端子に
入力するためのバイアス回路である。
る差動増幅器の構成を示す図である。図８において、図
１と同一符号は同一または相当部分を示し、１６４は第
１のレベルシフト回路から信号を取り出し、これを第２
のレベルシフト回路２の電流源ＦＥＴ９のゲート端子に
入力するためのバイアス回路である。
【００６５】本実施の形態５においては、上記実施の形
態４におけるバイアス回路１６３を構成するバイパスコ
ンデンサ１７を取り除き、抵抗２１のみを備えた構成と
した点が特徴である。
態４におけるバイアス回路１６３を構成するバイパスコ
ンデンサ１７を取り除き、抵抗２１のみを備えた構成と
した点が特徴である。
【００６６】上記実施の形態４のバイアス回路１６３に
おいて、電流源ＦＥＴ９の入力インピーダンスが非常に
大きく見える周波数領域ではバイパスコンデンサ１７は
不要である。従って、図８の回路は電流源ＦＥＴ９の入
力インピーダンスが無視できる範囲において上記実施の
形態４の構成のものと同じ効果を奏する。
おいて、電流源ＦＥＴ９の入力インピーダンスが非常に
大きく見える周波数領域ではバイパスコンデンサ１７は
不要である。従って、図８の回路は電流源ＦＥＴ９の入
力インピーダンスが無視できる範囲において上記実施の
形態４の構成のものと同じ効果を奏する。
【００６７】このように本実施の形態６によれば、電流
源ＦＥＴ９の入力インピーダンスが、使用される周波数
帯にとって大きく見える時にはバイパス回路を構成する
バイパスコンデンサが不要になるので、これを排除する
ようにしたことで、その分チップ面積の縮小が可能であ
る。
源ＦＥＴ９の入力インピーダンスが、使用される周波数
帯にとって大きく見える時にはバイパス回路を構成する
バイパスコンデンサが不要になるので、これを排除する
ようにしたことで、その分チップ面積の縮小が可能であ
る。
【００６８】実施の形態６．図９は本実施の形態６によ
る差動増幅器の構成を示す図である。図９において、図
７と同一符号は同一または相当部分を示し、１６５は第
１のレベルシフト回路から信号を取り出し、これを第２
のレベルシフト回路２の電流源ＦＥＴ９のゲート端子に
入力するためのバイアス回路である。
る差動増幅器の構成を示す図である。図９において、図
７と同一符号は同一または相当部分を示し、１６５は第
１のレベルシフト回路から信号を取り出し、これを第２
のレベルシフト回路２の電流源ＦＥＴ９のゲート端子に
入力するためのバイアス回路である。
【００６９】本実施の形態６においては、上記実施の形
態４におけるバイアス回路１６３を構成する電流源ＦＥ
Ｔ９のゲートバイアス用の抵抗１８と並列にコンデンサ
を備えた構成とした点が特徴である。
態４におけるバイアス回路１６３を構成する電流源ＦＥ
Ｔ９のゲートバイアス用の抵抗１８と並列にコンデンサ
を備えた構成とした点が特徴である。
【００７０】上記実施の形態例４のバイアス回路１６３
を用いた場合、電流源ＦＥＴ９の入力容量が非常に小さ
い時には、バイパスコンデンサ１７を、例えば、ＭＩＭ
キャパシタなどで構成したい場合に精度よく作り込むこ
とが困難である。そこで、本実施の形態６では、電流源
ＦＥＴ９の入力容量に対してバイパスコンデンサ１７を
ＭＩＭキャパシタなどで実現可能な大きめの容量Ｃ3 を
持つコンデンサ２６を並列に接続することで、
を用いた場合、電流源ＦＥＴ９の入力容量が非常に小さ
い時には、バイパスコンデンサ１７を、例えば、ＭＩＭ
キャパシタなどで構成したい場合に精度よく作り込むこ
とが困難である。そこで、本実施の形態６では、電流源
ＦＥＴ９の入力容量に対してバイパスコンデンサ１７を
ＭＩＭキャパシタなどで実現可能な大きめの容量Ｃ3 を
持つコンデンサ２６を並列に接続することで、
【００７１】
【数１３】
【００７２】となり、バイパスコンデンサ１７の作製を
容易にすることができる。図１０はバイパスコンデンサ
１７とコンデンサ２６とをそれぞれＭＩＭキャパシタで
構成したときのパターンレイアウトを示す図である。
容易にすることができる。図１０はバイパスコンデンサ
１７とコンデンサ２６とをそれぞれＭＩＭキャパシタで
構成したときのパターンレイアウトを示す図である。
【００７３】このように本実施の形態７によれば、電流
源ＦＥＴ９の入力容量が小さい場合に、該電流源ＦＥＴ
９のゲート前段に該電流源ＦＥＴ９のゲートバイアス抵
抗１８と並列にコンデンサ２６を設け、電流源ＦＥＴ９
の入力容量を補償し、見かけ上大きな容量となるように
したので、電流源ＦＥＴ９の入力容量が非常に小さい時
でも、バイパスコンデンサ１７を、ＭＩＭキャパシタな
どで容易に精度よく構成することができる。
源ＦＥＴ９の入力容量が小さい場合に、該電流源ＦＥＴ
９のゲート前段に該電流源ＦＥＴ９のゲートバイアス抵
抗１８と並列にコンデンサ２６を設け、電流源ＦＥＴ９
の入力容量を補償し、見かけ上大きな容量となるように
したので、電流源ＦＥＴ９の入力容量が非常に小さい時
でも、バイパスコンデンサ１７を、ＭＩＭキャパシタな
どで容易に精度よく構成することができる。
【００７４】実施の形態７．図１１は本実施の形態７に
よる差動増幅器の構成を示す図である。図１１におい
て、図９と同一符号は同一または相当部分を示し、１６
６は第１のレベルシフト回路から信号を取り出し、これ
を第２のレベルシフト回路２の電流源ＦＥＴ９のゲート
端子に入力するためのバイアス回路である。
よる差動増幅器の構成を示す図である。図１１におい
て、図９と同一符号は同一または相当部分を示し、１６
６は第１のレベルシフト回路から信号を取り出し、これ
を第２のレベルシフト回路２の電流源ＦＥＴ９のゲート
端子に入力するためのバイアス回路である。
【００７５】本実施の形態７においては、上記実施の形
態６におけるバイアス回路１６５を構成する電流源ＦＥ
Ｔ９の入力容量を補償するためのコンデンサ２６に代え
て、その容量が可変な可変容量コンデンサ２７を備えた
構成とした点が特徴である。
態６におけるバイアス回路１６５を構成する電流源ＦＥ
Ｔ９の入力容量を補償するためのコンデンサ２６に代え
て、その容量が可変な可変容量コンデンサ２７を備えた
構成とした点が特徴である。
【００７６】すなわち、実際にはＩＣを構成する場合、
電流源ＦＥＴ９の入力容量はプロセス毎に変化する可能
性がある。これに対し、本実施の形態７では、バイアス
抵抗１８と並列に接続されるコンデンサとして、可変容
量コンデンサ２７を用いることで、電力源ＦＥＴ９の製
造プロセスによる入力容量のバラツキを補正可能とした
ものである。
電流源ＦＥＴ９の入力容量はプロセス毎に変化する可能
性がある。これに対し、本実施の形態７では、バイアス
抵抗１８と並列に接続されるコンデンサとして、可変容
量コンデンサ２７を用いることで、電力源ＦＥＴ９の製
造プロセスによる入力容量のバラツキを補正可能とした
ものである。
【００７７】図１２は本実施の形態７で示された可変容
量コンデンサ２７をＭＩＭキャパシタで構成したときの
パターンレイアウトを示す図であり、ＭＩＭの上地電極
２８を可変したいレンジの大きさとなるように分割し、
個々の上地電極２８を配線２９で並列に接続し、必要に
応じてこの配線２９をレーザ等で切断することにより、
キャパシタとしての容量を調節することができる。
量コンデンサ２７をＭＩＭキャパシタで構成したときの
パターンレイアウトを示す図であり、ＭＩＭの上地電極
２８を可変したいレンジの大きさとなるように分割し、
個々の上地電極２８を配線２９で並列に接続し、必要に
応じてこの配線２９をレーザ等で切断することにより、
キャパシタとしての容量を調節することができる。
【００７８】このように本実施の形態８によれば、電力
源ＦＥＴ９の入力容量を調整するためのコンデンサとし
て可変容量コンデンサ２７を用いるようにしたので、製
造プロセスによって電流源ＦＥＴ９の入力容量がバラつ
いても、これを適宜補正することができ、製造歩留まり
の向上を図ることができる。
源ＦＥＴ９の入力容量を調整するためのコンデンサとし
て可変容量コンデンサ２７を用いるようにしたので、製
造プロセスによって電流源ＦＥＴ９の入力容量がバラつ
いても、これを適宜補正することができ、製造歩留まり
の向上を図ることができる。
【００７９】実施の形態８．図１３は本実施の形態８に
よる差動増幅器の構成を示す図である。図１３におい
て、図１１と同一符号は同一または相当部分を示し、１
６７は第１のレベルシフト回路から信号を取り出し、こ
れを第２のレベルシフト回路２の電流源ＦＥＴ９のゲー
ト端子に入力するためのバイアス回路である。
よる差動増幅器の構成を示す図である。図１３におい
て、図１１と同一符号は同一または相当部分を示し、１
６７は第１のレベルシフト回路から信号を取り出し、こ
れを第２のレベルシフト回路２の電流源ＦＥＴ９のゲー
ト端子に入力するためのバイアス回路である。
【００８０】本実施の形態８においては、上記実施の形
態７におけるバイアス回路１６６を構成する可変容量コ
ンデンサ２７に代えて、ダイオード３２で構成した点が
特徴である。すなわち、ダイオード３２に抵抗３０を介
して与えられる電圧ＶCON を変化させることによりダイ
オード３２の容量を変化させることができる。また、ダ
イオード３３は電流源ＦＥＴ９のゲートバイアスが変化
するのに伴って、電流源ＦＥＴ５のゲートバイアスも変
化するように構成するために付加されたものであり、抵
抗３１を介して電圧ＶCON が与えられるように構成され
ている。
態７におけるバイアス回路１６６を構成する可変容量コ
ンデンサ２７に代えて、ダイオード３２で構成した点が
特徴である。すなわち、ダイオード３２に抵抗３０を介
して与えられる電圧ＶCON を変化させることによりダイ
オード３２の容量を変化させることができる。また、ダ
イオード３３は電流源ＦＥＴ９のゲートバイアスが変化
するのに伴って、電流源ＦＥＴ５のゲートバイアスも変
化するように構成するために付加されたものであり、抵
抗３１を介して電圧ＶCON が与えられるように構成され
ている。
【００８１】このように本実施の形態８によれば、電流
源ＦＥＴ９のゲートに接続される容量素子として、ダイ
オード３２を用い、これに抵抗３０を介してコントロー
ル用の電圧ＶCON を印加するように構成したので、上記
実施の形態７のように、変化量が固定のＭＩＭキャパシ
タを用いる場合に比べて微調整が可能となり、また、使
用中の経年変化等によって第１のレベルシフト回路１と
第２のレベルシフト回路２との位相にズレが生じても、
上記コントロール用電圧ＶCON を外部より調整する等に
よって補正することができる。
源ＦＥＴ９のゲートに接続される容量素子として、ダイ
オード３２を用い、これに抵抗３０を介してコントロー
ル用の電圧ＶCON を印加するように構成したので、上記
実施の形態７のように、変化量が固定のＭＩＭキャパシ
タを用いる場合に比べて微調整が可能となり、また、使
用中の経年変化等によって第１のレベルシフト回路１と
第２のレベルシフト回路２との位相にズレが生じても、
上記コントロール用電圧ＶCON を外部より調整する等に
よって補正することができる。
【００８２】
【発明の効果】以上のように、この発明の請求項１に係
る差動増幅器によれば、第１の入力信号と第２の入力信
号とを独立的に入力して第１の入力信号と第２の入力信
号との差電圧を増幅する差動増幅器において、データ信
号を上記第１の入力信号として外部より入力される第１
のソースフォロア回路と、一定電位の信号が上記第２の
入力信号として入力される第２のソースフォロア回路
と、上記第１のソースフォロア回路の任意の接続点より
上記データ信号と同位相の信号を取り出し、これを上記
第２のソースフォロア回路の電流源ＦＥＴのゲート端子
に入力するバイアス回路とを備えたものとし、外部信号
源に接続される入力インターフェース回路に入力データ
信号の位相反転信号を発生する機能を付加することによ
り、１個の差動増幅器，あるいは差動増幅器が多段に接
続されている場合には初段の差動増幅器に対して、差動
入力時なみに差動利得を向上させることができる効果が
ある。
る差動増幅器によれば、第１の入力信号と第２の入力信
号とを独立的に入力して第１の入力信号と第２の入力信
号との差電圧を増幅する差動増幅器において、データ信
号を上記第１の入力信号として外部より入力される第１
のソースフォロア回路と、一定電位の信号が上記第２の
入力信号として入力される第２のソースフォロア回路
と、上記第１のソースフォロア回路の任意の接続点より
上記データ信号と同位相の信号を取り出し、これを上記
第２のソースフォロア回路の電流源ＦＥＴのゲート端子
に入力するバイアス回路とを備えたものとし、外部信号
源に接続される入力インターフェース回路に入力データ
信号の位相反転信号を発生する機能を付加することによ
り、１個の差動増幅器，あるいは差動増幅器が多段に接
続されている場合には初段の差動増幅器に対して、差動
入力時なみに差動利得を向上させることができる効果が
ある。
【００８３】また、この発明の請求項３に係る差動増幅
器によれば、上記請求項１記載の差動増幅器において、
上記バイアス回路を、上記第１のソースフォロア回路か
ら上記データ信号と同位相の信号を取り出す点と上記第
２のソースフォロア回路の定電流源ＦＥＴのゲート端子
間を結合する逆バイアス状態のダイオードと、上記第２
のソースフォロア回路電流源ＦＥＴのゲートバイアスを
与えるバイアス抵抗とを用いて構成したので、比較的小
さな素子領域でバイパス回路を実現でき、また、製造工
程も簡単になるという効果がある。
器によれば、上記請求項１記載の差動増幅器において、
上記バイアス回路を、上記第１のソースフォロア回路か
ら上記データ信号と同位相の信号を取り出す点と上記第
２のソースフォロア回路の定電流源ＦＥＴのゲート端子
間を結合する逆バイアス状態のダイオードと、上記第２
のソースフォロア回路電流源ＦＥＴのゲートバイアスを
与えるバイアス抵抗とを用いて構成したので、比較的小
さな素子領域でバイパス回路を実現でき、また、製造工
程も簡単になるという効果がある。
【００８４】また、この発明の請求項４に係る差動増幅
器によれば、上記請求項２記載の差動増幅器において、
上記バイアス抵抗と直列にインダクタを挿入して設け、
上記第２のソースフォロア回路電流源ＦＥＴの入力容量
による位相遅れを補償するようにしたので、高周波領域
において第２のソースフォロア回路電流源ＦＥＴの入力
容量の影響を抑制して差動増幅器を使用することができ
るという効果がある。
器によれば、上記請求項２記載の差動増幅器において、
上記バイアス抵抗と直列にインダクタを挿入して設け、
上記第２のソースフォロア回路電流源ＦＥＴの入力容量
による位相遅れを補償するようにしたので、高周波領域
において第２のソースフォロア回路電流源ＦＥＴの入力
容量の影響を抑制して差動増幅器を使用することができ
るという効果がある。
【００８５】また、この発明の請求項５に係る差動増幅
器によれば、上記請求項２記載の差動増幅器において、
上記バイパスコンデンサと並列に抵抗を挿入して設け、
上記バイパス回路を構成するバイパスコンデンサによる
位相進みを補償するようにしたので、上記バイパスコン
デンサがショートと見なせないような周波数帯において
も差動増幅器を使用することができるという効果があ
る。
器によれば、上記請求項２記載の差動増幅器において、
上記バイパスコンデンサと並列に抵抗を挿入して設け、
上記バイパス回路を構成するバイパスコンデンサによる
位相進みを補償するようにしたので、上記バイパスコン
デンサがショートと見なせないような周波数帯において
も差動増幅器を使用することができるという効果があ
る。
【００８６】また、この発明の請求項６に係る差動増幅
器によれば、上記請求項１記載の差動増幅器において、
上記バイアス回路を、上記第１のソースフォロア回路か
ら上記データ信号と同位相の信号を取り出す点と上記第
２のソースフォロア回路の定電流源ＦＥＴのゲート端子
間を結合するバイパス抵抗と、上記第２のソースフォロ
ア回路電流源ＦＥＴのゲートバイアスを与えるバイアス
抵抗とを用いて構成したので、第２のソースフォロア回
路電流源ＦＥＴの入力インピーダンスが非常に大きく見
える周波数領域で差動増幅器を使用する際に、その構成
を簡略化することができるという効果がある。
器によれば、上記請求項１記載の差動増幅器において、
上記バイアス回路を、上記第１のソースフォロア回路か
ら上記データ信号と同位相の信号を取り出す点と上記第
２のソースフォロア回路の定電流源ＦＥＴのゲート端子
間を結合するバイパス抵抗と、上記第２のソースフォロ
ア回路電流源ＦＥＴのゲートバイアスを与えるバイアス
抵抗とを用いて構成したので、第２のソースフォロア回
路電流源ＦＥＴの入力インピーダンスが非常に大きく見
える周波数領域で差動増幅器を使用する際に、その構成
を簡略化することができるという効果がある。
【００８７】また、この発明の請求項７に係る差動増幅
器によれば、上記請求項５記載の差動増幅器において、
上記第２のソースフォロア回路電流源ＦＥＴのゲートバ
イアスを与えるバイアス抵抗と並列にコンデンサを接続
し、上記第２のソースフォロア回路電流源ＦＥＴの入力
容量を増大させるようにしたので、上記第２のソースフ
ォロア回路電流源ＦＥＴの入力容量が非常に小さい時に
も、バイパスコンデンサを、ＭＩＭキャパシタなどを用
いて精度よく構成することができるという効果がある。
器によれば、上記請求項５記載の差動増幅器において、
上記第２のソースフォロア回路電流源ＦＥＴのゲートバ
イアスを与えるバイアス抵抗と並列にコンデンサを接続
し、上記第２のソースフォロア回路電流源ＦＥＴの入力
容量を増大させるようにしたので、上記第２のソースフ
ォロア回路電流源ＦＥＴの入力容量が非常に小さい時に
も、バイパスコンデンサを、ＭＩＭキャパシタなどを用
いて精度よく構成することができるという効果がある。
【００８８】また、この発明の請求項８に係る差動増幅
器によれば、上記請求項７記載の差動増幅器において、
上記コンデンサとして可変容量コンデンサを用いるよう
にしたので、ＩＣを作製する際の製造プロセスのバラツ
キ等があってもこれを吸収することができるという効果
がある。
器によれば、上記請求項７記載の差動増幅器において、
上記コンデンサとして可変容量コンデンサを用いるよう
にしたので、ＩＣを作製する際の製造プロセスのバラツ
キ等があってもこれを吸収することができるという効果
がある。
【図１】 この発明の実施の形態１による差動増幅器の
構成を示す回路図である。
構成を示す回路図である。
【図２】 上記実施の形態１による差動増幅器のパター
ンレイアウトの一例を示す図である。
ンレイアウトの一例を示す図である。
【図３】 上記実施の形態１による差動増幅器のレベル
シフト回路の入出力波形、及び差動増幅器の出力波形を
示す図である。
シフト回路の入出力波形、及び差動増幅器の出力波形を
示す図である。
【図４】 上記実施の形態１による差動増幅器の周波数
と利得との関係を示す図である。
と利得との関係を示す図である。
【図５】 この発明の実施の形態２による差動増幅器の
構成を示す回路図である。
構成を示す回路図である。
【図６】 この発明の実施の形態３による差動増幅器の
構成を示す回路図である。
構成を示す回路図である。
【図７】 この発明の実施の形態４による差動増幅器の
構成を示す回路図である。
構成を示す回路図である。
【図８】 この発明の実施の形態５による差動増幅器の
構成を示す回路図である。
構成を示す回路図である。
【図９】 この発明の実施の形態６による差動増幅器の
構成を示す回路図である。
構成を示す回路図である。
【図１０】 上記実施の形態６による差動増幅器におけ
るバイアス回路のパターンレイアウトの一例を示す図で
ある。
るバイアス回路のパターンレイアウトの一例を示す図で
ある。
【図１１】 この発明の実施の形態７による差動増幅器
の構成を示す回路図である。
の構成を示す回路図である。
【図１２】 上記実施の形態７による差動増幅器におい
て、可変容量をＭＩＭキャパシタで構成した場合の可変
容量を中心としたパターンレイアウトの一例を示す図で
ある。
て、可変容量をＭＩＭキャパシタで構成した場合の可変
容量を中心としたパターンレイアウトの一例を示す図で
ある。
【図１３】 この発明の実施の形態８による差動増幅器
の構成を示す回路図である。
の構成を示す回路図である。
【図１４】 従来の差動増幅器の構成を示す回路図であ
る。
る。
【図１５】 上記従来の差動増幅器の２つの入力端子に
入力される信号波形を示す図である。
入力される信号波形を示す図である。
【図１６】 従来の差動増幅器のレベルシフト回路の入
出力波形、及び差動増幅器の出力波形を示す図である。
出力波形、及び差動増幅器の出力波形を示す図である。
【図１７】 従来の差動増幅器による周波数と利得との
関係を示す図である。
関係を示す図である。
１ 第１のレベルシフト回路、2 第２のレベルシフト回
路、３ 差動増幅器、４，７ ソースフォロアＦＥＴ、
５ 定電流源ＦＥＴ、６，８，１２ レベルシフト用ダ
イオード、９ 電流源ＦＥＴ、１０，１１ ソース結合
トランジスタ対を形成するＦＥＴ、１３，１４ 負荷抵
抗、１５ 定電流源、１６，１６１〜１６７ バイアス
回路。
路、３ 差動増幅器、４，７ ソースフォロアＦＥＴ、
５ 定電流源ＦＥＴ、６，８，１２ レベルシフト用ダ
イオード、９ 電流源ＦＥＴ、１０，１１ ソース結合
トランジスタ対を形成するＦＥＴ、１３，１４ 負荷抵
抗、１５ 定電流源、１６，１６１〜１６７ バイアス
回路。
Claims (10)
- 【請求項１】 第１の入力信号と第２の入力信号とを独
立的に入力して第１の入力信号と第２の入力信号との差
電圧を増幅する差動増幅器において、 データ信号を上記第１の入力信号として外部より入力さ
れる第１のソースフォロア回路と、 一定電位の信号が上記第２の入力信号として入力される
第２のソースフォロア回路と、 上記第１のソースフォロア回路の任意の接続点より上記
データ信号と同位相の信号を取り出し、これを上記第２
のソースフォロア回路の電流源ＦＥＴのゲート端子に入
力するバイアス回路とを備えたことを特徴とする差動増
幅器。 - 【請求項２】 請求項１記載の差動増幅器において、 上記バイアス回路を、 上記第１のソースフォロア回路から上記データ信号と同
位相の信号を取り出す点と上記第２のソースフォロア回
路の定電流源ＦＥＴのゲート端子間を結合するバイパス
コンデンサと、 上記第２のソースフォロア回路電流源ＦＥＴのゲートバ
イアスを与えるバイアス抵抗とを用いて構成したことを
特徴とする差動増幅器。 - 【請求項３】 請求項１記載の差動増幅器において、 上記バイアス回路を、 上記第１のソースフォロア回路から上記データ信号と同
位相の信号を取り出す点と上記第２のソースフォロア回
路の定電流源ＦＥＴのゲート端子間を結合する逆バイア
ス状態のダイオードと、 上記第２のソースフォロア回路電流源ＦＥＴのゲートバ
イアスを与えるバイアス抵抗とを用いて構成したことを
特徴とする差動増幅器。 - 【請求項４】 請求項２記載の差動増幅器において、 上記バイアス抵抗と直列にインダクタを挿入して設け、 上記第２のソースフォロア回路電流源ＦＥＴの入力容量
による位相遅れを補償するようにしたことを特徴とする
差動増幅器。 - 【請求項５】 請求項２記載の差動増幅器において、 上記バイパスコンデンサと並列に抵抗を挿入して設け、 上記バイパス回路を構成するバイパスコンデンサによる
位相進みを補償するようにしたことを特徴とする差動増
幅器。 - 【請求項６】 請求項１記載の差動増幅器において、 上記バイアス回路を、 上記第１のソースフォロア回路から上記データ信号と同
位相の信号を取り出す点と上記第２のソースフォロア回
路の定電流源ＦＥＴのゲート端子間を結合するバイパス
抵抗と、 上記第２のソースフォロア回路電流源ＦＥＴのゲートバ
イアスを与えるバイアス抵抗とを用いて構成したことを
特徴とする差動増幅器。 - 【請求項７】 請求項５記載の差動増幅器において、 上記上記第２のソースフォロア回路電流源ＦＥＴのゲー
トバイアスを与えるバイアス抵抗と並列にコンデンサを
接続し、 上記第２のソースフォロア回路電流源ＦＥＴの入力容量
を増大させるようにしたことを特徴とする差動増幅器。 - 【請求項８】 請求項７記載の差動増幅器において、 上記コンデンサとして可変容量コンデンサを用いること
を特徴とする差動増幅器。 - 【請求項９】 請求項８記載の差動増幅器において、 上記の可変容量コンデンサを、その上地電極が複数に分
割され、それぞれの分割された上地電極が配線により結
合されてなるようなＭＩＭキャパシタで構成したことを
特徴とする差動増幅器。 - 【請求項１０】 請求項８記載の差動増幅器において、 上記可変容量コンデンサをダイオードを用いて構成した
ことを特徴とする差動増幅器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31376596A JP3545142B2 (ja) | 1996-11-25 | 1996-11-25 | 差動増幅器 |
| US08/883,455 US5886578A (en) | 1996-11-25 | 1997-06-26 | Differential amplifier including bias circuit with bias resistor |
| DE19727796A DE19727796A1 (de) | 1996-11-25 | 1997-06-30 | Differenzverstärker |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31376596A JP3545142B2 (ja) | 1996-11-25 | 1996-11-25 | 差動増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10163766A true JPH10163766A (ja) | 1998-06-19 |
| JP3545142B2 JP3545142B2 (ja) | 2004-07-21 |
Family
ID=18045260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31376596A Expired - Lifetime JP3545142B2 (ja) | 1996-11-25 | 1996-11-25 | 差動増幅器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5886578A (ja) |
| JP (1) | JP3545142B2 (ja) |
| DE (1) | DE19727796A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100591062B1 (ko) * | 2002-05-20 | 2006-06-19 | 학교법인 한국정보통신학원 | 역방향 다이오드를 이용한 전치 왜곡형 선형 전력 증폭기 |
| JP2007201722A (ja) * | 2006-01-25 | 2007-08-09 | Denso Corp | 出力回路 |
| JP2013034090A (ja) * | 2011-08-02 | 2013-02-14 | New Japan Radio Co Ltd | 増幅器 |
| JP2020031278A (ja) * | 2018-08-20 | 2020-02-27 | ローム株式会社 | 電圧比較回路、半導体装置及びモータドライバ装置 |
| JP2021101520A (ja) * | 2019-12-24 | 2021-07-08 | 新日本無線株式会社 | 演算増幅器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6285256B1 (en) | 2000-04-20 | 2001-09-04 | Pericom Semiconductor Corp. | Low-power CMOS voltage follower using dual differential amplifiers driving high-current constant-voltage push-pull output buffer |
| DE60119907T2 (de) * | 2001-06-08 | 2006-09-28 | Agilent Technologies Inc., A Delaware Corp., Palo Alto | Treiberschaltung |
| JP3990966B2 (ja) * | 2002-10-08 | 2007-10-17 | 松下電器産業株式会社 | 差動増幅器 |
| JP4401097B2 (ja) * | 2003-03-28 | 2010-01-20 | 株式会社ルネサステクノロジ | 半導体装置 |
| US7368948B2 (en) * | 2005-07-15 | 2008-05-06 | Infineon Technologies Ag | Integrated receiver circuit |
| JP2007116569A (ja) * | 2005-10-24 | 2007-05-10 | Niigata Seimitsu Kk | オペアンプの開放利得調整回路 |
| CN102075152B (zh) * | 2010-12-24 | 2013-04-03 | 清华大学 | 线性源跟随器 |
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Also Published As
| Publication number | Publication date |
|---|---|
| DE19727796A1 (de) | 1998-06-04 |
| JP3545142B2 (ja) | 2004-07-21 |
| US5886578A (en) | 1999-03-23 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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