JP4401097B2 - 半導体装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、特に、差動対を構成するトランジスタを含む半導体装置に関する。より特定的には、この発明は、この差動対トランジスタの特性変化を保護するダイオードの配置に関する。
【０００２】
【従来の技術】
差動増幅器およびミキサなどにおいては、入力段に、差動的に動作する差動トランジスタ対が配置されて、差動入力を処理する。このような差動トランジスタ対において微妙な特性の差が存在する場合、オフセット電圧などさまざまな問題が生じることが一般に知られている。特に、入力部の差動対で用いられるトランジスタのしきい値電圧および／またはドレイン電流に差が存在する場合、回路の特性に大きな問題が生じることが多い。
【０００３】
これらのトランジスタ特性の差が発生しないように、レイアウト作製時にトランジスタ素子の重心位置を揃えるなど細心の注意が払われることが多い。しかしながら、このようなトランジスタのレイアウト上の対策のみでは解決できない項目もある。その１つが、たとえば特許文献１（特開２００２−１４１４２１号公報）において議論されているアンテナ効果と呼ばれる特性劣化の問題である。このアンテナ効果は、ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）を構成要素とする半導体装置の製造において用いられるプラズマ工程での配線層への帯電ストレスによってＭＯＳトランジスタの特性に影響が生じる。
【０００４】
具体的に、半導体の製造工程、特に配線工程においては、配線レイアウトを所望の形状にパターニングするために、プラズマエッチングが用いられることが多い。このプラズマエッチング工程において、パターニングされた金属配線に、プラズマ荷電粒子が蓄積され、金属配線がチャージアップ状態となる。この金属配線が、ＭＯＳトランジスタのゲートにコンタクトホールを介して接続されている場合、ポリシリコンでたとえば構成されるゲート電極層にチャージアップされたプラズマ荷電粒子が流れ込み蓄積される。このゲート電極層に蓄積される電荷により、ゲート面の電位が上昇し、ゲート電極層下に存在するゲート絶縁膜に大きな電位差が生じ、ゲート絶縁膜に大きな電圧ストレスが印加される。
【０００５】
この電圧ストレスにより、ゲート絶縁膜の破壊が生じたり、また破壊に至らなくても、ゲート絶縁膜の電位差による電界により、電子がゲート絶縁膜中にトラップされると、製造後のＭＯＳトランジスタのしきい値電圧Ｖｔｈおよびドレイン電流Ｉｄｓなどの特性が変化することがある。このような現象が、アンテナ効果と呼ばれ、その効果の度合いは、プラズマエッチング時に発生するプラズマ荷電粒子が蓄積される配線層の面積とゲート絶縁膜の面積との比（アンテナ比）に依存する。
【０００６】
アンテナ効果は、すべてのトランジスタについて生じる可能性がある。しかしながら、そのトランジスタ特性の変化量は、それぞれのトランジスタに接続する金属配線部分により左右されるため、均等ではない。差動回路の入力段においては、正確な差動動作のためには、特性の一致した（整合のとれた）トランジスタの組合せが必要とされる。したがって、このような差動回路の入力段でアンテナ効果に起因する現象が生じた場合、差動回路の特性が大きく悪化する。このような特性劣化を生じるのを防止するために、先の特許文献１においては、以下の２つの対策が提案されている。
【０００７】
（１） 差動回路入力段トランジスタに接続する金属配線の長さなどを同一にする、および
（２） 差動回路入力段のトランジスタのゲートに、電荷放電用のダイオードを接続する。
【０００８】
【特許文献１】
特開２００２−１４１４２１号公報
【０００９】
【発明が解決しようとする課題】
前述の特許文献１においては、ダイオードを用いて蓄積電荷を基板領域へ逃がす構成において、差動段トランジスタの入力信号の配線長を一致させるためにダミー配線を配置することが示されている。しかしながら、このようなダミー配線を配置する領域が必要となり、配線面積が増大する。また、レイアウトによっては、このようなダミー配線を配置することができない場合もあり、また逆に、ダミー配線を配置するために回路のレイアウトが制限を受け、効率的にトランジスタおよび配線を配置することができなくなる問題が生じる。
【００１０】
また、この特許文献１に示されるように、差動対トランジスタのゲートで、金属配線を介してダイオードを接続することにより、プラズマ工程時における蓄積電荷を基板領域に逃がすことができ、トランジスタの特性劣化を抑制することは可能である。しかしながら、ダイオードの一方電極として、基板領域が利用されるため、この基板領域において発生したノイズがダイオードを介して差動段入力信号線に伝達され、入力信号にノイズが重畳され、入力信号を正確に差動的に増幅することができなくなるという問題が生じる。
【００１１】
問題となるノイズは、半導体回路装置内のいずれの部分で発生するかは、予め特定することができない。ノイズは、この差動段を含む回路以外の領域で発生して、基板領域へ伝達される。このノイズの発生源としては、デジタル回路、高周波回路および電源線などさまざまな回路／配線が予想される。このノイズは、基板を伝搬する間に一部が減衰するものの、ダイオードの容量成分を介して、微小電位差を増幅する差動対トランジスタに入力されると、大きく増幅される。この差動対トランジスタにおいて、差動入力に印加されるノイズの大きさが等しい場合には、この差動段の同相成分除去能力によりノイズが除去される。
【００１２】
しかしながら、常に、ノイズ源からダイオードまでの距離が等しいとは限らず、このノイズ源から差動対トランジスタの入力に配置されたダイオードまでの距離が異なり、応じてノイズ量が異なるため、差動段における同相除去特性では十分にノイズ成分を除去できずに、増幅される。
【００１３】
前述の特許文献１においては、単にプラズマエッチング工程時において発生するプラズマ荷電粒子を除去することのみが考慮されており、ダイオードに基板領域を介して伝達されるノイズの影響については何ら考慮されていない。
【００１４】
それゆえ、この発明の目的は、差動トランジスタ対の特性を一致させつつ基板ノイズの影響を受けることなく正確に差動動作を行なうことのできる半導体装置を提供することである。
【００１５】
この発明の他の目的は、アンテナ効果耐性および基板ノイズ耐性の優れた差動入力段を有する半導体装置を提供することである。
【００１６】
【課題を解決するための手段】
この発明に係る半導体装置は、制御電極と２つの導通端子とを有する第１のトランジスタと、制御電極と２つの導通端子とを有し、それぞれの一方の導通端子どうしで第１のトランジスタと接続して前記第１のトランジスタと差動対を構成する第２のトランジスタと、第１のトランジスタの制御電極に互いに並列に接続される複数のダイオード素子を含む第１のダイオード群と、第２のトランジスタの制御電極に互いに並列に接続される複数のダイオード素子を含む第２のダイオード群を備える。
第１のダイオード群の複数のダイオード素子は、第1の基板領域表面において互いに離れて配置され、かつ第１のトランジスタの制御電極と接続する複数の第１の不純物領域を備える。第２のダイオード群の複数のダイオード素子は、第1の基板領域表面において互いに離れて配置され、かつ第２のトランジスタの制御電極と接続する複数の第２の不純物領域を備える。複数の第１の不純物領域の形成する重心位置は、複数の第２の不純物領域の形成する重心位置と重なり合う。
【００１７】
第１および第２のダイオード群のダイオード素子の不純物領域の重心位置が重なり合うように配置することにより、これらの第１および第２のダイオード群は、任意の方向のノイズに対して同じ影響を受けて、応じて、同じノイズ成分量を、第１および第２のトランジスタの制御端子に伝達する。これにより、ノイズの総量が等しく、確実に、差動段の同相成分除去特性によりノイズが除去され、正確に差動動作を行うことができる。
【００１８】
また、第１および第２のダイオード群を配置することにより、第１および第２のトランジスタの第１の端子に対するアンテナ効果によるこれらのトランジスタの特性変化を防止することができる。
【００１９】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体装置の構成を概略的に示す図である。図１において、入力ノードＮＤ１およびＮＤ２に前段の回路から与えられる内部信号ＩＮ＋およびＩＮ−を内部配線ＩＬ１およびＩＬ２を介して受ける内部回路ＣＫを含む。この内部回路ＣＫは、その入力段に、差動トランジスタ６および７を含む。差動トランジスタ６および７は、一例として、ＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成され、ＭＯＳトランジスタ６のゲート（第１の端子）が、内部配線ＩＬ２に結合され、ＭＯＳトランジスタ７のゲート（第１の端子）が、内部配線ＩＬ１に接続される。ＭＯＳトランジスタ６および７のそれぞれの一方導通端子（ソース領域；第２の端子）が、共通に接続される。
【００２０】
内部回路ＣＫは、入力段に差動トランジスタ対が設けられていればよく、この内部回路ＣＫは、入力信号ＩＮ＋およびＩＮ−を差動的に増幅する差動増幅回路であってもよく、また、これらの入力信号ＩＮ＋およびＩＮ−を混合するミキサであってもよい。また、入力信号ＩＮ＋およびＩＮ−の一方が基準電圧であってもよい。
【００２１】
ノードＮＤ１およびＮＤ２は、内部ノードであり、前段回路からの信号ＩＮ＋およびＩＮ−を受ける。この前段回路は、入力バッファ回路であってもよく、さらに、所定の処理を行う内部回路であってもよい。この前段回路は、差動信号ＩＮ＋およびＩＮ−を生成する回路であればよい。
【００２２】
内部配線ＩＬ１およびＩＬ２は、たとえばアルミニウム配線または銅配線などの金属配線で構成され、パターニング時のプラズマエッチングにより、プラズマ荷電粒子が蓄積される材料で構成される。内部配線ＩＬ１には、ダイオード１および４が接続され、内部配線ＩＬ２には、ダイオード２および３が接続される。これらのダイオード１から４は、それぞれ逆バイアス状態となるように、接続される。図１においては、これらのダイオード１から４は、それぞれ、カソードが内部配線ＩＬ１またはＩＬ２に接続され、アノードが、接地電位に結合される状態を示す。
【００２３】
これらのダイオード１から４は、以下に詳細に説明するように、同じサイズ（面積）を有し、対角線上に配置されるダイオード１および４の領域の重心位置と、別の対角線上に配置されるダイオード２および３の領域の重心位置が、共に位置５で一致する。このように、ダイオード１および４の重心位置およびダイオード２および３の重心位置が一致する配置は、「コモンセントロイド配置」と呼ばれる。
【００２４】
ダイオード１から４は、同一の対角線上に配置されるダイオードが共通の内部配線に接続される。したがって、ノイズが、いずれの方向から伝搬してきても、そのノイズの大きさが、内部配線ＩＬ１およびＩＬ２に対して同じとなり、内部配線ＩＬ１およびＩＬ２に同じ大きさの同相ノイズ成分が重畳され、ＭＯＳトランジスタ６および７により、同相成分が除去される。また、プラズマエッチング工程時において、内部配線ＩＬ１およびＩＬ２に電荷が蓄積しても、ダイオード１から４により、基板領域に放電され、アンテナ効果は抑制される。
【００２５】
図２は、図１に示すダイオードの平面レイアウトを概略的に示す図である。図２において、４つの矩形状の不純物領域Ｄ１Ａ、Ｄ１Ｂ、Ｄ２ＡおよびＤ２Ｂが２行２列に整列して配置される。これらの４つの不純物領域Ｄ１ＡからＤ２Ｂは、サイズが同じである。不純物領域Ｄ１ＡおよびＤ１Ｂが、ダイオード１および３の一方電極をそれぞれ構成し、不純物領域Ｄ２ＡおよびＤ２Ｂが、ダイオード２および４のそれぞれの一方電極を形成する。これらのダイオード１から４のそれぞれの他方電極は、これらの不純物領域Ｄ１ＡからＤ２Ｂが形成される基板領域により与えられる。
【００２６】
不純物領域Ｄ１ＡおよびＤ２Ｂが内部配線ＩＬ１により電気的に接続され、不純物領域Ｄ２ＡおよびＤ１Ｂが、内部配線ＩＬ２により相互接続される。したがって、不純物領域Ｄ１ＡおよびＤ２Ｂの重心位置が、位置５で与えられ、また同様、不純物領域Ｄ２ＡおよびＤ１Ｂの重心位置が位置５で与えられる。すなわち、不純物領域Ｄ１ＡからＤ２Ｂを、同一サイズ（面積）の不純物領域でそれぞれ形成して、対角線位置の不純物領域を相互接続することにより、内部配線ＩＬ１に接続されるダイオード１および４の重心位置と内部配線ＩＬ２に接続されるダイオード２および３の重心位置を一致させることができ、コモンセントロイド配置を実現することができる。
【００２７】
図３は、図２に示すダイオード１および３の断面構造を概略的に示す図である。図３において、Ｐ基板１１表面にＰ型層１０が形成される。Ｐ型層１０上にＰウェル９が形成される。このＰウェル９表面に、不純物領域Ｄ１ＡおよびＤ１Ｂが間を置いて形成される。不純物領域Ｄ１ＡおよびＤ１Ｂの両側に、素子分離膜（分離絶縁膜）８ａおよび８ｃが配置され、不純物領域Ｄ１ＡおよびＤ１Ｂの間に素子分離膜８ｂが配置される。不純物領域Ｄ１ＡおよびＤ１Ｂは、それぞれ、ｎ型不純物領域であり、不純物領域Ｄ１ＡおよびＤ１ＢそれぞれとＰウェル９の間に、ＰＮ接合が形成され、ＰＮダイオードが形成される。このＰウェル９は、たとえば接地電圧にバイアスされる。
【００２８】
Ｐウェル９は、ダイオード１から４を形成する領域として専用に設けられても良く、この場合、ＭＯＳトランジスタ６および７などの他の素子は、Ｐ型層１０上に別に設けられたＰウェルまたはＮウェル内に形成される。これに代えて、Ｐウェル９が、ＭＯＳトランジスタ６および７を形成する基板領域としても用いられてもよく、また、ＭＯＳトランジスタ６および７は、Ｐ型層１０表面に形成されてもよい。
【００２９】
不純物領域Ｄ１Ａは内部配線ＩＬ２を介してＭＯＳトランジスタ６のゲート（制御電極）に接続され、不純物領域Ｄ１Ｂが内部配線ＩＬ１を介してＭＯＳトランジスタ７のゲートに接続される。したがって、Ｐウェル９表面に不純物注入を行なうことにより、同一面積の不純物領域を、容易に整列させて形成することができ、内部配線ＩＬ１およびＩＬ２それぞれに接続されるダイオードの重心位置を一致させることができる。
【００３０】
内部配線ＩＬ１およびＩＬ２に負電荷が蓄積した場合、不純物領域Ｄ１ＡおよびＤ１Ｂにおいて、ＰＮダイオードが順方向にバイアスされ、ＰＮダイオードが導通し、この負電荷は、Ｐウェル９により吸収される。一方、内部配線ＩＬ１およびＩＬ２に正電荷が蓄積した場合、ダイオード１および３の逆方向リーク電流により、この正電荷が、Ｐウェル９により吸収される。したがって、この内部配線ＩＬ１およびＩＬ２にダイオードを接続することにより、内部配線ＩＬ１およびＩＬ２のプラズマ工程時における蓄積電荷を放電することができる。通常動作時においては、ダイオード１から４は、逆バイアス状態であり、内部信号ＩＮ＋およびＩＮ−に対し悪影響は及ぼさない。
【００３１】
Ｐウェル９のバイアス電圧は、ダイオード１から４が逆バイアス状態に維持される電圧であればよく、接地電圧に限定されず、例えば、負電圧であってもよい。
【００３２】
次に、このコモンセントロイド配置によるノイズ耐性について、図４から図６を参照して説明する。
【００３３】
図４に示すように、ノイズ源ＮＧａが、不純物領域Ｄ１ＡおよびＤ１Ｂの図の上方にあり、このノイズ源ＮＧａからのノイズが、基板（図３に示すＰウェル９またはＰ型層１０）を介して伝搬される場合を考える。この場合、ノイズ源ＮＧａからのノイズは、不純物領域Ｄ１ＡおよびＤ１Ｂの上辺ＰＨａおよびＰＨｂに伝搬する。不純物領域Ｄ１ＡおよびＤ１Ｂそれぞれの上辺ＰＨａおよびＰＨｂのＰＮ接合の面積は同じであり、ノイズ源ＮＧａからこれらの不純物領域Ｄ１ＡおよびＤ１Ｂまでの距離はほぼ同じである（コモンセントロイド配置のため）。したがって、不純物領域Ｄ１ＡおよびＤ１Ｂを介して内部配線ＩＬ１およびＩＬ２に伝達されるノイズの総量が同じとなる。内部配線ＩＬ１およびＩＬ２上の同相ノイズは、次段の内部回路ＣＫにおける差動トランジスタ６および７により相殺され、内部信号ＩＮ＋およびＩＮ−に対する差動増幅動作に対しノイズ源ＮＧａからのノイズの影響は相殺される。
【００３４】
図５に示すように、ノイズ源ＮＧｂが、不純物領域Ｄ１ＡおよびＤ２Ｂの図の左側に存在する場合、このノイズ源ＮＧｂからのノイズは、不純物領域Ｄ１ＡおよびＤ２Ｂのそれぞれの左辺ＰＨｃおよびＰＨｄに到達する。これらの不純物領域Ｄ１ＡおよびＤ２Ｂは、その面積が同じであり、重心位置５に関して対称的に配置されており、ノイズ源ＮＧｂからのこれらの辺ＰＨｃおよびＰＨｂへの距離はほぼ同じであり、ほぼ同じ大きさのノイズが、この不純物領域Ｄ１ＡおよびＤ２Ｂの辺ＰＨｃおよびＰＨｄに到達する。したがって、不純物領域Ｄ１ＡおよびＤ２Ｂを介してノイズ源ＮＧｂからのノイズが、内部配線ＩＬ１およびＩＬ２に伝搬されても、それぞれのノイズの総量は、ほぼ大きさが同じである。したがって、次段の内部回路ＣＫにおける差動トランジスタ６および７により、同相ノイズが相殺され、入力信号ＩＮ＋およびＩＮ−に対するノイズ源ＮＧｂからのノイズの影響は相殺される。
【００３５】
また、図６に示すように、ノイズ源ＮＧｃが、図の左上方向に存在する場合、このノイズ源ＮＧｃからのノイズは、不純物領域Ｄ１Ａの隣接辺ＰＨｅおよびＰＨｆに到達し、また不純物領域Ｄ１Ｂの上辺ＰＨｅに到達する。同様、このノイズ源ＮＧｃからのノイズが、不純物領域Ｄ２Ｂの左辺ＰＨｈに到達する。不純物領域Ｄ２ＢおよびＤ１Ｂは内部配線ＩＬ２に接続され、不純物領域Ｄ１Ａは内部配線ＩＬ１に接続される。したがって、内部配線ＩＬ１には、不純物領域Ｄ１Ａの２辺ＰＨｅおよびＰＨｆを通過するノイズが伝達され、内部配線ＩＬ２には、不純物領域Ｄ２Ｂの左辺ＰＨｈおよび不純物領域Ｄ１Ｂの上辺ＰＨｅを介して伝達されるノイズが伝搬される。
【００３６】
したがって、ノイズ源ＮＧｃから不純物領域Ｄ１Ａまでの距離とノイズ源ＮＧｃから不純物領域Ｄ２ＢおよびＤ１Ｂまでの距離が異なるものの、ノイズ源ＮＧｃからのノイズは、不純物領域Ｄ１Ａの左辺ＰＨｅおよび不純物領域Ｄ２Ｂの左辺ＰＨｈについてはほぼ同じ大きさであり、また位相も同じであり、また不純物領域Ｄ１Ａの上辺ＰＨｆおよび不純物領域Ｄ１Ｂの上辺ＰＨｇについてもそのノイズの位相および大きさはほぼ同じである。したがって、内部配線ＩＬ１上に伝達されるノイズと内部配線ＩＬ２に伝達されるノイズは、同相でかつ総量がほぼ同じ大きさとなり、次段の内部回路ＣＫにおける差動トランジスタ６および７の同相除去特性により、内部配線ＩＬ１およびＩＬ２上のノイズが除去される。したがって、入力信号ＩＮ＋およびＩＮ−を、正確に、内部回路ＣＫにおいて、差動トランジスタ６および７を用いて処理することができる。
【００３７】
図４から図６に示すように、内部配線ＩＬ１およびＩＬ２それぞれに接続されるダイオード群の重心の位置が一致している。このようなコモンセントロイド配置において、重心位置５に対して如何なる方向にノイズ源ＮＧ（ＮＧａからＮＧｃ）が存在する場合においても、内部配線ＩＬ１およびＩＬ２それぞれに対して伝播されるノイズの総量が等しくなる。これらのノイズは、従って、次段の内部回路ＣＫの差動トランジスタ６および７の同相除去能力を用いて除去することができる。
【００３８】
以上のように、この発明の実施の形態１に従えば、差動トランジスタ対のゲート配線に対し、コモンセントロイド配置でダイオードをそれぞれ分割して配置している。したがって、差動信号を伝達する内部配線のノイズの総量が、いずれの方向でノイズが発生しても等しくすることができ、確実に、差動トランジスタ対の同相除去能力を用いてノイズを除去でき、安定に内部回路を動作させることができる。
【００３９】
また、ＭＯＳトランジスタの制御電極に接続される内部配線に、ダイオードを接続しており、いわゆるアンテナ効果を抑制することができ、正確な差動動作を実現することができる。
【００４０】
［実施の形態２］
図７は、この発明の実施の形態２に従う半導体装置の構成を概略的に示す図である。図７においては、ダイオード１２−２７が４行４列に配置される。ダイオード１２から２７で構成されるダイオードマトリクスにおいて、行方向および列方向においてそれぞれ、内部配線ＩＬ１およびＩＬ２に、ダイオードが交互に接続される。したがって、１行のダイオード１２−１５において、ダイオード１２および１４が内部配線ＩＬ２に接続され、ダイオード１３および１５が内部配線ＩＬ１に接続される。ダイオード１６から１９の行においては、ダイオード１６および１８が内部配線ＩＬ１に接続され、ダイオード１７および１９が、内部配線ＩＬ２に接続される。
【００４１】
ダイオード２０から２３の行においては、ダイオード２０および２２が内部配線ＩＬ２に接続され、ダイオード２１および２３が、内部配線ＩＬ１に接続される。ダイオード２４から２６の行においては、ダイオード２４および２６が内部配線ＩＬ１に接続され、ダイオード２５および２７が、内部配線ＩＬ２に接続される。内部配線ＩＬ１およびＩＬ２は、それぞれ、ノードＮＤ１およびＮＤ２に与えられる入力信号ＩＮ＋およびＩＮ−を、内部回路ＣＫの差動ＭＯＳトランジスタ７および６のゲートへ伝達する。
【００４２】
このダイオードマトリクスにおいて、ダイオードを交互に異なる内部配線に接続することにより、ダイオード１２から２７のサイズが同じ場合、内部配線ＩＬ１に接続されるダイオード群が形成する重心と、内部配線ＩＬ２に接続されるダイオード群が形成する重心の位置を、位置５に一致させることができ、コモンセントロイド配置を実現することができる。
【００４３】
図８は、図７に示すダイオードマトリクスの平面レイアウトを概略的に示す図である。図８において、不純物領域Ｂ１−Ｂ８およびＡ１−Ａ８が、４行４列に配置される。これらの不純物領域Ｂ１−Ｂ８およびＡ１−Ａ８は、同一の面積を有する。不純物領域Ｂ１−Ｂ８およびＡ１−Ａ８は、行方向および列方向において交互に配置される。したがって、不純物領域Ｂ１−Ｂ８の全体の重心の位置と不純物領域Ａ１−Ａ８の全体の重心の位置は、位置５において一致する。
【００４４】
不純物領域Ｂ１−Ｂ８が、内部配線ＩＬ２に接続され、入力信号ＩＮ−を伝達し、不純物領域Ａ１−Ａ８が、内部配線ＩＬ１に接続され、入力信号ＩＮ＋を伝達する。
【００４５】
したがって、不純物領域Ｂ１−Ｂ８およびＡ１−Ａ８を用いてダイオード１２−２７を形成することにより、より内部配線ＩＬ１およびＩＬ２に接続されるダイオードの影響を分割でき、より正確に、内部配線ＩＬ１およびＩＬ２へ伝搬されるノイズの総量を等しくすることができる。
【００４６】
図９は、図８に示すダイオードマトリクスの１行のダイオードの断面構造を概略的に示す図である。図９においても、Ｐ基板１１上のＰ型層１０表面に形成されるＰウェル９内に、ダイオード１２−１５が形成される。ダイオード１２−１５それぞれに対応して、ｎ型不純物領域Ｂ１、Ａ１、Ｂ２およびＡ２が、それぞれ素子分離領域８ｂ−８ｄにより分離されてＰウェル９表面に形成される。不純物領域Ｂ１およびＡ２の外部には、素子分離領域８ａおよび８ｅが形成される。
【００４７】
不純物領域Ｂ１およびＢ２が、内部配線ＩＬ２に接続され、不純物領域Ａ１およびＡ２が、内部配線ＩＬ１に接続される。内部配線ＩＬ１は、ＭＯＳトランジスタ７のゲートに接続され、内部配線ＩＬ２が、ＭＯＳトランジスタ６のゲートに接続される。
【００４８】
ダイオード１２−１５は、それぞれ、ｎ型不純物領域とＰウェル９の間のＰＮ接合により形成される。Ｐウェル９は、たとえば接地電圧にバイアスされる。したがって、これらの不純物領域Ｂ１、Ａ１、Ｂ２およびＡ２を、それぞれ同一面積で形成することにより、容易に、内部配線ＩＬ１およびＩＬ２それぞれに接続されるダイオード群の重心位置を一致させることができる。
【００４９】
以上のように、この発明の実施の形態２に従えば、複数のマトリクス状に配列されるダイオードを２つのグループに分割し、各グループのダイオードを、差動信号線対を構成する内部配線にそれぞれ、グループ単位で接続している。したがって、ダイオードがコモンセントロイド配置に配列され、ノイズ源がいずれの部分において存在し、いずれの方向からノイズが伝搬しても、より正確に内部配線に伝搬されるノイズの総量を等しくすることができ、確実にノイズ成分を相殺することができる。
【００５０】
［実施の形態３］
図１０は、この発明の実施の形態３に従う半導体装置の構成を概略的に示す図である。図１０に示す構成においては、ダイオード３０から３３が、１列に整列して配置される。ダイオード列の両側のダイオード３０および３３が内部配線ＩＬ２に接続され、内側のダイオード３１および３２が内部配線ＩＬ１に接続される。この内部配線ＩＬ１およびＩＬ２は、それぞれ、入力信号ＩＮ＋およびＩＮ−を、それぞれ差動ＭＯＳトランジスタ７および６のゲートに伝達する。この図１０に示す構成おいても、ダイオード３０から３３は、同じ面積を有しており、コモンセントロイドに配置される。
【００５１】
図１１は、図１０に示すダイオード列の平面レイアウトを概略的に示す図である。図１１において、不純物領域Ｂ１０、Ａ１０、Ｂ１１およびＡ１１が１列に整列して配置される。これらの不純物領域Ｂ１０、Ａ１０、Ｂ１１およびＡ１１は、それぞれの面積が同じである。不純物領域Ｂ１０およびＢ１１が、それぞれダイオード３０および３３に対応し、内部配線ＩＬ２に接続される。不純物領域Ａ１０およびＡ１１が、ダイオード３１および３２に対応し、内部配線ＩＬ１に接続される。
【００５２】
したがって、不純物領域３０および３３の全体の重心位置と不純物領域３１および３２の全体の重心位置が、共に、重心位置５で与えられる。したがってコモンセントロイド配置が実現され、いずれの方向からのノイズに対しても、各ダイオード群のノイズを受ける辺の合計の長さが同じとなり、同じ大きさのノイズが不純物領域３０および３３と不純物領域３１および３２を介して伝搬され、応じて、総量が同じノイズが、内部配線ＩＬ１およびＩＬ２上に伝播される。
【００５３】
図１２は、図１１に示すダイオード３０から３３の断面構造を概略的に示す図である。図１２において、Ｐウェル９表面に、素子分離領域８ｂ−８ｄによりそれぞれ分離されてｎ型不純物領域Ｂ１０、Ａ１０、Ａ１１およびＢ１１が形成される。不純物領域Ｂ１０およびＢ１１外部には、素子分離膜８ａおよび８ｅが形成される。これらの不純物領域Ａ１１、Ａ１２、Ｂ１１、およびＢ１２は、それぞれのレイアウト面積が同じである。
【００５４】
不純物領域Ｂ１０およびＢ１１が内部配線ＩＬ１に接続され、不純物領域Ａ１０およびＡ１１が内部配線ＩＬ２に接続される。これらの不純物領域Ｂ１０、Ａ１０、Ａ１１およびＢ１１は、それぞれＰウェル９との間のＰＮ接合によりダイオード構造を実現する。したがって、Ｐウェル９を介して伝搬されるノイズは、このＰＮ接合の部分を介して内部配線に伝搬される。したがって、各不純物領域Ｂ１０、Ｂ１１、Ａ１０およびＡ１１のサイズが等しい場合、ノイズの伝搬方向に拘らず、ノイズを受けるＰＮ接合の合計面積が、各ダイオード群において等しくなり、内部配線ＩＬ１およびＩＬ２に伝搬されるノイズの総量は等しくなる。
【００５５】
さらに、Ｐ型層１０の表面に形成されたＰウェル９表面に、不純物領域Ｂ１０、Ａ１０、Ａ１１およびＢ１１を配置するだけであり、容易にこれらの不純物領域の面積を等しくすることができ、内部配線ＩＬ１およびＩＬ２それぞれに接続されるダイオードの重心位置を一致させることができる。
【００５６】
また、この場合、単に１列にダイオード素子が配置されるだけであり、格子状に配置する場合に比べて、ダイオードアレイの面積を低減することができる。
【００５７】
なお、この図１２に示す構成においても、Ｐ型層１０がＰ基板１１上に形成される。ウェル構造として、ツインウェル構造およびトリプルウェル構造のいずれが用いられてもよい。
【００５８】
［実施の形態４］
図１３は、この発明の実施の形態４に従う半導体装置の構成を概略的に示す図である。この図１３に示す配置においては、ダイオード３４から３７が、それぞれ、四辺形の頂点の位置に対応して配置される。四辺形の対角線上に対向して配置されるダイオード３４および３７が内部配線ＩＬ２に接続され、また別の対角線上に対向して配置されるダイオード３５および３６が内部配線ＩＬ１に接続される。これらの内部配線ＩＬ１およびＩＬ２は、それぞれ、入力信号ＩＮ＋およびＩＮ−を差動ＭＯＳトランジスタ７および６のゲートへ伝達する。
【００５９】
ダイオード３４から３７は、サイズが同じであり、ダイオード３４および３７の形成する重心の位置およびダイオード３５および３６の形成する重心の位置が、位置５で一致する。
【００６０】
図１４は、図１３に示すダイオードの配置の平面レイアウトを概略的に示す図である。ダイオード３４および３７は、不純物領域Ｂ２０およびＢ２１をそれぞれ含み、ダイオード３５および３６は、それぞれ、不純物領域Ａ２０およびＡ２１を含む。不純物領域Ｂ２０およびＢ２１が、内部配線ＩＬ２により相互接続され、不純物領域Ａ２０およびＡ２１が、内部配線ＩＬ１にそれぞれ接続される。
【００６１】
これらの不純物領域Ｂ２０、Ｂ２１、Ａ２０およびＡ２１は、Ｐウェル９表面に互いに分離して形成されるｎ型不純物領域である。ダイオード３４−３７それぞれが、これらの不純物領域とＰウェル９との間のＰＮ接合により形成される。これらの不純物領域Ｂ２０、Ｂ２１、Ａ２０およびＡ２１の面積を同じとすることにより、不純物領域Ａ２０およびＡ２１の形成する重心位置および不純物領域Ｂ２０およびＢ２１の形成する重心位置がそれぞれ位置５で重なりあう。
【００６２】
図１３および図１４に示すように、四辺形の頂点に分散してダイオード素子を配置し、対角線上に対向して配置されるダイオードを同じ内部配線に接続することにより、容易にコモンセントロイド配置を実現することができる。したがって、ノイズがいずれの方向から伝搬してきても、ダイオード３４から３７により内部配線ＩＬ１およびＩＬ２に伝達されるノイズの大きさは等しくなり、差動ＭＯＳトランジスタ６および７により、相殺されて、ノイズの影響を確実に抑制することができる。
【００６３】
また、四辺形の頂点にダイオード素子を配置しており、容易に、対角線の交点に重心位置を設定することができる。
【００６４】
［実施の形態５］
図１５は、この発明の実施の形態５に従う半導体装置の構成を概略的に示す図である。図１５に示す半導体装置は、以下の点で、図１に示す半導体装置とその構成が異なっている。すなわち、ダイオード１から４をそれぞれ構成する不純物領域Ｄ１Ａ、Ｄ１Ｂ、Ｄ２ＢおよびＤ２Ａを取囲むように、不純物領域３８が連続的に形成される。不純物領域３８は、ダイオード１から４を形成する不純物領域Ｄ１Ａ、Ｄ１Ｂ、Ｄ２ＢおよびＤ２Ａが形成されるウェル領域（基板領域）と同一の導電型を有する。ダイオード１から４は、図１に示すように、逆バイアス状態に設定され、そのウェル領域は、たとえば接地電圧に固定される。したがって、不純物領域３８も、そのウェル領域が同じバイアス電圧に固定され、ノイズ吸収層として機能し、ノイズが、基板領域のウェルを介してダイオード１から４に伝達されるのを防止する。
【００６５】
図１６は、図１５に示すダイオード２および４に沿った断面構造を概略的に示す図である。図１６において、ダイオード２および４に対応して、Ｐウェル９表面に離れてｎ型不純物領域Ｄ２ＢおよびＤ２Ａがそれぞれ形成される。これらの不純物領域Ｄ２ＢおよびＤ２Ａ外周に、Ｐウェル９と同一導電型のｐ型不純物領域３８が形成される。これらの不純物領域２、４および３８の間には、素子分離膜８ａ−８ｅがそれぞれ配置される。Ｐウェル９は、Ｐ型層１０表面に形成され、このＰ型層１０は、Ｐ基板１１上に形成される。不純物領域Ｄ２ＡおよびＤ２Ｂは、それぞれ内部配線ＩＬ１およびＩＬ２に接続される。
【００６６】
このダイオード２および４を形成する不純物領域Ｄ２ＢおよびＤ２Ａ外周に沿ってｐ型不純物領域３８を形成する。Ｐウェル９は、たとえば接地電圧にバイアスされ、不純物領域３８も接地電圧レベルにバイアスされる。Ｐウェル９の表面領域を介してノイズが伝達される場合、この不純物領域３８によりノイズを吸収することができ、ダイオード２および４に伝達されるノイズを低減することができる。したがって、差動ＭＯＳトランジスタ６および７の同相除去特性が低下する高周波領域においても、高いノイズ耐性を実現することができる。
【００６７】
なお、Ｐウェル９は、ｐ型不純物領域３８を介して接地電圧にバイアスされてもよい。ウェルバイアスを設定する領域を別に設ける必要がなく、Ｐウェル９を効率的に利用することができる。
【００６８】
［変更例］
図１７は、この発明の実施の形態５の変更例を示す図である。この図１７に示す構成は、図１５に示す構成と以下の点が異なっている。すなわち、ダイオード１から４を構成する不純物領域Ｄ１Ａ、Ｄ１Ｂ、Ｄ２ＢおよびＤ２Ａが形成する四辺形の四辺に沿って、不純物領域３８ａ−３８ｄがそれぞれ配置される。すなわち、図１５に示す連続的に形成される不純物領域３８に代えて、分割不純物領域３８ａ−３８ｄが、ダイオード１から４の形成領域に対向して配置される。この図１７に示す他の構成は、図１５に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００６９】
この図１７に示す構成においても、ダイオード１から４を形成する不純物領域Ｄ１Ａ、Ｄ１Ｂ、Ｄ２ＢおよびＤ２Ａに対して、ノイズ吸収用の不純物領域３８ａ−３８ｄが配置されており、Ｐウェル９表面を介して伝達されるノイズを、分割不純物領域３８ａ−３８ｄで吸収することができる。
【００７０】
また、不純物領域３８ａ−３８ｄは、それぞれ直線的に延在するだけであり、パターニングが容易となる。
【００７１】
これらの不純物領域３８ａ−３８ｄは、その断面構造は、図１６に示す断面構造と同じであり、それぞれ、Ｐウェル９を介して所定電圧（接地電圧）にバイアスされる、または、所定電圧を受けて、Ｐウェル９を所定電圧（接地電圧）にバイアスする。
【００７２】
なお、図１５および図１７においては、内部配線ＩＬ１およびＩＬ２に、それぞれ２つのダイオードが接続され、各内部配線に接続されるダイオードの重心位置が一致している。しかしながら、このダイオードの配置としては、先の実施の形態１から４のいずれのダイオードの配置が用いられてもよい。ダイオードの配置領域外周に沿って、ノイズ吸収用の基板領域と同一導電型の不純物領域を配置することにより、ダイオードへノイズが伝搬されるのを抑制することができる。
【００７３】
以上のように、この発明の実施の形態５に従えば、蓄積電荷放出用のダイオードの外周に、基板領域（ウェル領域）と同じ導電型の不純物領域を配置しており、ウェル領域または基板表面を伝搬されるノイズが、ダイオードに到達するのを抑制することができ、高いノイズ耐性を実現することができる。
【００７４】
［実施の形態６］
図１８は、この発明の実施の形態６に従う半導体装置の構成を概略的に示す図である。この図１８に示す構成においては、ダイオード１から４を形成する領域外部に、不純物領域３９が形成される。この不純物領域３９は、ダイオード１から４それぞれの不純物領域Ｄ１Ａ、Ｄ２Ｂ、Ｄ１ＢおよびＤ２Ａそれぞれを取囲むようにメッシュ状に形成される。この図１８に示す他の構成は、図１５に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００７５】
図１９は、図１８に示すダイオード２および４を含む領域の断面構造を概略的に示す図である。図１９において、ダイオード２および４をそれぞれ形成する不純物領域Ｄ２ＢおよびＤ２Ａが、Ｐウェル９表面上に間を置いて形成される。さらに不純物領域Ｄ２ＢおよびＤ２Ａを挟むように、ｐ型不純物領域３９が形成される。不純物領域３９、Ｄ２ＢおよびＤ２Ａは、素子分離膜８ｂ−８ｅにより互いに分離される。不純物領域３９の外周に、素子分離膜８ａおよび８ｆが形成される。この不純物領域３９は、たとえば接地電圧に固定され、応じてＰウェル９が接地電圧レベルにバイアスされる。この図１９に示す断面構造の他の構成は、図１６に示す断面構造と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００７６】
図１８および図１９に示すように、ダイオード１から４それぞれを形成する不純物領域Ｄ１Ａ、Ｄ１Ｂ、Ｄ２ＢおよびＤ２Ａそれぞれを取囲むように不純物領域３９を配置することにより、個々の不純物領域に伝搬されるノイズを不純物領域３９で確実に吸収することができ、よりノイズ耐性を高くすることができる。また、Ｐウェル９は、この不純物領域３９によりたとえば接地電圧にバイアスされるため、Ｐウェル９の電源を強化することができ、Ｐウェル９に電位分布が生じるのを抑制できる。これにより、Ｐウェル９に形成されるダイオード１から４を、確実に逆バイアス状態に維持することができ、ダイオード１から４を介して内部配線にノイズが伝搬されるのを、より抑制することができる。
【００７７】
また、不純物領域３９を、ダイオード１から４のアノード電極として利用することができ、Ｐウェル９の寄生抵抗を低減でき、内部配線ＩＬ１およびＩＬ２の蓄積電荷を高速で放出することができる。
【００７８】
なお、図１９に示す構成においては、不純物領域３９を介してＰウェル９を接地電圧レベルにバイアスしている。しかしながら、Ｐウェル９がその領域から、接地電圧レベルにバイアスされてもよい。この場合においても、不純物領域３９は、高濃度の不純物領域であり、その抵抗値は小さいために、Ｐウェル９表面における抵抗を低減でき、応じてＰウェル９における電圧分布を抑制することができる。
【００７９】
［変更例］
図２０は、この発明の実施の形態６の変更例の構成を概略的に示す図である。この図２０に示す構成においては、ダイオード１から４を形成する不純物領域Ｄ１Ａ、Ｄ１Ｂ、Ｄ２Ｂ、およびＤ２Ａそれぞれに対応して、不純物領域３９ａ−３９ｌが配置される。すなわち、図１８に示す不純物領域３９を、不純物領域３９ａ−３９ｌに分割する。この図２０に示す配置の断面構造は、図１９に示す断面構造と同様である。
【００８０】
この図２０に示す構成においては、ダイオード１から４それぞれを形成する領域を取囲むように、分割不純物領域３９ａ−３９ｌが配置される。これらの不純物領域３９ａ−３９ｌは、直線的に延在する矩形領域で形成され、パターニングが容易である。
【００８１】
図２０に示す不純物領域３９ａ−３９は、それぞれ別の接地線から接地電圧を供給されてもよく、また、Ｐウェル９から接地電圧レベルに固定されてもよい。この図２０に示す配置においても、不純物領域Ｄ１Ａ、Ｄ１Ｂ、Ｄ２ＢおよびＤ２Ａを取囲むように、Ｐウェル９と同一導電型の不純物領域３９ａから３９ｌが配置されており、Ｐウェル９を介して伝搬されるノイズを、確実にダイオード１−４に伝達されるのを防止することができる。
【００８２】
なお、不純物領域３９ａ−３９ｌを、それぞれ、ダイオード１から４のアノードとして利用することにより、図１８に示す配置と同様、Ｐウェル（９）の基板抵抗を低減できる。
【００８３】
以上のように、この発明の実施の形態６に従えば、ダイオードを形成する不純物領域それぞれを取囲むように基板ウェル領域と同様の導電型の不純物領域を配置しており、確実に、ダイオードへノイズが伝搬されるのを抑制することができる。また、このノイズ吸収用の不純物領域が基板ウェル領域と同一導電型であり、ダイオードの他方電極として利用することにより、ウェル抵抗を低減でき、ダイオードの応答速度を改善することができる。
【００８４】
［実施の形態７］
図２１は、この発明の実施の形態７に従う半導体装置の構成を概略的に示す図である。図２１においては、ノードＮＤ１上の入力信号ＩＮ＋をＭＯＳトランジスタ７のゲートに伝達する内部配線ＩＬ１に対し、ダイオード４１および４４が接続され、また、ノードＮＤ２上の入力信号ＩＮ−をＭＯＳトランジスタ６のゲートに伝達する内部配線ＩＬ２には、ダイオード４２および４３が接続される。これらのダイオード４１−４４は、重心位置５を共有するようにコモンセントロイドに配置される。
【００８５】
ダイオード４１−４４は、Ｎウェル４０に形成される。したがって、ダイオード４１および４４のアノードが内部配線ＩＬ１に接続され、ダイオード４２および４３のアノードが内部配線ＩＬ２に接続される。Ｎウェル４０は、他のトランジスタが形成されるＰウェル９内に形成される。このＮウェル４０は、ダイオード４１から４４を逆バイアス状態に設定するために、たとえば電源電圧に接続される。この図２１に示す構成においても、内部配線ＩＬ１またはＩＬ２に蓄積されるプラズマ荷電粒子は、ダイオード４１−４４を介して基板領域のＮウェル４０に放出される。
【００８６】
図２２は、図２１に示すダイオード４１−４４の平面レイアウトを概略的に示す図である。図２２において、ダイオード４１−４４に対応して、Ｐ型不純物領域Ｄ３Ａ、Ｄ３Ｂ、Ｄ４ＢおよびＤ４Ａが、２行２列に整列して配置される。不純物領域Ｄ３Ａ、Ｄ３Ｂ、Ｄ４ＢおよびＤ４Ａは、それぞれのサイズ（面積）が等しく、対角線上の不純物領域を共通の内部配線に接続することにより、重心位置５を共有するコモンセントロイド配置が実現される。
【００８７】
不純物領域Ｄ３Ａ、Ｄ３Ｂ、Ｄ４ＢおよびＤ４Ａを取囲むように、ｎ型不純物領域４５が配置される。不純物領域４５、Ｄ３Ａ、Ｄ３Ｂ、Ｄ４ＢおよびＤ４Ａは、Ｎウェル４０内に形成される。したがって、Ｎウェル４０によりＰウェル９およびＰ型層１０からのノイズの伝搬を抑制し、かつ不純物領域４５により、このＮウェル４０にノイズが伝搬されても、ダイオード４１から４４へ伝搬されるのを防止する。このＮウェル４０を利用する事により、ダイオードの基板領域に対して側面および底面からのいずれの方向からノイズが伝播されても、確実にノイズがダイオード４１−４４に伝播されるのを抑制することができる。
【００８８】
なお、不純物領域Ｄ３ＡおよびＤ４Ａが内部配線ＩＬ１に接続され、不純物領域Ｄ４ＢおよびＤ３Ｂが内部配線ＩＬ２に接続される。これらの内部配線ＩＬ１およびＩＬ２が、それぞれ、ＭＯＳトランジスタ７および６のゲートに入力信号ＩＮ＋およびＩＮ−を伝達する。したがって、ダイオード４１−４４への基板ノイズの伝搬を抑制することができ、正確に、入力信号ＩＮ＋およびＩＮ−を差動的に増幅することができる。ダイオード４１から４４は、プラズマ蓄積電荷が負電荷の時には、逆方向リーク電流により基板領域へ放電し、正電荷の時には、ダイオードが導通して順方向電流により基板領域のＮウェルに放電する。
【００８９】
図２３は、図２２に示す不純物領域Ｄ３ＡおよびＤ３Ｂを含む領域の断面構造を概略的に示す図である。Ｐウェル９内にＮウェル４０が形成される。このＮウェル４０は、その低部がＰ型層１０に接するように形成され、ダイオード形成領域が、他の素子の形成領域と確実に分離される。
【００９０】
このＮウェル４０表面に、間を置いてｐ型不純物層Ｄ３ＡおよびＤ３Ｂが形成される。また、Ｎウェル４０表面の周辺部に、ｎ型不純物層４５が形成される。これらの不純物領域４１、４３および４５は、素子分離膜８ｂ−８ｄにより互いに分離される。また、Ｎウェル４０境界部に沿って素子分離膜８ａおよび８ｅが形成され、Ｐウェル９内のトランジスタ素子またはウェルとＮウェル４０とを分離する。
【００９１】
不純物領域Ｄ３ＡおよびＤ３Ｂが、内部配線ＩＬ１およびＩＬ２にそれぞれ接続され、またダイオード４１および４３のアノードとして機能する。このＮウェル４０は、これらのダイオード４１および４３のカソードとして機能する。不純物領域４５を、たとえば電源電圧レベルに維持することにより、Ｎウェル４０を電源電圧レベルに維持して、このダイオード４１および４３を逆バイアス状態に設定する。
【００９２】
このＮウェル４０を電源電圧レベルにバイアスすることにより、Ｐウェル９とＮウェル４０が逆バイアス状態となり、Ｐウェル９からのノイズがＮウェル４０に伝搬されるのを抑制することができる。
【００９３】
なお、このＮウェル４０に形成される不純物領域４５の形状としては、先の図１８または図２０に示すように、ダイオード４１から４４をそれぞれ形成する不純物領域を個々に取囲むように形成されてもよく、また、不純物領域４５が、ダイオード４１から４４形成領域外周に沿って分割して配置されてもよい。
【００９４】
以上のように、この発明の実施の形態７に従えば、ダイオードを専用のウェル領域内に形成しており、基板領域からノイズがダイオードに伝搬されるのを確実に抑制することができる。特に、Ｐウェル９表面を介して伝搬されるノイズとして、Ｐウェル９およびＰ型層１０の界面領域近傍を伝搬し、ダイオード形成のための基板領域底部から伝搬されるノイズをも、確実に抑制することができる。
【００９５】
［実施の形態８］
図２４は、この発明の実施の形態８に従う半導体装置の構成を概略的に示す図である。図２４においては、ダイオード１から４を形成する不純物領域Ｄ１Ａ、Ｄ１Ｂ、Ｄ２ＢおよびＤ２Ａが、２行２列に整列して配置される。これらのダイオード１から４の形成領域外周に、ノイズ吸収用のｐ型不純物領域３８が形成される。不純物領域３８、Ｄ１Ａ、Ｄ１Ｂ、Ｄ２ＢおよびＤ２Ａは、Ｐウェル９ａ表面に形成される。これらは、図１５に示す構成と同じである。このＰウェル９ａを囲むように、Ｎウェル４６がＰウェル９ａ外部に形成される。Ｎウェル４６表面に、ｎ型不純物領域４５が形成される。このｎ型不純物領域４５を介して、Ｎウェル４６を、たとえば電源電圧レベルの十分高い電圧にバイアスする。Ｐウェル９ａとＮウェル４６を逆バイアス状態とするようにＰウェル９ａを、たとえば不純物領域３８により、接地電圧レベルに固定する。したがって、Ｐウェル９ａは、電源線と分離されているため、電源ノイズが、ダイオード１から４を介して内部配線ＩＬ１またはＩＬ２に伝達されるのを防止できる。また、基板ノイズが、Ｎウェル４６からＰウェル９ａに伝搬されても、不純物領域３８により、ダイオード１から４に伝搬されるのを抑制することができる。
【００９６】
図２５は、図２４に示す不純物領域Ｄ１ＡおよびＤ１Ｂを含む領域の断面構造を概略的に示す図である。図２５において、Ｐウェル９ａ表面に、ｎ型不純物領域Ｄ１ＡおよびＤ１Ｂが間をおいて形成される。これらの不純物領域Ｄ１ＡおよびＤ１Ｂ外部に、素子分離膜８ｃおよび８ｅを介してｐ型不純物領域３８が形成される。
【００９７】
Ｐウェル９ａ外部に、Ｐウェル９ａと同じ深さのＮウェル４６が形成される。このＮウェル４６表面には、素子分離膜８ｂおよび８ｆにより不純物領域３８により分離されるｎ型不純物領域４５が形成される。このｎ型不純物領域４５をたとえば電源電圧レベルに設定し、またＰウェル９ａを、不純物領域３８によりたとえば接地レベルに固定する。これにより、Ｐウェル９ａとＮウェル４６を逆バイアス状態に設定する。また、Ｐウェル９ａおよびＮウェル４６下部のＰ型層１０領域には、ボトムＮウェル４７を形成する。これにより、ダイオード１から４が形成されるＰウェル９ａを、他のトランジスタ等の形成領域から確実に分離することができる。このボトムＮウェル４７は、Ｎウェル４６を介してたとえば電源電圧レベルに固定される。したがって、ダイオード１から４に対し、このＰウェル９ａの底部から伝搬されるノイズを、その電位が固定されるボトムＮウェル４７およびＮウェル４６により吸収することができる。
【００９８】
Ｎウェル４６外部には、Ｐウェル９が形成され、他の回路の構成要素が形成される。
【００９９】
Ｐウェル９ａは、電源線から分離されており、Ｎウェル４６をバイアスする電源電圧を供給する電源線上のノイズがＰウェル９ａに伝達されるのを防止でき、応じて、内部配線ＩＬ１およびＩＬ２に電源ノイズが重畳するのを防止できる。これにより、内部回路のノイズ耐性を大幅に改善することができる。
【０１００】
なお、Ｎウェル４６およびＰウェル９ａをバイアスする電圧は、電源電圧および接地電圧に限定されず、Ｐウェル９ａおよびＮウェル４６を逆バイアス状態に設定し、かつダイオード１から４を逆バイアス状態に設定する電圧レベルであればよい。
【０１０１】
また、ダイオードの配置としては、先の実施の形態１から４のいずれの配置が用いられてもよい。
【０１０２】
以上のように、この発明の実施の形態８に従えば、プラズマ荷電粒子を放出するダイオードを形成する基板ウェル領域を、別の導電型のウェル領域で取囲むように構成しており、このダイオード形成領域を他の回路の基板領域から分離でき、ノイズがダイオードに伝搬されるのを抑制することができる。また、ダイオード形成領域を電源線から分離することができ、電源ノイズがダイオードを介して内部回路の差動段に伝播されるのを防止することができる。
【０１０３】
［実施の形態９］
図２６は、この発明の実施の形態９に従う半導体装置の平面レイアウトを概略的に示す図である。この図２６に示す平面レイアウトは、図２０に示す構成と以下の点において異なっている。すなわち、ダイオード１から４を形成する領域を取囲むように形成される不純物領域３８に代えて、ダイオード１から４をそれぞれ形成する不純物領域Ｄ１Ａ、Ｄ１Ｂ、Ｄ２ＢおよびＤ２Ａをそれぞれ個々に取囲むように不純物領域３９が形成される。この図２６に示す他の構成は、図２４に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１０４】
不純物領域３９は、下部のＰウェル９ａの電位をたとえば接地電圧レベルに固定するためにも用いられる。
【０１０５】
図２７は、図２６に示す不純物領域Ｄ１ＡおよびＤ１Ｂを含む部分の断面構造を概略的に示す図である。図２７に示す断面構造は、図２５に示す断面構造と以下の点で異なっている。すなわち、ｎ型不純物領域Ｄ１ＡおよびＤ１Ｂの間に、ｐ型不純物領域３９が形成される。このｐ型不純物領域３９は、不純物領域Ｄ１ＡおよびＤ１Ｂと素子分離膜８ｂおよび８ｅにより分離される。Ｐウェル９ａの周辺に、図２５に示す構造と同様、ｐ型不純物領域３９が配置される。これらのｐ型不純物領域３９は、たとえば接地電圧レベルに固定される。
【０１０６】
この図２７に示す断面構造の他の構成は、図２５に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１０７】
図２７に示すように、Ｐウェル９ａ表面に、ｐ型不純物領域３９が分散して配置される。したがって、不純物領域３９をたとえば接地電圧レベルに固定することにより、Ｐウェル９ａの電位を確実にたとえば接地電圧レベルに固定することができ、ダイオード１および３（また２および４）を確実に逆バイアス状態に維持することができ、内部信号ＩＮ＋およびＩＮ−に対して悪影響を及ぼすのを防止することができる。
【０１０８】
なお、この図２６および図２７に示す構成においても、ダイオードは、コモンセントロイドに配置されればよく、その数は任意であり、また、その配置も任意である。
【０１０９】
以上のように、この発明の実施の形態９に従えば、ダイオードを形成する不純物領域を個々に個別の導電型の不純物領域で取囲むようにしており、基板ウェル領域を確実に所定電位（接地電位）レベルに固定することができる。これにより、ダイオードを介して内部配線ＩＬ１およびＩＬ２へ基板ノイズが伝搬されるのを確実に抑制することができ、また、入力信号を確実に内部回路の差動ＭＯＳトランジスタへ伝達することができる。
【０１１０】
［実施の形態１０］
図２８は、この発明の実施の形態１０に従う半導体装置の平面配置を概略的に示す図である。図２８においては、ダイオード１から４を構成する不純物領域Ｄ１Ａ、Ｄ２Ｂ、Ｄ１ＢおよびＤ２Ａが、２行２列に配置される。これらのダイオード１から４を形成する領域を取囲むように、不純物領域３８が形成される。この不純物領域Ｄ１ＡおよびＤ２Ａは、内部配線５４ａを介してノードＮＤ１に接続される。不純物領域Ｄ２ＢおよびＤ１Ｂは、内部配線５４ｂを介してノードＮＤ２に接続される。
【０１１１】
ダイオード１から４を形成する領域を取囲むように、対称的にトランジスタ６および７を形成するためのアクティブ領域（活性領域）５０−５３が配置される。この対角線上に対向して配置されるアクティブ領域５０および５３に、ＭＯＳトランジスタ７が形成される単位トランジスタが形成される。また別の対角線上に対向して配置されるアクティブ領域５１および５２に、ＭＯＳトランジスタ６を形成するタ単位トランジスタが形成される。これらのアクティブ領域５０−５３それぞれにおいては、ソース不純物領域ＳＩとドレイン不純物領域ＤＩが交互に配置される。これらのソース不純物領域ＳＩおよびドレイン不純物領域ＤＩの間に、ゲート電極ＧＴが配置される。図２８において、図面を簡略化するため、記号ＳＩ、ＤＩ、およびＧＴは、アクティブ領域５２に対してのみ示す。
【０１１２】
アクティブ領域５０において、ドレイン不純物領域は、金属配線５６ａにより相互接続されて、ドレイン＋ノードに結合される。また、ソース不純物領域が、金属配線５６ｂにより相互接続されかつ共通ソースノードに結合される。ゲート電極ＧＴは、金属配線５５ａにより、不純物領域Ｄ１Ａに電気的に接続される。
【０１１３】
アクティブ領域５１においては、ドレイン不純物領域が金属配線５６ｂにより共通接合されかつドレイン−端子に結合され、ゲート電極ＧＴが、金属配線５５ｂにより、不純物領域Ｄ２Ｂに電気的に接続される。ソース不純物領域が、金属配線５７ｂにより相互接続されかつ共通ソースノードに接続される。
【０１１４】
アクティブ領域５２において、ゲート電極ＧＴが、金属配線５５ｃにより相互接続されかつ不純物領域Ｄ１Ｂに電気的に接続され、ドレイン不純物領域ＤＩが金属配線５６ｃにより相互接合されかつドレイン−ノードに接続される。またソース不純物領域ＳＩが、金属配線５７ｃにより相互接続されかつ共通ソースノードに接続される。
【０１１５】
アクティブ領域５３においては、ゲート電極が金属配線５５ｂにより相互接続されかつ不純物領域Ｄ２Ａに接続され、ドレイン不純物領域が、金属配線５６ｅにより相互接続されかつドレインプラス端子に接続される。ソース不純物領域が、金属配線５７ｃにより相互接続されかつ共通ソースノードに接続される。
【０１１６】
金属配線５７ａ−５７ｄは、金属配線５５ａ−５５ｄおよび５６ａ−５６ｄよりも上層の金属配線である。
【０１１７】
トランジスタ６および７を形成するアクティブ領域５０から５３は、ダイオードの重心位置について点対称の位置に同一サイズおよびレイアウトで配置される。トランジスタ６を形成するアクティブ領域５１および５２の重心位置と、トランジスタ７を形成するアクティブ領域５０および５３の重心位置は一致する。また、ダイオードの重心位置とトランジスタの重心位置を一致させることにより、重心位置についてトランジスタおよびダイオードを対称的に配置することができ、トランジスタ形成領域と対応のダイオード形成領域との間の内部配線レイアウトを対称的に設定することができ、レイアウトが簡略化される。
【０１１８】
また、差動トランジスタを構成するトランジスタ素子をコモンセントロイド配置で配置することにより、残留ノイズのトランジスタに対する影響を等しくすることができ、ノイズ耐性を改善することができる。
【０１１９】
また、ダイオード１から４を形成する領域近傍に、トランジスタを形成するアクティブ領域５０−５３を、対称的に、ダイオード形成領域を取囲むように配置することにより、ダイオードの不純物領域と対応のトランジスタのゲートとを接続する金属配線５５ａ−５５ｄの配線距離が短くなり、プラズマ生成時の蓄積電荷量を低減できる。特に、金属配線５５ａ−５５ｄを直線的に配置することにより、その配線距離を短くでき、アンテナ効果を低減することができ、ダイオード１から４により除去できず残留した電荷の影響を抑制することができる。
【０１２０】
図２９は、図２８に示すダイオード１から４とトランジスタ６および７の断面構造を概略的に示す図である。図２９においては、ダイオード１から４に対応する不純物領域のうち１つの不純物領域ＤＩと１つのトランジスタのアクティブ領域の構成を代表的に示す。
【０１２１】
図２９において、Ｐ型層１０表面にＰウェル９および５９が間を置いて形成される。Ｐウェル９表面には、ｎ型不純物領域ＤＩが形成され、またノイズ吸収用のｐ型不純物領域３８が形成される。この不純物領域ＤＩは、図２８に示す不純物領域Ｄ１Ａ、Ｄ１Ｂ、Ｄ２Ｂ、Ｄ２Ａのいずれかに対応する。
【０１２２】
Ｐウェル５９においては、ｎ型不純物領域が、ソース不純物領域ＳＩａ、ドレイン不純物領域ＤＩａおよびソース不純物領域ＳＩｂが交互に間を置いて形成される。これらの不純物領域の間のウェル領域上に、図示しないゲート絶縁膜を介してゲート電極ＧＴａおよびＧＴｂがそれぞれ形成される。このＰウェル５９は、図２８に示すアクティブ領域５０−５３のいずれかに対応する。
【０１２３】
Ｐウェル９に形成される不純物領域Ｄｉは、コンタクトＣＮＴａを介して金属配線５５に電気的に接続される。この金属配線５５は、また、コンタクトＴＨａを介して入力信号ＩＮを伝達するノードに接続される金属配線５４に接続される。この金属配線５５は、また、Ｐウェル５９のトランジスタ形成領域にまで直線的に延在して配置され、コンタクトＣＮＴｂおよびＣＮＴｃを介してゲート電極ＧＴａおよびＧＴｂに電気的に接続される。
【０１２４】
金属配線５４は、金属配線５５よりも上層の金属配線である。この金属配線５５は、ダイオードを形成する領域（Ｐウェル９）近傍において配設される利用可能な配線のうち最下層の金属配線であり、たとえば第１アルミニウム配線または第１銅配線である。このダイオードとトランジスタとの間の配線を、その近傍において利用できる最下層の金属配線を利用することにより、金属配線５５形成時のプラズマエッチング以後の、上層配線形成時におけるプラズマエッチング時に発生するプラズマ荷電粒子の影響を低減することができる。すなわち、ダイオードとトランジスタとを接続する金属配線として上層の金属配線を利用する場合、トランジスタのゲート電極に対するコンタクトのアスペクト比を低減するため、中間配線を用いて、上層金属配線とトランジスタのゲート電極およびダイオードの不純物領域とを接続する必要がある。したがって、このトランジスタのゲート電極に関連するプラズマエッチングの工程数が増大し、プラズマ荷電粒子の影響が大きくなる。したがって、最下層の金属配線を利用することにより、このゲート電極ＧＴａおよびＧＴｂとダイオードの不純物領域Ｄｉの接続を早い段階で完了させることができ、ゲート電極ＧＴａおよびＧＴｂに対する、プラズマエッチングの影響を低減することができる。
【０１２５】
上層の金属配線５４は、内部ノードＮＤ１またはＮＤ２に接続されるだけであり、その配線長は短く、プラズマ工程時におけるその蓄積電荷量は十分小さくすることができ、従って、金属配線５４のプラズマ蓄積電荷が、金属配線５５を介して伝搬して、ゲート電極ＧＴａおよびＧＴｂに対して悪影響を及ぼすのを十分に抑制することができる。
【０１２６】
また、この金属配線５５の配線形状（レイアウトパターン）をすべてのトランジスタ（アクティブ領域５０−５３）について同じとする。これにより、金属配線５５（５５ａ−５５ｄ）の面積が同じとなり、トランジスタゲート電極に対するアンテナ効果を同じにすることができ、蓄積電荷の影響を相殺することができる。
【０１２７】
また、この金属配線５５の配線長については、アクティブ領域５０−５３を、コモンセントロイドに配置することにより、トランジスタのゲート電極とダイオードの不純物領域とを接続する金属配線５５の長さを、アクティブ領域５０−５３について同一とすることができ、蓄積電荷量をほぼ同量とすることができる。したがって、ダイオード１から４により除去できず残留する電荷が存在しても、その残量は同一にでき、ＭＯＳトランジスタ６および７の特性差をなくすことができる。
【０１２８】
なお、この実施の形態１０において、ダイオードの配置としては、実施の形態１から９のいずれの配置が用いられてもよい。また、図２９においては、トランジスタを形成するためのＰウェル５９とダイオードを形成するＰウェル９は別々に設けられている。しかしながら、これらはダイオードの不純物領域を形成する領域と、トランジスタのゲート電極を形成する領域は、同一のウェル領域であってもよい。また、このＰウェル９および５９は、たとえばＮウェルなどの分離領域により分離されてもよい。またＮ型の埋込分離領域が用いられてもよい。
【０１２９】
以上のように、この発明の実施の形態１０に従えば、ダイオード形成領域近傍にコモンセントロイドにトランジスタ形成領域を配置しており、ダイオードとトランジスタの間の配線をすべての対称的に配置でき、トランジスタの特性を同一とすることができ、応じて、特性差をなくすことができ、正確に入力信号を蓄積電荷の影響を受けることなく増幅することができる。
【０１３０】
なお、上述の説明においては、ｎチャネルＭＯＳトランジスタ６および７による差動増幅回路が一例として示されている。しかしながら、ＭＯＳトランジスタ６および７は、ｐチャネルＭＯＳトランジスタであってもよい。このトランジスタ対は、相補的に入力信号ＩＮ＋およびＩＮ−を増幅して出力すればよく、ミキサの差動段であってもよく、また、単に並列に動作する回路段であってもよい。また、この差動段は、アナログ的に動作してもよく、またデジタル的に動作してもよい。
【０１３１】
また、ダイオードは逆バイアス状態とされていればよく、基板ウェル領域のバイアス電圧レベルは、利用可能な電圧レベルに応じて適当に定められればよい。
【０１３２】
なお、上述の説明においては、アクティブ領域内の全てのトランジスタを差動対の形成に用いている。しかしながら、アクティブ領域内に差動対形成以外の目的のトランジスタが配置されてもよい。例えば、差動対に電流を供給する電流源を配置することも可能であり、また、差動対を形成するトランジスタの両端に形状ダミーと呼ばれる、トランジスタのゲート電極およびアクティブ領域の仕上がりの均一性の向上等を図るトランジスタが配置されてもよい（トランジスタ自体の特性の均一化を図ることができる）。もちろん、形状ダミーと電流源等の他の目的のトランジスタとが共有化されて配置されてもよい。
【０１３３】
【発明の効果】
以上のように、この発明に従えば、差動トランジスタ対のゲート配線のプラズマ蓄積電荷を消去するダイオードを、コモンセントロイドに配置している。したがって、ダイオードを介して差動トランジスタ対のゲートに伝達されるノイズを同相ノイズとすることができ、差動トランジスタ対の同相除去特性により、確実にノイズの影響を相殺することができる。これにより、安定に入力信号を正確に処理することのできる半導体装置を実現することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に従う半導体装置の構成を概略的に示す図である。
【図２】 図１に示すダイオードの平面レイアウトを概略的に示す図である。
【図３】 図２に示すダイオードの断面構造を概略的に示す図である。
【図４】 図２に示す構成におけるノイズ伝搬領域を模式的に示す図である。
【図５】 図２に示す配置におけるノイズの伝搬領域を模式的に示す図である。
【図６】 図２に示す配置におけるノイズの伝搬領域を模式的に示す図である。
【図７】 この発明の実施の形態２に従う半導体装置の構成を示す図である。
【図８】 図７に示すダイオードの平面レイアウトを概略的に示す図である。
【図９】 図８に示すダイオードの断面構造を概略的に示す図である。
【図１０】 この発明の実施の形態３に従う半導体装置の構成を概略的に示す図である。
【図１１】 図１０に示すダイオードの平面レイアウトを概略的に示す図である。
【図１２】 図１１に示すダイオードの断面構造を概略的に示す図である。
【図１３】 この発明の実施の形態４に従う半導体装置の構成を概略的に示す図である。
【図１４】 図１３に示すダイオードの平面レイアウトを概略的に示す図である。
【図１５】 この発明の実施の形態５に従う半導体装置の平面レイアウトを概略的に示す図である。
【図１６】 図１５に示す構成の断面構造を概略的に示す図である。
【図１７】 この発明の実施の形態５の変更例の構成を概略的に示す図である。
【図１８】 この発明の実施の形態６に従う半導体装置の構成を概略的に示す図である。
【図１９】 図１８に示すダイオードの断面構造を概略的に示す図である。
【図２０】 この発明の実施の形態６の変更例を示す図である。
【図２１】 この発明の実施の形態７に従う半導体装置の構成を概略的に示す図である。
【図２２】 図２１に示すダイオードの平面レイアウトを概略的に示す図である。
【図２３】 図２２に示すダイオードの断面構造を概略的に示す図である。
【図２４】 この発明の実施の形態８に従う半導体装置の構成を概略的に示す図である。
【図２５】 図２４に示すダイオードの断面構造を概略的に示す図である。
【図２６】 この発明の実施の形態９に従う半導体装置の構成を概略的に示す図である。
【図２７】 図２６に示すダイオードの断面構造を概略的に示す図である。
【図２８】 この発明の実施の形態１０に従う半導体装置の平面レイアウトを概略的に示す図である。
【図２９】 図２８に示すダイオードとトランジスタの配線の断面構造を概略的に示す図である。
【符号の説明】
１−４ ダイオード、６，７ ＭＯＳトランジスタ、ＩＬ１，ＩＬ２ 内部配線、Ｄ１Ａ，Ｄ１Ｂ，Ｄ２Ａ，Ｄ２Ｂ 不純物領域、９ Ｐウェル、１２−２７ダイオード、Ａ１−Ａ８，Ｂ１−Ｂ８ 不純物領域、３０−３３ ダイオード、Ｂ１０，Ａ１０，Ａ１１，Ｂ１１ 不純物領域、３４−３７ ダイオード、Ｂ２０，Ａ２０，Ａ２１，Ｂ２１ 不純物領域、３８，３８ａ−３８ｄ，３９，３９ａ−３９ｌ，４５ 不純物領域、４０ Ｎウェル、４７ ボトムＮウェル、９ａ Ｐウェル、４６ Ｎウェル、５０−５３ アクティブ領域、５５ａ−５５ｂ，５６ａ−５６ｄ，５７ａ−５７ｄ 金属配線。

Claims (20)

1. 制御電極と２つの導通端子とを有する第１のトランジスタ、
   制御電極と２つの導通端子とを有し、それぞれの一方の導通端子どうしで前記第１のトランジスタと接続して前記第１のトランジスタと差動対を構成する第２のトランジスタ、
   前記第１のトランジスタの制御電極に互いに並列に接続される複数のダイオード素子を含む第１のダイオード群、および
   前記第２のトランジスタの制御電極に互いに並列に接続される複数のダイオード素子を含む第２のダイオード群を備え、
   前記第１のダイオード群の複数のダイオード素子は、第1の基板領域表面において互いに離れて配置され、かつ前記第１のトランジスタの制御電極と接続する複数の第１の不純物領域を備え、
   前記第２のダイオード群の複数のダイオード素子は、前記第1の基板領域表面において互いに離れて配置され、かつ前記第２のトランジスタの制御電極と接続する複数の第２の不純物領域を備え、
   前記複数の第１の不純物領域の形成する重心位置は、前記複数の第２の不純物領域の形成する重心位置と重なり合う、半導体装置。
2. 前記第１および第２のトランジスタの制御電極は、別々の内部配線を介して異なる内部信号を受ける、請求項１記載の半導体装置。
3. 前記第１および第２のトランジスタは、それぞれ、絶縁ゲート型電界効果トランジスタを備える、請求項１記載の半導体装置。
4. 前記複数の第１の不純物領域および前記複数の第２の不純物領域は、同じ第１の導電型を有し、かつ前記第1の基板領域は前記第1の導電型と異なる第２の導電型を有する、請求項１記載の半導体装置。
5. 前記第１および第２の不純物領域は、行および列の格子状に前記第１の基板領域表面に形成される、請求項４記載の半導体装置。
6. 前記第１および第２の不純物領域は、前記行および列において交互に配置される、請求項５記載の半導体装置。
7. 前記第１および第２の不純物領域は、一次元的に整列して配置される、請求項４記載の半導体装置。
8. 前記第１の不純物領域は前記第２の不純物領域を間に挟むように配置される、請求項７記載の半導体装置。
9. 前記第１および第２の不純物領域は、四辺形の頂点に位置するように配置され、前記四辺形の第１の対角線上の頂点の位置に前記第１の不純物領域が対向して配置され、前記四辺形の第２の対角線上の頂点位置に前記第２の不純物領域が対向して配置される、請求項４記載の半導体装置。
10. 前記第１および第２の不純物領域を取囲むように前記第１の基板領域に形成される第２導電型の第３の不純物領域をさらに備える、請求項４記載の半導体装置。
11. 前記第３の不純物領域は、前記第１および第２の不純物領域全体の外部に配置される、請求項１０記載の半導体装置。
12. 前記第３の不純物領域は、前記第１および第２の不純物領域それぞれを取囲むように形成される、請求項１０記載の半導体装置。
13. 前記第３の不純物領域は連続的に形成される、請求項１１または１２記載の半導体装置。
14. 前記第３の不純物領域は互いに分離して形成される複数の分割領域を含む、請求項１１または１２記載の半導体装置。
15. 前記第１の基板領域は、前記第１および第２のトランジスタを形成する第２の基板領域と導電型が異なり、前記第１の基板領域は前記第１および第２のダイオード群のダイオード素子を逆バイアス状態に設定するようにバイアスされる、請求項４記載の半導体装置。
16. 前記第１の基板領域を取囲むように形成される、前記第1の基板領域とは異なる導電型の第２の基板領域をさらに備え、前記第１および第２の基板領域は逆バイアス状態に設定され、かつ前記第２の基板領域は、前記第１および第２のトランジスタが形成される基板領域と導電型が異なる、請求項１記載の半導体装置。
17. 前記第１および第２のトランジスタは、それぞれ、複数のトランジスタ素子を備え、前記トランジスタ素子は、前記第１および第２のダイオード群が形成される領域を取囲むように形成され、
    前記第１のトランジスタを形成する複数のトランジスタ素子の形成する重心の位置が、前記第２のトランジスタを形成する複数のトランジスタ素子が形成する重心の位置と互いに重なり合う、請求項１記載の半導体装置。
18. 前記第１のトランジスタを形成するトランジスタ素子と前記第１の不純物領域とを接続する配線は、形状および長さの少なくとも一方において、前記第２のトランジスタを形成するトランジスタ素子と前記第２の不純物領域とを接続する配線と等しい、請求項１７記載の半導体装置。
19. 前記トランジスタ素子と対応の不純物領域との接続の配線は、利用可能な配線のうち最小配線長となる配線を備える、請求項１７記載の半導体装置。
20. 前記トランジスタ素子と対応の不純物領域との接続の配線は、利用可能な配線のうちの最下層の配線を備える、請求項１７記載の半導体装置。

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