WO2021002276A1 - 半導体集積回路 - Google Patents

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WO2021002276A1
WO2021002276A1 PCT/JP2020/025062 JP2020025062W WO2021002276A1 WO 2021002276 A1 WO2021002276 A1 WO 2021002276A1 JP 2020025062 W JP2020025062 W JP 2020025062W WO 2021002276 A1 WO2021002276 A1 WO 2021002276A1
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WO
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type impurity
semiconductor integrated
integrated circuit
impurity region
conductive type
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PCT/JP2020/025062
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陽介 蟹江
弘智 斎藤
淳一 松原
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株式会社東海理化電機製作所
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    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes

Definitions

  • the present invention relates to semiconductor integrated circuits, particularly semiconductor integrated circuits including diodes or diode arrays.
  • Japanese Patent Application Laid-Open No. 2013-048209 As a document related to a diode, for example, Japanese Patent Application Laid-Open No. 2013-048209 is known.
  • the semiconductor integrated circuit disclosed in Japanese Patent Application Laid-Open No. 2013-048209 has a first conductive type semiconductor region P-Well and a second conductive type first impurity region N in order to form a protective element of the electrostatic protection circuit. And the guard ring Grd_Rng formed by the second impurity region P of the first conductive type.
  • the semiconductor integrated circuit disclosed in Japanese Patent Application Laid-Open No. 2013-048209 is said to be provided with such a configuration to reduce electrostatic breakdown due to an electric current.
  • FIG. 8A shows a diode 50 according to a comparative example intended to increase the current capacity.
  • the diode 50 has a PN junction (not shown) formed by an N-type well formed on the P-type semiconductor substrate 11 and a P-type impurity region formed in the N-type well. I have.
  • the diode layout when designing a diode having a certain current capacity, a plurality of unit diodes having a P-type impurity region having a predetermined size may be arranged and designed.
  • the diode 50 shown in FIG. 8A is formed by densely arranging nine unit diodes having a side length of L in a plan view. Therefore, the size of the P-type impurity region is a square with a side of 3 L in a plan view.
  • the size of the anode electrode 17 and the size of the P-type impurity region in a plan view are the same for ease of understanding.
  • one method of increasing the magnitude of the current that can be passed is to array the diodes. That is, for example, an N-type well is formed on a P-type semiconductor substrate, and a plurality of P-type impurity regions are formed in the N-type well. In this case, since a PN junction is formed at the interface between each P-type impurity region and the N-type well, the magnitude of the current that can flow can be increased by the number of PN junctions.
  • the current capacity of the diode is mainly determined (proportional) by the area of the PN junction, that is, the surface area of the P-type impurity region in the diode 50, and the larger the surface area, the larger the current capacity.
  • FIG. 8B shows the appearance of the P-type impurity region 51 of the diode 50.
  • the surface area St3 of the P-type impurity region 51 shown in FIG. 8B is represented by the following (Equation 1).
  • the depth Xj of the P-type impurity region 51 is common, so in other words, the current capacity is determined by the peripheral length of the P-type impurity region 51 in a plan view.
  • the peripheral length Lt3 of the P-type impurity region 51 is represented by the following (Equation 2).
  • the diode 50 since the unit diodes are densely arranged, many parts of the peripheral length of the unit diode overlap, and the effective peripheral length is only the outermost peripheral length. As a result, a peripheral length that does not contribute to the current capacity is generated. In other words, the diode 50 does not fully utilize the peripheral length corresponding to the number of unit diodes. Therefore, the current capacity is smaller than the current capacity corresponding to the number of unit diodes originally assumed, and if this point is improved, the current capacity can be further improved. Further, by improving the current capacity, it is possible to improve the accuracy of the generated voltage of, for example, a circuit that generates a reference voltage by using a diode.
  • the other purpose of arranging multiple unit diodes is to adjust the current capacity. That is, the number of unit diodes to be connected (used) is increased or decreased to set the current capacity of the diode as a whole.
  • unit diodes are densely arranged like the diode 50, when adjusting the current capacity, it is necessary to change the size of the P-type impurity region itself, and it is necessary to change from the mask of the impurity region in the manufacturing process. .. If this point is improved, the manufacturing process becomes simpler.
  • a diode generally has a resistance component (hereinafter, “parasitic resistance”) having a certain magnitude with respect to a current flowing in the forward direction, and the magnitude of the forward voltage drop of the diode due to this parasitic resistance. Is decided. Further, the parasitic resistance is observed as a slope of a so-called current-voltage characteristic (hereinafter, “IV characteristic”).
  • IV characteristic current-voltage characteristic
  • the parasitic resistance of the diode formed in the semiconductor integrated circuit is mainly determined by the layout distance between the P-type impurity region and the N-type impurity region (hereinafter, "anode-cathode distance"). That is, the parasitic resistance of the diode is proportional to the distance between the anode and the cathode.
  • the total distance between the P-type impurity region and each of the plurality of N-type impurity regions is the anode-cathode distance. Become.
  • the parasitic resistances of the individual diodes are different among the plurality of diodes included in the diode array.
  • the parasitic resistance of each diode in the diode array is different, the IV characteristics will be different, which is not preferable as the overall characteristics of the diode array.
  • it may be required to reduce the value of parasitic resistance depending on the application and the like.
  • An embodiment of the present invention has been made in view of the above points, and an object of the present invention is to provide a semiconductor integrated circuit including a diode array having further improved current capacity and suppressed variation.
  • the semiconductor integrated circuit according to the first aspect of the present disclosure is independently formed in a substrate, a first conductive type impurity region formed on the substrate, and a first conductive type impurity region. Includes a plurality of second conductive impurity regions.
  • the semiconductor integrated circuit according to the first aspect has a plurality of second conductive regions independently formed in a first conductive type impurity region formed on a substrate and a first conductive type impurity region. Contains an impurity region of the mold.
  • a PN junction exists at each interface between the first conductive type impurity region and the plurality of second conductive type impurity regions, and a plurality of unit diodes are independently formed. Therefore, since the current capacity is proportional to the number of unit diodes, a semiconductor integrated circuit is provided in which the current capacity is further improved and the current capacity can be easily changed.
  • a plurality of first contact electrodes connected to the first conductive type impurity region and a plurality of connected to each of the plurality of second conductive type impurity regions are further included.
  • the first electrode is arranged so as to surround the plurality of second electrodes.
  • the first conductive type impurity region is connected to the first electrode via the plurality of first contact electrodes, and each of the plurality of second conductive type impurity regions is connected. Is connected to each corresponding second electrode via a corresponding second contact electrode.
  • the first electrode is arranged so as to surround the plurality of second electrodes. Therefore, the current flow in the plurality of unit diodes becomes uniform.
  • the semiconductor integrated circuit according to the third aspect of the present disclosure further includes a first wiring layer including a first electrode and a multilayer wiring layer including a second wiring layer including a plurality of second electrodes, and the second The wiring layer is the uppermost wiring layer of the multilayer wiring layer.
  • the first electrode forms a part of the first wiring layer
  • the plurality of second electrodes form a part of the second wiring layer
  • the first wiring It further includes a multi-layer wiring layer including a layer and a second wiring layer.
  • the second wiring layer is the uppermost wiring layer of the multilayer wiring layer. Therefore, it is easy to adjust the number of the plurality of unit diodes.
  • a plurality of second conductive type impurity regions are formed at equal intervals in a predetermined direction within the first conductive type impurity region, and are viewed in plan view.
  • a plurality of first conductive contact regions arranged at equal distances from each of the second conductive impurity regions at both ends and between the second conductive impurity regions. ..
  • a plurality of second conductive type impurity regions are formed at equal intervals in a predetermined direction within the first conductive type impurity region.
  • a PN junction exists at the interface between each of the first conductive type impurity region and the plurality of second conductive type impurity regions, and a plurality of diodes are independently formed.
  • the plurality of first conductive type contact regions are arranged so as to be equidistant from each of the second conductive type impurity regions at both ends and between the second conductive type impurity regions. Therefore, a semiconductor integrated circuit including a diode array in which the parasitic resistance of each diode is reduced and the variation is suppressed is provided.
  • the semiconductor integrated circuit according to the fifth aspect of the present disclosure further includes two first conductive type contact regions that connect a plurality of first conductive type contact regions and are extended in a predetermined direction.
  • Each of the plurality of second conductive type impurity regions is surrounded by a plurality of first conductive type contact regions and two first conductive type contact regions.
  • a plurality of first conductive type contact regions are connected to each other and further include two first conductive type contact regions extended in a predetermined direction. There is.
  • Each of the plurality of second conductive type impurity regions is surrounded by a plurality of first conductive type contact regions and two first conductive type contact regions. Therefore, the variation in the parasitic resistance of each diode is suppressed more effectively.
  • the semiconductor integrated circuit is connected to each of the plurality of first conductive type impurity regions, and is connected to the plurality of first electrodes arranged at equal intervals in a predetermined direction.
  • the layer and the wiring layer including the second electrode are different wiring layers.
  • a plurality of first electrodes connected to each of the plurality of first conductive type impurity regions and arranged at equal intervals in a predetermined direction, and a plurality of first electrodes. It further includes a plurality of second electrodes connected to each of the plurality of second conductive type impurity regions and arranged at equal intervals in a predetermined direction.
  • the wiring layer including the first electrode and the wiring layer including the second electrode are different wiring layers. Therefore, it is easier to connect the plurality of first conductive type impurity regions and the plurality of second conductive type impurity regions.
  • the semiconductor integrated circuit according to the seventh aspect of the present disclosure further includes two stretched electrodes in which a plurality of first electrodes are connected to each other and stretched in a predetermined direction, and a plurality of second conductive type impurity regions. Each of the above is surrounded by a plurality of first electrodes and two stretching electrodes.
  • a plurality of first electrodes are connected to each other and two stretched electrodes stretched in a predetermined direction are further included.
  • Each of the plurality of second conductive type impurity regions is surrounded by the plurality of first electrodes and the two stretched electrodes. Therefore, it is easy to connect a power source that allows current to flow through the diode.
  • the semiconductor integrated circuit according to the eighth aspect of the present disclosure includes a plurality of the above-mentioned semiconductor integrated circuits, and the plurality of semiconductor integrated circuits are continuously arranged in a direction intersecting a predetermined direction.
  • a plurality of the above-mentioned semiconductor integrated circuits are provided.
  • the plurality of semiconductor integrated circuits are continuously arranged in a direction intersecting a predetermined direction. Therefore, a large-scale diode array is constructed more efficiently.
  • the semiconductor integrated circuit according to the ninth aspect of the present disclosure further includes a reference voltage generation circuit that supplies a reference voltage to other circuits included in the semiconductor integrated circuit, and the reference voltage generation circuit is a first conductive type impurity region.
  • a reference voltage is generated using a plurality of diodes formed of the and a plurality of second conductive type impurity regions.
  • a reference voltage generation circuit that supplies a reference voltage to other circuits included in the semiconductor integrated circuit is further included. Then, the reference voltage generation circuit generates a reference voltage by using a plurality of diodes formed by a first conductive type impurity region and a plurality of second conductive type impurity regions. Therefore, the accuracy of the reference voltage generated by the reference voltage generation circuit can be improved.
  • FIGS. 1A to 3 the semiconductor integrated circuit 10 according to the embodiment of the present invention will be described with reference to FIGS. 1A to 3.
  • a mode in which a diode array is used in a semiconductor integrated circuit will be illustrated and described.
  • the same or equivalent components and parts are designated by the same reference numerals, and duplicate description will be omitted as appropriate.
  • FIG. 1A shows a plan view of the semiconductor integrated circuit 10, and FIG. 1B shows a cross-sectional view cut along the XX'line in FIG. 1A.
  • the semiconductor integrated circuit 10 includes a plurality of anode electrodes 17 as second electrodes and cathode electrodes 16 as first electrodes arranged on the P-type semiconductor substrate 11.
  • the anode electrode 17 is connected to the P-type impurity region 13 (see FIG. 1B) via the contact electrode 21, and the cathode electrode 16 is connected to the N-type impurity region 14 (see FIG. 1B) via the contact electrode 22.
  • the semiconductor integrated circuit 10 includes a plurality of anode electrodes 17 as second electrodes and cathode electrodes 16 as first electrodes arranged on the P-type semiconductor substrate 11.
  • the anode electrode 17 is connected to the P-type impurity region 13 (see FIG. 1B) via the contact electrode 21, and the cathode electrode 16 is connected to the N-type impurity region 14 (see FIG. 1
  • the anode electrode 17 is connected to the pad for the anode terminal by a wiring (not shown), and the cathode electrode 16 is connected to the pad for the cathode terminal by a wiring (not shown).
  • the reference numeral "A” means an anode
  • the reference numeral "K” means a cathode.
  • FIG. 1A in the semiconductor integrated circuit 10 according to the present embodiment, nine anode electrodes 17 connected to different P-type impurity regions 13 are arranged. That is, in the semiconductor integrated circuit 10, a mode using nine unit diodes D1, D2, D3, D4, D5, D6, D7, D8, D9 (hereinafter, collectively referred to as "unit diode Di") is illustrated. ing.
  • the nine unit diodes are an example, and may be eight or less or ten or more in consideration of the overall current capacity of the semiconductor integrated circuit 10.
  • FIG. 1A a form in which one contact electrode 21 is arranged in one unit diode will be described as an example, but the present invention is not limited to this, and a form in which a plurality of contact electrodes 21 are arranged may be used.
  • the cathode electrode 16 has a substantially rectangular frame shape, and is arranged so as to surround each of the anode electrodes 17. Further, a plurality of contact electrodes 22 (48 are illustrated in FIG. 1B) are connected to the cathode electrode 16.
  • the cathode electrode 16 does not necessarily have to surround each of the anode electrodes 17, and may be a single electrode as long as it is connected to at least one contact electrode 22.
  • the semiconductor integrated circuit 10 includes a P-type semiconductor substrate 11, an N-type well 12 formed on the P-type semiconductor substrate 11, and a plurality of P-type impurity regions formed inside the N-type well 12. It is composed of 13 and a plurality of N-type impurity regions 14. The plurality of P-type impurity regions 13 and the plurality of N-type impurity regions 14 are separated by an insulating film 15.
  • the insulating film 15 is made of a silicon oxide (silicon oxide film) as an example, and is formed by, for example, the LOCOS (LOCO Oxidation of Silicon) method.
  • the P-type impurity region 13 and the N-type impurity region 14 are contact layers that are in ohmic contact with the contact electrode 21 and the contact electrode 22, respectively, and are composed of a P + diffusion layer and an N + diffusion layer, respectively.
  • P + and N + mean P-type impurity regions and N-type impurity regions having relatively high concentrations, respectively.
  • the semiconductor integrated circuit 10 further includes a first wiring layer 23 and a second wiring layer 24.
  • the plurality of anode electrodes 17 and the cathode electrode 16 shown in FIG. 1A are formed of a first wiring layer.
  • the plurality of anode electrodes 17 actually form a part of the first wiring layer 23 (in FIG. 1A, they are separately drawn as a plurality of anode electrodes 17 from the viewpoint of comprehensibility), and the second wiring is made via the via 25. It is connected to layer 24.
  • the second wiring layer 24 is further connected to the pad for the anode terminal
  • the first wiring layer 23 is connected to the second wiring layer 24 via the via, and further connected to the pad for the cathode terminal.
  • An insulating film 18 for insulating separation is provided between the surface of the P-type semiconductor substrate 11 and the first wiring layer 23, and insulation is provided between the first wiring layer 23 and the second wiring layer 24.
  • An insulating film 19 for separation is provided.
  • a protective film 20 for protecting the circuit element is provided on the surface of the semiconductor integrated circuit 10.
  • the first wiring layer 23 is connected to the N-type impurity region 14 via the contact electrode 22, and is also connected to the cathode electrode 16.
  • the second wiring layer 24 is connected to the P-type impurity region 13 via the via 25 and the contact electrode 21, and is also connected to the anode electrode 17.
  • FIG. 2 shows the outer shape of the PN junction of the unit diode Di, that is, the P-type impurity region 13.
  • the P-type impurity region 13 has a substantially rectangular parallelepiped shape and has six surfaces of S1, S2, S3, S4, S5, and S6.
  • the lengths of the sides AB, BC, CD, DA, EF, FG, GH, and HE of the P-type impurity region 13 are L, and the depth (height, for example, side CG) is Xj.
  • the shape and size of the P-type impurity region 13 are the same as the shape and size of the anode electrode 17 is illustrated.
  • the present invention is not limited to this, and the shapes and sizes of the two may be determined independently.
  • the surfaces S5 and S6 are lower surfaces and upper surfaces, respectively, and the surfaces S1 to S4 are four side surfaces. As described above, of these surfaces, the upper surface S6 does not contribute to the PN junction. Therefore, the surface area St2 and the peripheral length Lt2 of the P-type impurity region 13 are represented by the following (Equation 3) and (Equation 4), respectively.
  • St2 L ⁇ L + 4 ⁇ L ⁇ Xj ⁇ ⁇ ⁇ (Equation 3)
  • Lt2 4 ⁇ L ⁇ ⁇ ⁇ (Equation 4)
  • the semiconductor integrated circuit 10 includes nine unit diodes Di, the total surface area St1 and the peripheral length Lt1 are represented by the following (Equation 5) and (Equation 6), respectively.
  • the surface area difference ⁇ S which is the difference between the surface area St3 of the diode 50 according to the comparative example ((Equation 1)) and the surface area St1 of the semiconductor integrated circuit 10 according to the present embodiment, is shown below (Equation 7).
  • the peripheral length difference ⁇ L which is the difference between the peripheral length Lt3 ((Equation 2)) of the diode 50 according to the comparative example and the peripheral length Lt1 of the semiconductor integrated circuit 10 according to the present embodiment, is shown below (Equation 8). expressed.
  • the semiconductor integrated circuit 10 since the currents corresponding to the number of unit diodes Di can flow by arranging the unit diodes Di independently, the diode according to the comparative example It is possible to further improve the current capacity as compared with 50. Further, since the number of unit diodes Di to be connected can be adjusted mainly by changing the layout pattern of the second wiring layer 24, the current capacity can be easily changed. Further, since the current capacity of the semiconductor integrated circuit 10 is determined by the number of independent unit diodes Di, for example, the semiconductor integrated circuit 10 is a reference voltage generation circuit that generates a reference voltage using a diode and supplies the reference voltage to other circuit parts. When used in, the accuracy of the reference voltage can be improved.
  • FIG. 3 shows an example of the reference voltage generation circuit 30 having the above configuration.
  • the reference voltage generation circuit 30 includes P-type MOS (Metal Oxide Semiconductor) transistors QP1, QP2, QP3, N-type MOS transistors QN1, QN2, diodes 31, 32, 33, and resistors R1 and R2. It is a bandgap reference circuit configured by including. VDD and VSS shown in FIG. 3 are power supplies.
  • the P-type MOS transistors QP1, QP2, N-type MOS transistors QN1, QN2, diodes 31, 32, and resistor R1 form a current mirror circuit
  • the P-type MOS transistors QP3, diode 33, and resistor R2 form an output buffer.
  • the reference voltage VREF is output from the output terminal 34.
  • the current flowing through the P-type MOS transistor QP2 and the N-type MOS transistor QN2 is K times the current flowing through the P-type MOS transistor QP1 and the N-type MOS transistor QN1. Therefore, the current capacity of the diode 32 is K times the current capacity of the diode 31.
  • the diode 32 a diode having the same configuration as that of the semiconductor integrated circuit 10 according to the present embodiment is used. That is, in FIG. 1A, the diode 32 has K units of diodes Di. Therefore, since the diode 32 has an improved current capacity as compared with the prior art, the accuracy of the reference voltage VREF is also high.
  • the embodiment using the unit diode Di (P-type impurity region 13) having a substantially square plane view has been described as an example, but the present invention is not limited to this, and the semiconductor integrated circuit 10 such as a circular shape or a polygonal shape is used.
  • the shape may be appropriate in consideration of the layout of the above.
  • the embodiment in which the unit diodes Di (P-type impurity region 13) are arranged in a grid pattern has been described as an example, but the present invention is not limited to this, and the unit diodes Di (P) such as staggered and concentric circles are described.
  • the shape of the mold impurity region 13) in a plan view may be taken into consideration, and an appropriate arrangement may be made. For example, if the unit diode Di (P-type impurity region 13) has a circular shape in a plan view, it should be arranged concentrically, or if it has a regular hexagonal shape, it should be arranged precisely like a honeycomb structure. Can be done.
  • the embodiment in which the cathode electrode 16 having a substantially square frame shape in a plan view is used has been described as an example.
  • a circular shape, a polygonal shape, or the like may be appropriately formed in consideration of the arrangement of the unit diode Di (P-type impurity region 13) in a plan view.
  • the shape of the cathode electrode 16 may be a regular hexagon, or the shape of the unit diode Di (P-type impurity region 13) in a plan view.
  • the shape of the cathode electrode may be circular. As a result, the current flowing through each of the unit diodes Di can be made uniform.
  • the embodiment using the two-layer wiring has been described as an example, but the present invention is not limited to this, and the embodiment may use three or more layers of multi-layer wiring.
  • the embodiment in which the anode electrode 17 is formed by the first wiring layer 23 has been described as an example, but the present invention is not limited to this, and the uppermost layer of the multilayer wiring (in the case of the two-layer wiring, the second It may be formed by a wiring layer). In this case, since it is only necessary to change the pattern of the uppermost layer, it is easier to adjust the number of unit diodes Di.
  • the semiconductor integrated circuit 10A according to the present embodiment will be described with reference to FIGS. 4 to 6.
  • an embodiment using a diode array in which a plurality of unit diodes are integrated will be illustrated and described.
  • the semiconductor integrated circuit 10A is a form in which the variation in the parasitic resistance of the unit diode is suppressed in the semiconductor integrated circuit 10 according to the above embodiment.
  • "equal" or “square” means that it is close to "equal” or “square” within a range including a certain error such as a manufacturing error.
  • FIG. 4 shows a plan view of the semiconductor integrated circuit 10A
  • FIG. 5 shows a cross-sectional view cut along the YY'line in FIG.
  • the semiconductor integrated circuit 10A is configured to include nine unit diodes D1, D2, D3, D4, D5, D6, D7, D8, and D9, and the nine unit diodes Di are arranged in an array (lattice). There is. It should be noted that the plurality of unit diodes included in the semiconductor integrated circuit 10A is an example of nine diodes Di, and any number may be used as long as it is plural.
  • the semiconductor integrated circuit 10A includes nine anode electrodes 17 and cathode electrodes 16 arranged on the P-type semiconductor substrate 11.
  • Each of the nine anode electrodes 17 has nine P-type impurity regions 13 (see FIG. 5; FIG. 5 shows P-type impurity regions 13-1, 13-2, 13-3 via the contact electrode 21.
  • the cathode electrode 16 is connected to the N-type impurity region 14 (see FIG. 5, in FIG. 5) via a plurality of contact electrodes 22 (in FIG. 4, the case of 136 is illustrated). It is connected to the N-type impurity region 14-1, 14-2, 14-3, 14-4).
  • a mode in which one contact electrode 21 is arranged on one unit diode Di will be described as an example, but the present invention is not limited to this, and a plurality of contact electrodes 21 may be arranged.
  • the anode electrode 17 is connected to the pad for the anode terminal by a wiring (not shown), and the cathode electrode 16 is connected to the pad for the cathode terminal by a wiring (not shown).
  • the semiconductor integrated circuit 10A includes a P-type semiconductor substrate 11, an N-type well 12 formed on the P-type semiconductor substrate 11, and nine P-type impurities formed inside the N-type well 12. It is configured to include a region 13 and an N-type impurity region 14.
  • the nine P-type impurity regions 13 and the N-type impurity regions 14 are separated by an insulating film 15.
  • the insulating film 15 is made of a silicon oxide (silicon oxide film) as an example, and is formed by, for example, the LOCOS method.
  • the nine P-type impurity regions 13 and N-type impurity regions 14 are contact layers that are in ohmic contact with the contact electrode 21 and the contact electrode 22, respectively, and are composed of a P + diffusion layer and an N + diffusion layer, respectively.
  • Each of the nine P-type impurity regions 13 is connected to each of the nine anode electrodes 17 via the contact electrode 21, and the N-type impurity region 14 is connected to the cathode electrode 16 via the contact electrode 22. ..
  • the P-type impurity region 13-1 corresponding to the unit diode D1
  • the P-type impurity region 13-2 corresponding to the unit diode D5
  • Impurity region 13-3 is visible.
  • the N-type impurity region 14 is formed along the grid-shaped cathode electrode 16 shown in FIG.
  • the N-type impurity region 14 according to the present embodiment has a continuously integrated grid shape
  • the four N-type impurity regions 14 visible in cross-sectional view are distinguished by reference numeral 14. -1, 14-2, 14-3, 14-4 are attached.
  • the embodiment in which the cathode electrode 16 is arranged in the first wiring layer (lower layer side) and the anode electrode 17 is arranged in the second wiring layer (upper layer side) is illustrated.
  • the present invention is not limited to this, and the cathode electrode 16 may be arranged on the second wiring layer (upper layer side) and the anode electrode 17 may be arranged on the first wiring layer (lower layer side).
  • the wiring layer may be a multi-layer wiring having three or more layers, and the anode electrode 17 and the cathode electrode 16 may be arranged on any layer of the multi-layer wiring.
  • nine PN junctions are formed at the interface between each of the nine P-type impurity regions 13 and the N-type impurity region 14.
  • Nine unit diodes D1 to D9 are configured by the nine PN junctions.
  • the cathode electrode 16 of the semiconductor integrated circuit 10A is formed in a grid shape as shown in FIG. 4, and the contact electrodes 22 are arranged substantially evenly with respect to the grid-shaped cathode electrode 16.
  • a unit diode Di is arranged inside each of the nine frames formed by the grid-shaped cathode electrodes 16. In other words, each of the unit diodes Di is surrounded by a square cathode electrode 16 (that is, an N-type impurity region 14).
  • FIG. 6 is basically a cross-sectional view of the same portion as that of FIG. 1B of the semiconductor integrated circuit 10, but has been recreated for the purpose of explaining the parasitic resistance.
  • the semiconductor integrated circuit 10 is formed of an N-type well 12 formed on a P-type semiconductor substrate 11 and nine P-type impurity regions 13 formed in the N-type well 12. It is equipped with a plurality of PN junctions (not shown).
  • FIG. 6 is basically a cross-sectional view of the same portion as that of FIG. 1B of the semiconductor integrated circuit 10, but has been recreated for the purpose of explaining the parasitic resistance.
  • the semiconductor integrated circuit 10 is formed of an N-type well 12 formed on a P-type semiconductor substrate 11 and nine P-type impurity regions 13 formed in the N-type well 12. It is equipped with a plurality of PN junctions (not shown).
  • FIG. 6 is basically a cross-sectional view of the same portion as that of FIG. 1B of the semiconductor integrated circuit 10, but has been recreated for the purpose of explaining the
  • the P-type impurity region 13-1 corresponding to the unit diode D1
  • the P-type impurity region 13-2 corresponding to the unit diode D5
  • the unit diode D9 are supported.
  • the P-type impurity region 13-3 is visible.
  • each of the nine anode electrodes 17 is connected to each of the nine P-type impurity regions 13 via the contact electrode 21, and the cathode electrode 16 is connected to the N-type impurity region 14 via the contact electrode 22.
  • the cathode electrode 16 has a square frame shape, and the N-type impurity region 14 arranged along the cathode electrode 16 also has a square frame shape.
  • the N-type impurity regions 14-1 and 14-2 are designated as the N-type impurity regions 14 that can be seen in a cross-sectional view for convenience.
  • the nine P-type impurity regions 13 and the N-type impurity regions 14 are separated by an insulating film 15.
  • the distance between the anode and the cathode when the current flow from the P-type impurity region 13-1 to the N-type impurity region 14 is taken into consideration is the distance from the P-type impurity region 13-1 to the N-type impurity region 14-1. It is the total value (L1 + L2) of L1 and the distance L2 from the P-type impurity region 13-1 to the N-type impurity region 14-2.
  • the distance between the anode and the cathode of the P-type impurity region 13-3 and the N-type impurity region 14 arranged symmetrically with the P-type impurity region 13-1 is also (L1 + L2).
  • the distance between the anode and the cathode between the P-type impurity region 13-2 and the N-type impurity region 14 is the distance L3 between the P-type impurity region 13-2 and the N-type impurity region 14-1 and the P-type impurity region 13.
  • the total value of the distance L3 between -2 and the N-type impurity region 14-2 is 2.L3.
  • (L1 + L2) is different from 2.L3
  • the parasitic resistance of the unit diodes D1 and D9 and the parasitic resistance of the unit diode D5 are different.
  • the parasitic resistance of each unit diode is different among the plurality of unit diodes included in the semiconductor integrated circuit 10.
  • the parasitic resistance of each unit diode in the diode array is different, the IV characteristics will be different, which is not preferable as the overall characteristics of the diode array.
  • it may be required to reduce the value of parasitic resistance depending on the application and the like.
  • the anode-cathode distance of the semiconductor integrated circuit 10A according to the present embodiment is devised so as to suppress variations in the parasitic resistance of the unit diode Di included in the semiconductor integrated circuit 10A.
  • the anode-cathode distance of the nine unit diodes Di included in the semiconductor integrated circuit 10A according to the present embodiment will be examined.
  • the anode-cathode distance of the unit diode D1 is the distance L from the P-type impurity region 13-1 to the N-type impurity region 14-1, and the distance L from the P-type impurity region 13-1 to the N-type impurity region.
  • the total value is 2.L with the distance L to the region 14-2.
  • the anode-cathode distance of the unit diodes D5 and D9 shown in FIG. 5 is also 2.L
  • the anode-cathode distance of the remaining unit diodes Di is also 2.L.
  • the parasitic resistances of the unit diodes included in the diode array become equal, and the variation in the parasitic resistances is suppressed. Further, in the semiconductor integrated circuit 10A, since the N-type impurity region 14 is arranged around each of the P-type impurity regions 13, the distance between the P-type impurity region 13 and the N-type impurity region 14 becomes short, and the parasitic resistance The value of is also reduced.
  • the IV characteristics of each diode included in the diode array are aligned. Therefore, for example, when used in a reference voltage generation circuit (see FIG. 3), a reference voltage with improved accuracy can be used. Can be generated. More specifically, when the semiconductor integrated circuit 10A includes a circuit having a function, and further, the semiconductor integrated circuit 10A includes a reference voltage generating circuit using a diode that supplies a reference voltage to the circuit. If the diode array according to the present embodiment is used as the diode of the reference voltage generation circuit, the accuracy of the supplied reference voltage can be improved.
  • the embodiment in which the contact electrodes 22 are arranged all around the cathode electrodes 16 arranged in a grid pattern has been described as an example, but the present invention is not limited to this.
  • the contact electrodes arranged in the horizontal direction or the vertical direction may be deleted.
  • the semiconductor integrated circuit 10B according to the present embodiment will be described with reference to FIG. 7A.
  • the semiconductor integrated circuit 10B is a form in which unit diodes Di are arranged in a straight line with respect to the semiconductor integrated circuit 10A according to the above embodiment.
  • a plurality of unit diodes Di are arranged two-dimensionally, but in the semiconductor integrated circuit 10B, they are arranged one-dimensionally.
  • the semiconductor integrated circuit 10B includes three unit diodes D1, D2, and D3, and each unit diode Di includes an anode electrode 17 connected via a contact electrode 21.
  • the three unit diodes D1, D2, and D3 are arranged at equal intervals.
  • Each of the three contact electrodes 21 is connected to each of the three P-type impurity regions 13 (not shown).
  • a total of four cathode electrodes 16-1, 16-2, 16-3, and 16-4 are arranged on both sides and between the rows of the unit diode Di.
  • Cathode electrodes 16-1, 16-2, 16-3, 16-4 are also arranged at equal intervals, and P-type impurity regions corresponding to each of the cathode electrodes 16-1, 16-2, 16-3, 16-4.
  • the distance to 13 is also equal.
  • the N-type impurity region 14 according to the semiconductor integrated circuit 10B is not integrated, but is separated and independent.
  • the anode-cathode distances of the unit diodes D1, D2, and D3 are the same.
  • the anode-cathode distance of the unit diode D1 corresponds to the distance from the P-type impurity region 13 corresponding to the unit diode D1 to the N-type impurity region 14 corresponding to the cathode electrode 16-1 and the cathode electrode 16-2. It is the total with the distance to the N-type impurity region 14.
  • the anode-cathode distance of the unit diode D2 is the distance from the P-type impurity region 13 corresponding to the unit diode D2 to the N-type impurity region 14 corresponding to the cathode electrode 16-2 and the cathode electrode 16-3. It is the sum of the distance to the corresponding N-type impurity region 14.
  • the anode-cathode distance of the unit diode D3 is the distance from the P-type impurity region 13 corresponding to the unit diode D3 to the N-type impurity region 14 corresponding to the cathode electrode 16-3 and the cathode electrode 16-4. It is the sum of the distance to the corresponding N-type impurity region 14.
  • the unit diodes D1, D2, D3 and the cathode electrodes 16-1, 16-2, 16-3, 16-4 are arranged at equal intervals, the unit diodes D1, D2 , The distance between each anode and cathode of D3 is equal.
  • the parasitic resistances of the diodes included in the diode array become equal, and the variation in the parasitic resistances is suppressed.
  • the value of parasitic resistance itself can be reduced.
  • the semiconductor integrated circuit 10C according to the present embodiment will be described with reference to FIG. 7B.
  • the semiconductor integrated circuit 10C is a semiconductor integrated circuit 10B shown in FIG. 7A arranged vertically in two stages.
  • the lateral portion of the cathode electrode 16 that is, the N-type impurity region 14
  • the embodiment in which the semiconductor integrated circuit 10B is arranged in two stages will be described as an example, but the present invention is not limited to this, and an appropriate number of stages of three or more stages may be arranged.
  • the parasitic resistance of the diodes included in the diode array becomes equal, and the variation in the parasitic resistance is suppressed.
  • the value of parasitic resistance itself can be reduced.
  • the embodiment using the unit diode Di (P-type impurity region 13) having a square view in a plan view has been described as an example, but the present invention is not limited to this, and the semiconductor integrated circuit 10A such as a circular shape or a polygonal shape is described.
  • the shape may be appropriate in consideration of the layout of 10B and 10C.
  • the form in which the unit diode Di (P-type impurity region 13) is arranged in a grid pattern or a linear pattern has been described as an example, but the present invention is not limited to this, and the unit diode Di (P-type impurity region 13) may be arranged in a staggered pattern, for example.
  • the arrangement form may be selected according to the shape of the unit diode Di (P-type impurity region 13) in a plan view and the like.
  • the shape of the unit diode Di (P-type impurity region 13) in a plan view is a regular hexagon. In the case of a square shape, it may be arranged precisely like a honeycomb structure.
  • the cathode electrode 16 (N-type impurity region 14) having a rectangular grid shape in a plan view has been described as an example, but the present invention is not limited to this, and the unit diode Di (P-type impurity region 13) is used.
  • the unit diode Di (P-type impurity region 13) is used in a plan view, or the arrangement of the unit diode Di (P-type impurity region 13) in a plan view may be taken into consideration, and an appropriate shape such as a polygonal shape may be used.
  • the shape of the unit diode Di (P-type impurity region 13) in a plan view is a regular hexagon
  • the shape of the cathode electrode 16 may be a regular hexagonal grid shape.
  • the embodiment using the P-type semiconductor substrate has been described as an example, but the embodiment using the N-type substrate may be used.
  • P type may be read as N type and N type may be read as P type.

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Abstract

基板と、基板上に形成された第１の導電型の不純物領域と、第１の導電型の不純物領域内に、各々独立して形成された複数の第２の導電型の不純物領域と、を含む半導体集積回路が提供される。

Description

半導体集積回路
　本発明は、半導体集積回路、特にダイオード、あるいはダイオードアレイを含む半導体集積回路に関する。
　ダイオードに関連した文献として、例えば特開２０１３－０４８２０９号公報が知られている。特開２０１３－０４８２０９号公報に開示された半導体集積回路は、静電保護回路の保護素子を形成するために、第１導電型の半導体領域Ｐ－Ｗｅｌｌと第２導電型の第１不純物領域Ｎと第１導電型の第２不純物領域Ｐにより形成されたガードリングＧｒｄ＿Ｒｎｇを具備している。特開２０１３－０４８２０９号公報に開示された半導体集積回路では、このような構成を備えることにより、電流による静電破壊が軽減されるとしている。
　ダイオードにおいては、特開２０１３－０４８２０９号公報のように逆方向の耐圧が問題となる場合もあるが、順方向の電流能力、すなわち、流せる電流の容量が問題となる場合もある。図８Ａは、電流能力の増大を意図した比較例に係るダイオード５０を示している。図８Ａに示すように、ダイオード５０は、Ｐ型半導体基板１１上に形成されたＮ型ウェルと、Ｎ型ウェル内に形成されたＰ型不純物領域とで形成されたＰＮ接合（図示省略）を備えている。図８Ａに示すアノード電極１７は、コンタクト電極２１を介して該Ｐ型不純物領域に接続され、カソード電極１６は、コンタクト電極２２を介して該Ｎ型不純物領域に接続されている。図８Ａにおいて、符号「Ａ」はアノードを意味し、符号「Ｋ」はカソードを意味している。
　一方、ダイオードのレイアウトにおいては、ある電流能力のダイオードを設計する場合に、所定の大きさのＰ型不純物領域を有する単位ダイオードを複数配置して設計する場合がある。図８Ａに示すダイオード５０は、平面視で１辺の長さがＬの単位ダイオードを９個、密集配置して形成されている。従って、Ｐ型不純物領域の大きさは平面視で、１辺が３Ｌの正方形となっている。ただし、図８Ａでは、理解のし易さから、平面視でのアノード電極１７の大きさと、Ｐ型不純物領域の大きさとは同じ大きさとされている。
　特に高出力ダイオードにおいて、順方向に流すことのできる電流の大きさを増大させたいという要求があるが、流す電流の大きさを増大させる一つの方法として、ダイオードをアレイ化する方法がある。すなわち、例えば、Ｐ型半導体基板上にＮ型ウェルを形成し、該Ｎ型ウェル内に複数のＰ型不純物領域を形成する。この場合、各々のＰ型不純物領域とＮ型ウェルとの界面にＰＮ接合が形成されるので、ＰＮ接合の個数分流せる電流の大きさを増大させることができる。
　ここで、ダイオードの電流能力は、主としてＰＮ接合の面積、つまりダイオード５０ではＰ型不純物領域の表面積によって決定され（比例し）、該表面積が大きい方が電流能力は大きい。図８Ｂは、上記のダイオード５０のＰ型不純物領域５１の外観を示している。図８Ｂに示すＰ型不純物領域５１の表面積Ｓｔ３は以下に示す（式１）で表される。
Ｓｔ３＝３Ｌ・３Ｌ＋３Ｌ・Ｘｊ・４＝９・Ｌ２＋１２・Ｌ・Ｘｊ　・・・　（式１）
　ここで、符号「・」は乗算を示し、ＸｊはＰ型不純物領域５１の高さ（深さ）を示している。また、Ｐ型不純物領域５１の上面はＰＮ接合に寄与しないので除外している。つまり、（式１）に示す表面積Ｓｔ３は、Ｐ型不純物領域５１の上面を除く５面の面積の合計である。
　一方、特定の製造プロセスを仮定した場合、Ｐ型不純物領域５１の深さＸｊは共通なので、換言すれば、電流能力はＰ型不純物領域５１の平面視における周囲長によって決まる。図８Ｂから、Ｐ型不純物領域５１の周囲長Ｌｔ３は以下に示す（式２）で表される。
Ｌｔ３＝３Ｌ・４＝１２・Ｌ　・・・　（式２）
　ここで、ダイオード５０では単位ダイオードを密集配置させているため、単位ダイオードの周囲長の多くの部分が重なり、有効な周囲長は最外周の周囲長だけとなっている。結果として電流能力に寄与しない周囲長が発生する。換言すれば、ダイオード５０では単位ダイオードの個数分の周囲長を生かし切れていない。そのため、本来想定する単位ダイオードの個数分の電流能力より小さな電流能力となっていたので、この点を改善すれば電流能力をより向上させることができる。さらに電流能力を改善することにより、例えばダイオードを用いて基準電圧を発生させる回路等の発生電圧の精度を向上させることも可能となる。
　一方、単位ダイオードを複数配置させる他の目的に、電流容量の調整がある。すなわち、接続する（用いる）単位ダイオードの個数を増減させてダイオード全体としての電流能力を設定する。しかしながら、ダイオード５０のように単位ダイオードを密集配置させると、電流能力を調整する場合、Ｐ型不純物領域の大きさ自体を変える必要があり、製造プロセスにおいて不純物領域のマスクから変更する必要があった。この点を改善すれば、製造プロセスがより簡便なものとなる。
　さらに、ダイオードは、一般的に順方向に流れる電流に対してある大きさの抵抗成分（以下、「寄生抵抗」）を有しており、この寄生抵抗によってダイオードの順方向の降下電圧の大きさが定まる。また、該寄生抵抗は、いわゆる電流－電圧特性（以下、「Ｉ－Ｖ特性」）の傾きとして観測される。一方、ダイオードアレイでは、複数の単位ダイオードを並列に接続して用いる場合が多い。そのため、ダイオードアレイに含まれる各々の単位ダイオードは、同じまたは近似したＩ－Ｖ特性を有していることが望ましい。
　ここで、半導体集積回路内に形成されたダイオードの寄生抵抗は、主として、Ｐ型不純物領域とＮ型不純物領域との間のレイアウト上の距離（以下、「アノード－カソード間距離」）によって決まる。すなわち、ダイオードの寄生抵抗は、アノード－カソード間距離に比例する。また、あるＰ型不純物領域に対して複数の経路のＮ型不純物領域が存在する場合は、当該Ｐ型不純物領域と複数のＮ型不純物領域の各々との距離の合計がアノード－カソード間距離となる。
　そのため、上述のダイオードアレイでは、ダイオードアレイに含まれる複数のダイオードにおいて、個々のダイオードの寄生抵抗が異なる組み合わせがあった。上述したように、ダイオードアレイにおける各ダイオードの寄生抵抗が異なると、Ｉ－Ｖ特性に差が出て、ダイオードアレイの全体の特性として好ましくない。また、用途等に応じて、寄生抵抗の値を小さくすることが求められる場合もある。
　本発明の実施の形態は、上記の点に鑑みてなされたものであり、電流能力がより向上し、かつばらつきが抑制されたダイオードアレイを含む半導体集積回路を提供することを目的とする。
　本開示の第１態様に係る半導体集積回路は、基板と、基板上に形成された第１の導電型の不純物領域と、第１の導電型の不純物領域内に、各々独立して形成された複数の第２の導電型の不純物領域と、を含む。
　第１態様に係る半導体集積回路は、基板上に形成された第１の導電型の不純物領域と、第１の導電型の不純物領域内に、各々独立して形成された複数の第２の導電型の不純物領域とを含んでいる。
　ここで、第１の導電型の不純物領域と複数の第２の導電型の不純物領域の各々の界面にはＰＮ接合が存在し、複数の単位ダイオードが独立して形成されている。このため、単位ダイオードの個数に比例した電流能力を有することになるので、電流能力がより向上し、かつ電流能力の変更が容易な半導体集積回路が提供される。
　本開示の第２態様に係る半導体集積回路では、第１の導電型の不純物領域と接続される複数の第１のコンタクト電極と、複数の第２導電型の不純物領域の各々と接続される複数の第２のコンタクト電極と、複数の第１のコンタクト電極同士を接続する第１の電極と、複数の第２のコンタクト電極の各々に接続された複数の第２の電極と、をさらに含み、第１の電極は、複数の第２の電極を囲んで配置される。
　第２態様に係る半導体集積回路によれば、第１の導電型の不純物領域は複数の第１のコンタクト電極を介して第１の電極に接続され、複数の第２導電型の不純物領域の各々は対応する第２のコンタクト電極を介して各々対応する第２の電極に接続されている。そして、第１の電極は複数の第２の電極を囲んで配置されている。このため、複数の単位ダイオードにおける電流の流れが均一になる。
　本開示の第３態様に係る半導体集積回路では、第１の電極を含む第１の配線層、および複数の第２の電極を含む第２の配線層を備える多層配線層をさらに含み、第２の配線層は多層配線層の最上層の配線層である。
　第３態様に係る半導体集積回路によれば、第１の電極は第１の配線層の一部をなし、複数の第２の電極は第２の配線層の一部をなし、第１の配線層、第２の配線層を備える多層配線層をさらに含んでいる。そして、第２の配線層が多層配線層の最上層の配線層となっている。このため、複数の単位ダイオードにおける個数の調整が容易である。
　本開示の第４態様に係る半導体集積回路は、複数の第２の導電型の不純物領域が、第１の導電型の不純物領域内の予め定められた方向に等間隔で形成され、平面視で、複数の第２の導電型の不純物領域の両端および間に第２の導電型の不純物領域の各々から等距離となるように配置された複数の第１の導電型のコンタクト領域と、を含む。
　第４態様に係る半導体集積回路は、複数の第２の導電型の不純物領域が、第１の導電型の不純物領域内の予め定められた方向に等間隔で形成されている。
　ここで、第１の導電型の不純物領域と複数の第２の導電型の不純物領域の各々との界面にはＰＮ接合が存在し、複数のダイオードが独立して形成されている。そして、複数の第１の導電型のコンタクト領域が、第２の導電型の不純物領域の両端および間に第２の導電型の不純物領域の各々から等距離となるように配置されている。このため、各々のダイオードの寄生抵抗が低減され、かつばらつきが抑制されたダイオードアレイを含む半導体集積回路が提供される。
　本開示の第５態様に係る半導体集積回路では、複数の第１の導電型のコンタクト領域同士を接続するとともに予め定められた方向に延伸された２つの第１の導電型のコンタクト領域をさらに含み、複数の第２導電型の不純物領域の各々は、複数の第１の導電型のコンタクト領域と２つの第１の導電型のコンタクト領域によって囲まれている。
　第５態様に係る半導体集積回路によれば、複数の第１の導電型のコンタクト領域同士を接続するとともに予め定められた方向に延伸された２つの第１の導電型のコンタクト領域をさらに含んでいる。そして、複数の第２導電型の不純物領域の各々が、複数の第１の導電型のコンタクト領域と２つの第１の導電型のコンタクト領域によって囲まれている。このため、各々のダイオードの寄生抵抗のばらつきがより効果的に抑制される。
　本開示の第６態様に係る半導体集積回路では、複数の第１の導電型の不純物領域の各々に接続されるとともに、予め定められた方向に等間隔で配置された複数の第１の電極と、複数の第２の導電型の不純物領域の各々に接続されるとともに、予め定められた方向に等間隔で配置された複数の第２の電極と、をさらに含み、第１の電極を含む配線層と第２の電極を含む配線層とが異なる配線層となっている。
　第６態様に係る半導体集積回路によれば、複数の第１の導電型の不純物領域の各々に接続されるとともに、予め定められた方向に等間隔で配置された複数の第１の電極と、複数の第２の導電型の不純物領域の各々に接続されるとともに、予め定められた方向に等間隔で配置された複数の第２の電極と、をさらに含んでいる。そして、第１の電極を含む配線層と第２の電極を含む配線層とが異なる配線層となっている。このため、複数の第１の導電型の不純物領域同士、および複数の第２の導電型の不純物領域同士との接続がより容易である。
　本開示の第７態様に係る半導体集積回路では、複数の第１の電極同士を接続するとともに予め定められた方向に延伸された２つの延伸電極をさらに含み、複数の第２導電型の不純物領域の各々は、複数の第１の電極と２つの延伸電極によって囲まれている。
　第７態様に係る半導体集積回路によれば、複数の第１の電極同士を接続するとともに予め定められた方向に延伸された２つの延伸電極をさらに含んでいる。そして、複数の第２導電型の不純物領域の各々が、複数の第１の電極と２つの延伸電極によって囲まれている。このため、ダイオードに電流を流す電源の接続が容易である。
　本開示の第８態様に係る半導体集積回路では、複数の上記半導体集積回路を備え、複数の半導体集積回路は、予め定められた方向と交差する方向に連続して配置されている。
　第８態様に係る半導体集積回路によれば、上記半導体集積回路を複数備えている。そして、複数の半導体集積回路は、予め定められた方向と交差する方向に連続して配置されている。このため、大規模なダイオードアレイがより効率的に構成される。
　本開示の第９態様に係る半導体集積回路では、半導体集積回路に含まれる他の回路に基準電圧を供給する基準電圧生成回路をさらに含み、基準電圧生成回路は、第１の導電型の不純物領域と複数の第２の導電型の不純物領域とで形成される複数のダイオードを用いて基準電圧を生成する。
　第９態様に係る半導体集積回路によれば、半導体集積回路に含まれる他の回路に基準電圧を供給する基準電圧生成回路をさらに含んでいる。そして、基準電圧生成回路は、第１の導電型の不純物領域と複数の第２の導電型の不純物領域とで形成される複数のダイオードを用いて基準電圧を生成している。このため、基準電圧生成回路で生成される基準電圧の精度を向上させることができる。
　本発明の実施の形態によれば、電流能力がより向上し、かつばらつきが抑制されたダイオードアレイを含む半導体集積回路を提供することが可能となる、という優れた効果を奏する。
第１の実施の形態に係る半導体集積回路の構成の一例を示す平面図である。 第１の実施の形態に係る半導体集積回路の構成の一例を示す断面図である。 第１の実施の形態に係る半導体集積回路のＰ型不純物領域の外形を示す斜視図である。 第１の実施の形態に係る基準電圧生成回路の回路図である。 第２の実施の形態に係る半導体集積回路の構成の一例を示す平面図である。 第２の実施の形態に係る半導体集積回路の構成の一例を示す断面図である。 第１の実施の形態に係る半導体集積回路の寄生抵抗について説明する断面図である 第３の実施の形態に係る半導体集積回路の構成の一例を示す平面図である。 第３の実施の形態の変形例に係る半導体集積回路の構成の一例を示す平面図である。 比較例に係るダイオードの平面図である。 比較例に係るダイオードのＰ型不純物領域の外観を示す斜視図である。
　以下、図面を参照して、本発明の実施の形態について詳細に説明する。
［第１の実施の形態］
　以下、図１Ａから図３を参照して、本発明の一実施の形態に係る半導体集積回路１０について説明する。以下の実施の形態では、半導体集積回路においてダイオードアレイを用いた形態を例示して説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与し、重複する説明は適宜省略する。
　図１Ａは半導体集積回路１０の平面図を、図１Ｂは図１ＡにおけるＸ－Ｘ’線に沿って切断した断面図を、各々示している。図１Ａに示すように、半導体集積回路１０は、Ｐ型半導体基板１１上に配置された複数の第２の電極としてのアノード電極１７、および第１の電極としてのカソード電極１６を備えている。アノード電極１７は、コンタクト電極２１を介してＰ型不純物領域１３（図１Ｂ参照）に接続され、カソード電極１６は、コンタクト電極２２を介してＮ型不純物領域１４（図１Ｂ参照）に接続されている。アノード電極１７は、図示を省略する配線によってアノード端子用のパッドに接続され、カソード電極１６は、図示を省略する配線によってカソード端子用のパッドに接続されている。なお、図１Ａにおいて、符号「Ａ」はアノードを意味し、符号「Ｋ」はカソードを意味している。
　図１Ａに示すように、本実施の形態に係る半導体集積回路１０では、各々異なるＰ型不純物領域１３に接続された９個のアノード電極１７を配置している。すなわち、半導体集積回路１０では、９個の単位ダイオードＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７、Ｄ８、Ｄ９（以下、総称する場合は「単位ダイオードＤｉ」）を用いた形態を例示している。なお、９個の単位ダイオードは一例であって、半導体集積回路１０の全体の電流能力等を勘案して、８個以下でもあっても、１０個以上であってもよい。また、図１Ａでは、１個の単位ダイオードに１個のコンタクト電極２１を配置させる形態を例示して説明するが、これに限られず複数のコンタクト電極２１を配置させる形態としてもよい。
　一方、カソード電極１６は略矩形の枠形状をなし、アノード電極１７の各々を取り囲んで配置されている。また、カソード電極１６には複数のコンタクト電極２２（図１Ｂでは４８個を例示している）が接続されている。なお、カソード電極１６は、必ずしもアノード電極１７の各々を取り囲んで配置させる必要はなく、少なくとも１個のコンタクト電極２２と接続されていれば１片の電極であってもよい。
　図１Ｂを参照して、半導体集積回路１０の断面構造について説明する。図１Ｂに示すように、半導体集積回路１０は、Ｐ型半導体基板１１、Ｐ型半導体基板１１上に形成されたＮ型ウェル１２、Ｎ型ウェル１２の内部に形成された複数のＰ型不純物領域１３、および複数のＮ型不純物領域１４を含んで構成されている。そして、複数のＰ型不純物領域１３、および複数のＮ型不純物領域１４の間は、絶縁膜１５で分離されている。絶縁膜１５は一例としてシリコンの酸化物（シリコン酸化膜）で構成され、例えばＬＯＣＯＳ（ＬＯＣａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法によって形成されている。Ｐ型不純物領域１３、およびＮ型不純物領域１４は、各々コンタクト電極２１、コンタクト電極２２にオーミック接触されるコンタクト層であり、各々Ｐ＋拡散層、Ｎ＋拡散層で構成されている。なお、本実施の形態において、Ｐ＋、Ｎ＋は各々相対的に高い濃度を有するＰ型不純物領域、Ｎ型不純物領域を意味している。
　図１Ｂに示すように、半導体集積回路１０は、さらに第１の配線層２３、第２の配線層２４を備えている。図１Ａに示す複数のアノード電極１７、およびカソード電極１６は第１の配線層で形成されている。複数のアノード電極１７は実際は第１の配線層２３の一部をなし（図１Ａでは分かり易さ観点から複数のアノード電極１７として分離して描いている）、ビア２５を介して第２の配線層２４に接続されている。第２の配線層２４はさらにアノード端子用のパッドに接続され、第１の配線層２３はビアを介して第２の配線層２４に接続され、さらにカソード端子用のパッドに接続されている、
　Ｐ型半導体基板１１の表面と第１の配線層２３との間には絶縁分離のための絶縁膜１８が設けられ、第１の配線層２３と第２の配線層２４との間には絶縁分離のための絶縁膜１９が設けられている。半導体集積回路１０の表面には回路素子を保護するための保護膜２０が設けられている。そして、第１の配線層２３はコンタクト電極２２を介してＮ型不純物領域１４に接続されるとともに、カソード電極１６に接続されている。一方、第２の配線層２４はビア２５、コンタクト電極２１を介してＰ型不純物領域１３に接続されるとともに、アノード電極１７に接続されている。
　次に、図２を参照して、単位ダイオードＤｉ（ｉ＝１～９）の構成について説明する。図２は、単位ダイオードＤｉのＰＮ接合部、すなわち、Ｐ型不純物領域１３の外形を示している。図２に示すように、Ｐ型不純物領域１３は略直方体の形状をなしており、Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６の６つの面を有している。Ｐ型不純物領域１３の辺ＡＢ、ＢＣ、ＣＤ、ＤＡ、ＥＦ、ＦＧ、ＧＨ、およびＨＥの長さは各々Ｌとされ、深さ（高さ、例えば辺ＣＧ）はＸｊとされている。ここで、本実施の形態では、理解のし易さから、Ｐ型不純物領域１３の形状、大きさが、アノード電極１７の形状、大きさと同じである形態を例示している。しかしながら、これに限られず、両者の形状、大きさは独立して決めてもよい。
　面Ｓ５およびＳ６は各々下面、上面であり、面Ｓ１～Ｓ４は４つの側面である。上述したように、これらの面のうち、上面Ｓ６はＰＮ接合に寄与しない。従って、Ｐ型不純物領域１３の表面積Ｓｔ２、および周囲長Ｌｔ２は各々以下に示す（式３）、および（式４）で表される。
Ｓｔ２＝Ｌ・Ｌ＋４・Ｌ・Ｘｊ　・・・　（式３）
Ｌｔ２＝４・Ｌ　・・・　（式４）
　半導体集積回路１０は、９個の単位ダイオードＤｉを含んでいるため、全体の表面積Ｓｔ１、および周囲長Ｌｔ１は、各々以下に示す（式５）、および（式６）で表される。
Ｓｔ１＝９・（Ｌ２＋４・Ｌ・Ｘｊ）＝９・Ｌ２＋３６・Ｌ・Ｘｊ　・・・　（式５）
Ｌｔ１＝９・４・Ｌ＝３６・Ｌ　・・・　（式６）
　すなわち、比較例に係るダイオード５０の表面積Ｓｔ３（（式１））と、本実施の形態に係る半導体集積回路１０の表面積Ｓｔ１との差分である表面積差分ΔＳは以下に示す（式７）で、比較例に係るダイオード５０の周囲長Ｌｔ３（（式２））と、本実施の形態に係る半導体集積回路１０の周囲長Ｌｔ１との差分である周囲長差分ΔＬは以下に示す（式８）で表される。
ΔＳ＝２４・Ｌ・Ｘｊ　・・・　（式７）
ΔＬ＝２４・Ｌ　・・・　（式８）
　つまり、半導体集積回路１０では、ダイオード５０と比較して、表面積で表面積差分ΔＳだけ、周囲長で周囲長差分ΔＬだけ改善していることがわかる。
　以上詳述したように、本実施の形態に係る半導体集積回路１０によれば、単位ダイオードＤｉを独立して配置したことにより、単位ダイオードＤｉの個数分の電流が流せるので、比較例に係るダイオード５０と比較して電流能力をより向上させることが可能となる。また、接続する単位ダイオードＤｉの個数は、主に第２の配線層２４のレイアウトパターンを変えることで調整が可能なので、容易に電流能力の変更を行うことができる。また、半導体集積回路１０の電流能力は、独立した単位ダイオードＤｉの個数で決まるので、例えば半導体集積回路１０を、ダイオードを用いて基準電圧を発生させ、他の回路部分に供給する基準電圧生成回路に用いた場合、基準電圧の精度を向上させることができる。
　図３は、上記の構成を備えた基準電圧生成回路３０の一例を示している。図３に示すように、基準電圧生成回路３０は、Ｐ型ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＱＰ１、ＱＰ２、ＱＰ３、Ｎ型ＭＯＳトランジスタＱＮ１、ＱＮ２、ダイオード３１、３２、３３、および抵抗Ｒ１、Ｒ２を含んで構成されたバンドギャップレファレンス回路である。図３に示すＶＤＤおよびＶＳＳは電源である。Ｐ型ＭＯＳトランジスタＱＰ１、ＱＰ２、Ｎ型ＭＯＳトランジスタＱＮ１、ＱＮ２、ダイオード３１、３２、および抵抗Ｒ１によってカレントミラー回路が構成され、Ｐ型ＭＯＳトランジスタＱＰ３、ダイオード３３、および抵抗Ｒ２によって出力バッファが構成され、出力端子３４から基準電圧ＶＲＥＦが出力される。
　ここで、基準電圧生成回路３０では、Ｐ型ＭＯＳトランジスタＱＰ２およびＮ型ＭＯＳトランジスタＱＮ２に流れる電流が、Ｐ型ＭＯＳトランジスタＱＰ１およびＮ型ＭＯＳトランジスタＱＮ１に流れる電流のＫ倍とされている。そのため、ダイオード３２の電流容量は、ダイオード３１の電流容量のＫ倍とされている。そして、ダイオード３２として本実施の形態に係る半導体集積回路１０と同様の構成のダイオードが用いられている。すなわち、ダイオード３２は、図１Ａにおいて、単位ダイオードＤｉの個数をＫ個としたものである。従って、ダイオード３２は、従来技術と比較して電流能力が向上しているので、基準電圧ＶＲＥＦの精度も高くなっている。
　なお、上記実施の形態では、平面視略正方形の単位ダイオードＤｉ（Ｐ型不純物領域１３）を用いる形態を例示して説明したが、これに限られず、円形状、多角形等、半導体集積回路１０のレイアウト等を勘案して、適宜な形状としてもよい。
　また、上記実施の形態では、単位ダイオードＤｉ（Ｐ型不純物領域１３）を格子状に配列させる形態を例示して説明したが、これに限られず、千鳥状、同心円状等、単位ダイオードＤｉ（Ｐ型不純物領域１３）の平面視での形状等を勘案して、適宜な配列としてもよい。例えば、単位ダイオードＤｉ（Ｐ型不純物領域１３）の平面視での形状を円形状とする場合は同心円状に配列したり、あるいは、正六角形とする場合はハニカム構造のように緻密に配列させることができる。
　また、上記実施の形態では、平面視略正方形の枠形状のカソード電極１６を用いる形態を例示して説明したが、これに限られず、単位ダイオード（Ｐ型不純物領域１３）の平面視での形状、あるいは例えば、単位ダイオードＤｉ（Ｐ型不純物領域１３）の平面視での配列等を勘案して、円形状、多角形形状等適宜な形状としてもよい。例えば、単位ダイオード（Ｐ型不純物領域１３）の平面視での形状を正六角形とする場合はカソード電極１６の形状を正六角形としたり、単位ダイオードＤｉ（Ｐ型不純物領域１３）の平面視での配列を同心円状とする場合は、カソード電極の形状を円形状としてもよい。このことにより、単位ダイオードＤｉの各々に流れる電流を均一化させることができる。
　また、上記実施の形態では、２層配線を用いる形態を例示して説明したが、これに限られず３層以上の多層配線を用いる形態としてもよい。また、上記実施の形態では、アノード電極１７を第１の配線層２３で形成する形態を例示して説明したが、これに限られず、多層配線の最上層（２層配線であれば第２の配線層）で形成する形態としてもよい。この場合、最上層のパターンのみを変えればよいので、単位ダイオードＤｉの個数の調整がより容易である。
[第２の実施の形態]
　図４から図６を参照して、本実施の形態に係る半導体集積回路１０Ａについて説明する。本実施の形態では、半導体集積回路の一例として、複数の単位ダイオードが集積化されたダイオードアレイを用いた形態を例示して説明する。半導体集積回路１０Ａは、上記実施の形態に係る半導体集積回路１０において、単位ダイオードの寄生抵抗のばらつきを抑制した形態である。また、以下の説明において「等しい」、あるいは「正方形」とは、例えば製造誤差等の一定の誤差を含む範囲内で「等しい」、あるいは「正方形」に近似していることをいう。
　図４は半導体集積回路１０Ａの平面図を、図５は図４におけるＹ－Ｙ’線に沿って切断した断面図を、各々示している。半導体集積回路１０Ａは９個の単位ダイオードＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７、Ｄ８、Ｄ９を含んで構成され、９個の単位ダイオードＤｉはアレイ状（格子状）に配列されている。なお、半導体集積回路１０Ａに含まれる複数の単位ダイオードを９個のダイオードＤｉとするのは一例であって、複数であれば何個でもよい。
　図４に示すように、半導体集積回路１０Ａは、Ｐ型半導体基板１１上に配置された９個のアノード電極１７、およびカソード電極１６を備えている。９個のアノード電極１７の各々は、コンタクト電極２１を介して９個のＰ型不純物領域１３（図５参照。図５にはＰ型不純物領域１３－１、１３－２、１３－３が示されている）に接続され、カソード電極１６は、複数のコンタクト電極２２（図４では、１３６個の場合を例示している）を介してＮ型不純物領域１４（図５参照。図５にはＮ型不純物領域１４－１、１４－２、１４－３、１４－４が示されている）に接続されている。本実施の形態では、１個の単位ダイオードＤｉに１個のコンタクト電極２１を配置させる形態を例示して説明するが、これに限られず複数のコンタクト電極２１を配置させる形態としてもよい。アノード電極１７は、図示を省略する配線によってアノード端子用のパッドに接続され、カソード電極１６は、図示を省略する配線によってカソード端子用のパッドに接続されている。
　次に、図５を参照して、半導体集積回路１０Ａの断面構造について説明する。図５に示すように、半導体集積回路１０Ａは、Ｐ型半導体基板１１、Ｐ型半導体基板１１上に形成されたＮ型ウェル１２、Ｎ型ウェル１２の内部に形成された９個のＰ型不純物領域１３、およびＮ型不純物領域１４を含んで構成されている。そして、９個のＰ型不純物領域１３、およびＮ型不純物領域１４の間は、絶縁膜１５で分離されている。絶縁膜１５は一例としてシリコンの酸化物（シリコン酸化膜）で構成され、例えばＬＯＣＯＳ法によって形成されている。９個のＰ型不純物領域１３、およびＮ型不純物領域１４は、各々コンタクト電極２１、コンタクト電極２２にオーミック接触されるコンタクト層であり、各々Ｐ＋拡散層、Ｎ＋拡散層で構成されている。
　９個のＰ型不純物領域１３の各々は、コンタクト電極２１を介して９個のアノード電極１７の各々に接続され、Ｎ型不純物領域１４はコンタクト電極２２を介してカソード電極１６に接続されている。図５では９個のＰ型不純物領域１３のうち、単位ダイオードＤ１に対応するＰ型不純物領域１３－１、単位ダイオードＤ５に対応するＰ型不純物領域１３－２、単位ダイオードＤ９に対応するＰ型不純物領域１３－３が見えている。一方、本実施の形態に係る半導体集積回路１０Ａでは、Ｎ型不純物領域１４が、図４に示す井桁状のカソード電極１６に沿って形成されている。従って、本実施の形態に係るＮ型不純物領域１４は連続して一体化された井桁形状をなしているが、図５では断面視で見える４個のＮ型不純物領域１４を区別して、符号１４－１、１４－２、１４－３、１４－４を付している。
　また、本実施の形態では、カソード電極１６を第１配線層（下層側）、アノード電極１７を第２配線層（上層側）に配置させる形態を例示している。しかしながら、これに限られず、カソード電極１６を第２配線層（上層側）、アノード電極１７を第１配線層（下層側）に配置させる形態としてもよい。また、配線層を３層以上の多層配線とし、該多層配線のいずれかの層にアノード電極１７、カソード電極１６を配置させる形態としてもよい。
　半導体集積回路１０Ａでは、９個のＰ型不純物領域１３の各々と、Ｎ型不純物領域１４との界面に９個のＰＮ接合が形成されている。この９個のＰＮ接合によって９個の単位ダイオードＤ１～Ｄ９が構成されている。
　ここで、半導体集積回路１０Ａのカソード電極１６は、図４に示すように井桁状に形成され、コンタクト電極２２は、井桁状のカソード電極１６に対してほぼ均等に配置されている。そして、井桁状のカソード電極１６で形成された９個の枠の各々の内部に単位ダイオードＤｉが配置されている。換言すると、単位ダイオードＤｉの各々は、正方形のカソード電極１６（つまり、Ｎ型不純物領域１４）に囲まれている。
　ここで、図６を参照して、上記実施の形態に係る半導体集積回路１０の寄生抵抗について説明する。図６は、基本的に半導体集積回路１０の図１Ｂと同じ部分の断面図であるが、寄生抵抗の説明のために作成し直している。図６に示すように、半導体集積回路１０は、Ｐ型半導体基板１１上に形成されたＮ型ウェル１２と、Ｎ型ウェル１２内に形成された９個のＰ型不純物領域１３とで形成された複数のＰＮ接合（図示省略）を備えている。ただし、図６では、９個のＰ型不純物領域１３のうち単位ダイオードＤ１に対応するＰ型不純物領域１３－１、単位ダイオードＤ５に対応するＰ型不純物領域１３－２、単位ダイオードＤ９に対応するＰ型不純物領域１３－３が見えている。
　一方、９個のアノード電極１７の各々はコンタクト電極２１を介して９個のＰ型不純物領域１３の各々に接続され、カソード電極１６は、コンタクト電極２２を介してＮ型不純物領域１４に接続されている（図６では図示を省略）。図１Ａに示すように、カソード電極１６は正方形の枠形状とされており、カソード電極１６に沿って配置されるＮ型不純物領域１４も正方形の枠形状とされている。ただし、図６では、断面視で見えるＮ型不純物領域１４として、便宜的にＮ型不純物領域１４－１、１４－２の符号を付している。９個のＰ型不純物領域１３とＮ型不純物領域１４は、絶縁膜１５によって分離されている。
　まず、Ｐ型不純物領域１３－１からＮ型不純物領域１４への電流の流れを考慮した場合のアノード－カソード間距離は、Ｐ型不純物領域１３－１からＮ型不純物領域１４－１までの距離Ｌ１と、Ｐ型不純物領域１３－１からＮ型不純物領域１４－２までの距離Ｌ２の合計値（Ｌ１＋Ｌ２）となる。Ｐ型不純物領域１３－１と対称に配置されたＰ型不純物領域１３－３とＮ型不純物領域１４とのアノード－カソード間距離も、同様に（Ｌ１＋Ｌ２）となる。
　一方、Ｐ型不純物領域１３－２とＮ型不純物領域１４とのアノード－カソード間距離は、Ｐ型不純物領域１３－２とＮ型不純物領域１４－１との距離Ｌ３と、Ｐ型不純物領域１３－２とＮ型不純物領域１４－２との距離Ｌ３の合計値２・Ｌ３となる。ここで、（Ｌ１＋Ｌ２）は２・Ｌ３と異なるので、単位ダイオードＤ１、Ｄ９の寄生抵抗と、単位ダイオードＤ５の寄生抵抗とは異なる。
　以上のように、半導体集積回路１０では、半導体集積回路１０に含まれる複数の単位ダイオードにおいて、個々の単位ダイオードの寄生抵抗が異なる組み合わせがあった。上述したように、ダイオードアレイにおける各単位ダイオードの寄生抵抗が異なると、Ｉ－Ｖ特性に差が出て、ダイオードアレイの全体の特性として好ましくない。また、用途等に応じて、寄生抵抗の値を小さくすることが求められる場合もある。
　これに対し、本実施の形態に係る半導体集積回路１０Ａのアノード－カソード距離は、半導体集積回路１０Ａに含まれる単位ダイオードＤｉの寄生抵抗のばらつきが抑制されるように工夫されている。図５を参照して、本実施の形態に係る半導体集積回路１０Ａに含まれる９個の単位ダイオードＤｉのアノード－カソード間距離について検討する。図５に示すように、単位ダイオードＤ１のアノード－カソード間距離は、Ｐ型不純物領域１３－１からＮ型不純物領域１４－１までの距離Ｌと、Ｐ型不純物領域１３－１からＮ型不純物領域１４－２までの距離Ｌとの合計値２・Ｌである。つまり、半導体集積回路１０Ａでは、正方形の井桁状のＮ型不純物領域１４としているので、Ｐ型不純物領域１３の各々から両側のＮ型不純物領域１４までの距離は等しい。従って、図５に示す単位ダイオードＤ５、Ｄ９のアノード－カソード間距離も２・Ｌであり、さらには残りの単位ダイオードＤｉのアノード－カソード間距離についても２・Ｌである。なお、上記の説明では、斜めの切断線Ｙ－Ｙ’に沿った断面におけるアノード－カソード間距離について説明したが、例えば単位ダイオードＤ１、Ｄ２、Ｄ３を横方向に切断する断面でみても、９個のアノード－カソード間距離は等しくなっている。
　以上、詳述したように、本実施の形態に係る半導体集積回路１０Ａによれば、ダイオードアレイに含まれる単位ダイオードの寄生抵抗が等しくなり、寄生抵抗のばらつきが抑制される。また、半導体集積回路１０Ａでは、Ｐ型不純物領域１３の各々の周囲にＮ型不純物領域１４が配置されているので、Ｐ型不純物領域１３とＮ型不純物領域１４との距離が短くなり、寄生抵抗の値そのものも減少する。
　また、半導体集積回路１０Ａでは、結果的に、ダイオードアレイに含まれる各々のダイオードのＩ－Ｖ特性が揃うので、例えば基準電圧生成回路（図３参照）に用いると精度が改善された基準電圧を生成することができる。より詳細には、半導体集積回路１０Ａにある機能を有する回路が含まれ、さらに半導体集積回路１０Ａには該回路に基準電圧を供給するダイオードを用いた基準電圧生成回路が含まれるとした場合、該基準電圧生成回路のダイオードとして本実施の形態に係るダイオードアレイを用いれば、供給される基準電圧の精度を向上させることができる。
　なお、本実施の形態では、井桁状に配置されたカソード電極１６の全周囲にコンタクト電極２２を配置される形態を例示して説明したが、これに限られない。例えば、図４において、横方向、または縦方向に配列されたコンタクト電極を削除した形態としてもよい。
［第３の実施の形態］
　図７Ａを参照して、本実施の形態に係る半導体集積回路１０Ｂについて説明する。半導体集積回路１０Ｂは、上記実施の形態に係る半導体集積回路１０Ａに対して、単位ダイオードＤｉを直線状に一列に配置した形態である。換言すれば、半導体集積回路１０Ａでは複数の単位ダイオードＤｉが２次元に配置されていたが、半導体集積回路１０Ｂでは１次元に配置されている。
　図７Ａに示すように、半導体集積回路１０Ｂは、３個の単位ダイオードＤ１、Ｄ２、Ｄ３を含み、各々の単位ダイオードＤｉはコンタクト電極２１を介して接続されたアノード電極１７を備えている。３個の単位ダイオードＤ１、Ｄ２、Ｄ３は等間隔に配置されている。３個のコンタクト電極２１の各々は、図示を省略する３個のＰ型不純物領域１３の各々に接続されている。また、単位ダイオードＤｉの列の両脇および間には合計４個のカソード電極１６－１、１６－２、１６－３、１６－４が配置されている。カソード電極１６－１、１６－２、１６－３、１６－４も等間隔に配置され、カソード電極１６－１、１６－２、１６－３、１６－４の各々と対応するＰ型不純物領域１３との距離も等しくなっている。半導体集積回路１０Ｂに係るＮ型不純物領域１４は一体とされてはおらず、分離され独立している。
　半導体集積回路１０Ｂにおいても、単位ダイオードＤ１、Ｄ２、Ｄ３のアノード－カソード間距離が等しくなっている。単位ダイオードＤ１のアノード－カソード間距離は、単位ダイオードＤ１に対応するＰ型不純物領域１３から、カソード電極１６－１に対応するＮ型不純物領域１４までの距離と、カソード電極１６－２に対応するＮ型不純物領域１４までの距離との合計である。一方、単位ダイオードＤ２のアノード－カソード間距離は、単位ダイオードＤ２に対応するＰ型不純物領域１３から、カソード電極１６－２に対応するＮ型不純物領域１４までの距離と、カソード電極１６－３に対応するＮ型不純物領域１４までの距離との合計である。さらに、単位ダイオードＤ３のアノード－カソード間距離は、単位ダイオードＤ３に対応するＰ型不純物領域１３から、カソード電極１６－３に対応するＮ型不純物領域１４までの距離と、カソード電極１６－４に対応するＮ型不純物領域１４までの距離との合計である。本実施の形態では、３個の単位ダイオードＤ１、Ｄ２、Ｄ３、およびカソード電極１６－１、１６－２、１６－３、１６－４が等間隔に配置されているので、単位ダイオードＤ１、Ｄ２、Ｄ３の各々のアノード－カソード間距離は等しい。
　以上のように、本実施の形態に係る半導体集積回路１０Ｂによれば、ダイオードアレイに含まれるダイオードの寄生抵抗が等しくなり、寄生抵抗のばらつきが抑制される。また、寄生抵抗の値そのものも減少させることができる。
＜変形例＞
　図７Ｂを参照して、本実施の形態に係る半導体集積回路１０Ｃについて説明する。半導体集積回路１０Ｃは、図７Ａに示す半導体集積回路１０Ｂを縦に２段配置させたものである。換言すれば、図４に示す半導体集積回路１０Ａにおいて、カソード電極１６（すなわち、Ｎ型不純物領域１４）の横方向の部分を削除し、詰めた形態である。なお、本実施の形態では、半導体集積回路１０Ｂを２段配置させる形態を例示して説明するが、これに限られず、３段以上の適宜な段数配置させる形態としてもよい。
　以上のような構成の半導体集積回路１０Ｃによっても、ダイオードアレイに含まれるダイオードの寄生抵抗が等しくなり、寄生抵抗のばらつきが抑制される。また、寄生抵抗の値そのものも減少させることができる。
　なお、上記実施の形態では、平面視正方形の単位ダイオードＤｉ（Ｐ型不純物領域１３）を用いる形態を例示して説明したが、これに限られず、円形状、多角形等、半導体集積回路１０Ａ、１０Ｂ、１０Ｃのレイアウト等を勘案して、適宜な形状としてもよい。
　また、上記実施の形態では、単位ダイオードＤｉ（Ｐ型不純物領域１３）を格子状、または直線状に配列させる形態を例示して説明したが、これに限られず、例えば千鳥状としてもよい。また、単位ダイオードＤｉ（Ｐ型不純物領域１３）の平面視での形状等に応じて配列形態を選択してもよく、例えば単位ダイオードＤｉ（Ｐ型不純物領域１３）の平面視での形状を正六角形とする場合はハニカム構造のように緻密に配列させてもよい。
　また、上記実施の形態では、平面視正方形の井桁形状のカソード電極１６（Ｎ型不純物領域１４）を用いる形態を例示して説明したが、これに限られず、単位ダイオードＤｉ（Ｐ型不純物領域１３）の平面視での形状、あるいは、単位ダイオードＤｉ（Ｐ型不純物領域１３）の平面視での配列等を勘案して、多角形形状等適宜な形状としてもよい。例えば、単位ダイオードＤｉ（Ｐ型不純物領域１３）の平面視での形状を正六角形とする場合はカソード電極１６の形状を正六角形の井桁形状としてもよい。
　また、上記実施の形態では、Ｐ型の半導体基板を用いた形態を例示して説明したが、Ｎ型基板を用いた形態としてもよい。この場合は、上記において、Ｐ型をＮ型に、Ｎ型をＰ型に読み替えればよい。
　２０１９年７月２日に出願された日本国特許出願２０１９－１２３９７４号、および日本国特許出願２０１９－１２３９７５号の開示は、その全体が参照により本明細書に取り込まれる。
　本明細書に記載された全ての文献、特許出願、および技術規格は、個々の文献、特許出願、および技術規格が参照により取り込まれることが具体的かつ個々に記された場合と同程度に、本明細書中に参照により取り込まれる。

Claims (9)

  1. 　基板と、
    　前記基板上に形成された第１の導電型の不純物領域と、
    　前記第１の導電型の不純物領域内に、各々独立して形成された複数の第２の導電型の不純物領域と、を含む
    　半導体集積回路。
  2. 　前記第１の導電型の不純物領域と接続される複数の第１のコンタクト電極と、
    　前記複数の第２導電型の不純物領域の各々と接続される複数の第２のコンタクト電極と、
    　前記複数の第１のコンタクト電極同士を接続する第１の電極と、
    　前記複数の第２のコンタクト電極の各々に接続された複数の第２の電極と、をさらに含み、
    　前記第１の電極は、前記複数の第２の電極を囲んで配置される
    　請求項１に記載の半導体集積回路。
  3. 　前記第１の電極を含む第１の配線層、および前記複数の第２の電極を含む第２の配線層を備える多層配線層をさらに含み、
    　前記第２の配線層は前記多層配線層の最上層の配線層である
    　請求項２に記載の半導体集積回路。
  4. 　前記複数の第２の導電型の不純物領域は、前記第１の導電型の不純物領域内の予め定められた方向に等間隔で形成され、
    　平面視で、前記複数の第２の導電型の不純物領域の両端および間に前記第２の導電型の不純物領域の各々から等距離となるように配置された複数の第１の導電型のコンタクト領域と、を含む
    　請求項１に記載の半導体集積回路。
  5. 　前記複数の第１の導電型のコンタクト領域同士を接続するとともに前記予め定められた方向に延伸された２つの第１の導電型のコンタクト領域をさらに含み、
    　前記複数の第２導電型の不純物領域の各々は、前記複数の第１の導電型のコンタクト領域と前記２つの第１の導電型のコンタクト領域によって囲まれている
    　請求項４に記載の半導体集積回路。
  6. 　前記複数の第１の導電型の不純物領域の各々に接続されるとともに、前記予め定められた方向に等間隔で配置された複数の第１の電極と、
    　前記複数の第２の導電型の不純物領域の各々に接続されるとともに、前記予め定められた方向に等間隔で配置された複数の第２の電極と、をさらに含み、
    　前記第１の電極を含む配線層と前記第２の電極を含む配線層とが異なる配線層となっている
    　請求項４または請求項５に記載の半導体集積回路。
  7. 　前記複数の第１の電極同士を接続するとともに前記予め定められた方向に延伸された２つの延伸電極をさらに含み、
    　前記複数の第２導電型の不純物領域の各々は、前記複数の第１の電極と前記２つの延伸電極によって囲まれている
    　請求項６に記載の半導体集積回路。
  8. 　複数の請求項４から請求項７のいずれか１項に記載の半導体集積回路を備え、
    　複数の前記半導体集積回路は、前記予め定められた方向と交差する方向に連続して配置されている
    　半導体集積回路。
  9. 　前記半導体集積回路に含まれる他の回路に基準電圧を供給する基準電圧生成回路をさらに含み、
    　前記基準電圧生成回路は、前記第１の導電型の不純物領域と前記複数の第２の導電型の不純物領域とで形成される複数のダイオードを用いて前記基準電圧を生成する
    　請求項１から請求項８のいずれか１項に記載の半導体集積回路
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