JP5503168B2 - 半導体集積回路装置 - Google Patents

Description

本発明は、半導体集積回路装置およびその製造技術に関し、特に、バイポーラトランジスタを有する絶縁素子分離型半導体集積回路装置技術に適用して有効な技術に関するものである。

支持半導体基板に絶縁物層を介して素子形成用半導体層を積層し、該素子形成用半導体層を絶縁物材料が埋め込まれたトレンチあるいは分離溝によって、複数の半導体島領域（アイランド）に分離したＳＯＩ（Silicon On Insulator）型あるいは絶縁素子分離型半導体基板を使用した半導体集積回路装置が周知である。このＳＯＩ型半導体集積回路装置は、ＰＮ接合素子分離型に比較して寄生容量が非常に小さく、かつ、リーク電流も少ないために、高速化と低消費電力化の双方が同時に達成することができ、デジタル回路、アナログ回路あるいはそれらの混成回路をバイポーラトランジスタとＣＭＯＳ（Complementary MOS）トランジスタによって形成したＢｉＣＭＯＳ型集積回路装置や、コンプリメンタリーバイポーラトランジスタによって形成したＣ−Ｂｉｐｏｌａｒ型集積回路装置に応用されている。このＳＯＩ型集積回路装置においても、論理回路、駆動回路、出力回路など応用回路に対応する異なる許容電流を持つ各種のバイポーラトランジスタが要求される。

本発明者らが検討したバイポーラトランジスタを有するＳＯＩ型半導体集積回路装置技術では、その設計に際して、回路に必要な電流容量（許容電流）に合わせて、幾何学的寸法が異なる複数種類の大電流バイポーラトランジスタを用意し、サイズの異なるそのいろいろな種類の大電流バイポーラトランジスタを配置し配線して半導体集積回路全体を構成するものである。

ところが、上記本発明者らが検討した技術においては、以下の課題があることを本発明者は見出した。

すなわち、用意しなければならないバイポーラトランジスタの種類が多いため、それぞれのバイポーラトランジスタに合わせてデバイスパラメータも多数必要となる。また、そのためにアナログ回路での特性のチューニングも非常に面倒となる。この結果、半導体集積回路装置の設計は、工数の多い、面倒な作業となっている。

さらに詳細に言うならば、互いに幾何学的寸法を変えることによって異なる許容電流を持つ各種のバイポーラトランジスタを得ようとした場合、絶縁素子分離溝で包囲される半導体島領域の大きさ、エミッタ接合面積、コレクタ接合面積、並びにエミッタ、ベースおよびコレクタの各領域に対する電極接続面積などの幾何学的寸法、あるいは不純物濃度分布がトランジスタによって異なるため、トランジスタによってデバイス設計のパラメータが異なり、設計が複雑となる。また、増幅利得、ベース抵抗、雑音指数などのようなトランジスタ素子の電気的特性が幾何学的寸法に依存する場合もある。

また、本発明者らは、バイポーラトランジスタを有する半導体集積回路装置の設計技術の観点で公知例を調査した。その結果、例えば特開平１１−１０２９１６号公報には、多段増幅器の初段部を、ＬＯＣＯＳ法で形成されたフィールド絶縁膜およびＰＮ接合で互いに分離された複数のシングルエミッタ構造のバイポーラトランジスタを並列接続することで構成する技術が開示されている。

本発明の目的は、半導体集積回路装置の設計工数を低減することのできる技術を提供することにある。

また、本発明の他の目的は、大電流用トランジスタの電気的特性が改善された半導体集積回路装置を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本発明は、ＳＯＩ基板の半導体層において互いに完全に電気的に分離された複数の単位バイポーラトランジスタを並列接続することにより、大電流容量を必要とするバイポーラトランジスタを構成するものである。

また、本発明は、所望の電流容量を与えるトランジスタは、幾何学的寸法が実質的に同一サイズである複数の単位バイポーラトランジスタを互いに電気的に並列接続したものによって構成する。

また、本発明は、一つのトランジスタを形成する並列接続される複数の単位トランジスタは行列状に配置（レイアウト）される。

また、本発明は、並列接続配線は多層配線によって構成される。例えば、エミッタコンタクト領域、ベースコンタクト領域およびコレクタコンタクト領域のそれぞれは、特に限定されないが、第１層配線および第２層配線で互いに並列接続される。

また、本発明は、半導体集積回路装置を構成するＳＯＩ基板（チップ）の中に、単位トランジスタの並列接続個数が互いに異なる複数種のバイポーラトランジスタを構成し、これによって、許容電流が互いに異なる複数種のバイポーラトランジスタを得ることができる。例えば、単位トランジスタで比較的少ない許容電流（消費電流）のトランジスタを用いて論理回路部を構成し、単位トランジスタを多数並列接続した比較的許容電流の大きいトランジスタを用いてアナログ出力回路部を構成することができる。単位トランジスタの幾何学的寸法は、特に限定されないが、論理回路などの構成トランジスタなどのように、その半導体集積回路装置を構成するために一番多く採用されるトランジスタ寸法を基準に決定できる。また、この単位トランジスタのサイズは最小加工寸法によって制限される寸法を基準にして決定しても良い。

また、本発明は、同一サイズの単位トランジスタの並列接続数を変えることによって、要求されるトランジスタの許容電流を一義的に決定できる。したがって、個数のパラメータによって設計が容易となる。また、比較的大電流のトランジスタを同一サイズの単位トランジスタを配線によって並列接続して構成することから、ベース抵抗などの素子特性の低下を防止できる。さらに、大電流用トランジスタから放出される熱の伝達効率が特に低下するＳＯＩ型半導体集積回路装置においては、並列接続するための配線を介して熱放散を向上させることができる。

本発明の更なる他の特徴は、以下に述べる実施の形態から理解できる。

本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。

すなわち、ＳＯＩ基板の半導体層において、互いに完全に電気的に分離された複数の単位バイポーラトランジスタを並列接続することで、大電流容量を必要とするバイポーラトランジスタを構成することにより、１または２種類程度の単位バイポーラトランジスタを用意すれば、ほとんどの大電流トランジスタを設計することができるので、半導体集積回路装置の設計工数を低減することが可能となる。

（ａ）は本発明の一実施の形態である半導体集積回路装置を構成するバイポーラトランジスタのシンボル図、（ｂ）は（ａ）のバイポーラトランジスタの構成を示す回路図、（ｃ）は（ａ）のバイポーラトランジスタのデバイス構造を示す要部平面図である。 （ａ）は図１の単位バイポーラトランジスタの平面図、（ｂ）は単位バイポーラトランジスタをｐｎｐ型とした場合の（ａ）のＸ１−Ｘ１線の断面図、（ｃ）は単位バイポーラトランジスタをｎｐｎ型とした場合の（ａ）のＸ１−Ｘ１線の断面図である。 図１の半導体集積回路装置における半導体島領域の配置の一例を示したＳＯＩ基板の要部平面図である。 図１の半導体集積回路装置における複数の単位バイポーラトランジスタの配線接続の一例を示すＳＯＩ基板の要部平面図である。 図４の第１層配線と第２層配線とを接続するスルーホールの配置の仕方における変形例を示すＳＯＩ基板の要部拡大平面図である。 図４の第１層配線と第２層配線とを接続するスルーホールの配置の仕方における他の変形例を示すＳＯＩ基板の要部拡大平面図である。 図６の配線層から第２層配線を取り除いて示したＳＯＩ基板の要部拡大平面図である。 本発明の一実施の形態である半導体集積回路装置を構成する一部の回路図である。 図８の回路の形成領域における半導体島領域の配置の状態を示すＳＯＩ基板の要部平面図である。 図８および図９の半導体集積回路装置における所定のバイポーラトランジスタの形成領域におけるＳＯＩ基板の要部平面図である。 図１０と同一箇所における第１、第２層配線の配置を示したＳＯＩ基板の要部平面図である。 図１１の要部を拡大した平面図であって、半導体島領域および第１、第２層配線を重ねて示したＳＯＩ基板の要部拡大平面図である。 図１２の第１層配線と半導体島領域との平面位置関係を示したＳＯＩ基板の要部平面図である。 図１０〜図１３のＸ２−Ｘ２線の断面図である。 図８および図９の半導体集積回路装置における所定のバイポーラトランジスタの形成領域におけるＳＯＩ基板の要部平面図である。 図１５と同一箇所における第１、第２層配線の配置を示したＳＯＩ基板の要部平面図である。 図１６の要部を拡大した平面図であって、半導体島領域および第１、第２層配線を重ねて示したＳＯＩ基板の要部拡大平面図である。 図１７の第１層配線と半導体島領域との平面位置関係を示したＳＯＩ基板の要部平面図である。 図１５〜図１８のＸ３−Ｘ３線の断面図である。 本発明の一実施の形態である半導体集積回路装置の製造工程を示すフロー図である。 本発明の他の実施の形態である半導体集積回路の要部断面図である。 図２１の半導体集積回路装置の要部平面図である。 図２１の半導体集積回路装置の要部平面図である。

本願発明を詳細に説明する前に、本願における用語の意味を説明すると次の通りである。

１．ＳＯＩ（Silicon On Insulator）基板とは、絶縁層上に半導体層を設けて成る半導体基板をいう。この半導体層に集積回路素子が形成される。一般的に支持基板上に絶縁層を介して半導体層を設けて成る。また、半導体層に形成されるバイポーラトランジスタ素子は、絶縁素子分離用溝によって隣接する他の領域から分離されている。

２．同一サイズまたは同一のトランジスタとは、流すことが可能な電流（許容電流）が同一のトランジスタをいう。すなわち、最適電流値が同一のトランジスタをいう。最適電流値とは、トランジスタが最も良好な電流利得、雑音指数等のような電気的特性を示した時のコレクタ電流値をいう。構造的には、同一サイズの単位トランジスタとは、ＳＯＩ基板の半導体層に形成され、絶縁素子分離用溝で取り囲まれた四角形などの半導体島領域（トランジスタ素子形成領域）の平面的な占有面積、形状、あるいは寸法（長さおよび幅の寸法）のいずれかが互いに実質的に同一で、その同一の素子形成領域内にエミッタ領域、ベース領域およびコレクタ領域が形成されたものをいう。したがって、特に、限定されないが、エミッタの平面的な長さおよび幅の寸法（サイズ）、並びにコレクタ接合面積は単位トランジスタ相互間で同一とし、さらに互いに並列接続するために必要なエミッタ領域、ベース領域およびコレクタ領域の各領域に対するコンタクト領域（電極取り出し領域）の形状あるいは寸法（長さおよび幅の寸法）も単位トランジスタ相互間で同一とすることが好ましい。さらに、本発明では、素子分離用溝に取り囲まれた半導体島領域内に形成される単位トランジスタは、マルチエミッタ構造でも良い。この場合も、エミッタの幅および長さの寸法は、互いに同一であることが好ましい。単位トランジスタのエミッタ接合およびコレクタ接合の各深さについても、トランジスタ相互間で同一であることが好ましい。製法的に見た場合、複数の単位トランジスタ間の素子領域、エミッタ領域、ベース領域、およびコレクタ領域の各サイズをトランジスタ相互間で互いに同一とすることによって、各製造工程で必要とするフォトリソグラフィ用マスクの製作を簡単にすることができる。

３．並列接続されるトランジスタの最小単位サイズは、基本的に半導体集積回路装置の中で使用されている所定の回路の特性を考慮して最小寸法を決めている。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。

また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。

また、本実施の形態では、バイポーラトランジスタをトランジスタと略す。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
図１（ａ）は、本実施の形態の半導体集積回路装置を構成するトランジスタＱを示している。このトランジスタＱは、比較的大電流を流すことが可能な大電流トランジスタであり、導電形式はｎｐｎ型またはｐｎｐ型のいずれでも良い。

図１（ｂ）は、図１（ａ）のトランジスタＱの回路構成を示している。トランジスタＱは、同一サイズの複数の単位トランジスタＱｕを並列接続することで形成されている。すなわち、複数の単位トランジスタＱｕの各ベースはベース用の配線で、各エミッタはエミッタ用の配線で、各コレクタはコレクタ用の配線で互いに電気的に接続されている。

図１（ｃ）は、図１（ａ），（ｂ）のトランジスタＱのデバイス構造を模式的に示している。本実施の形態においては、トランジスタＱを構成する各単位トランジスタＱｕが、互いに完全に電気的に分離された状態で、ＳＯＩ基板１の半導体層に配置されている。すなわち、ＳＯＩ基板１の主面には、例えば平面四角形状に区分けされた複数の半導体島領域ＳＡが行列状に規則的に近接して配置されている。各半導体島領域ＳＡは、後述する深い溝型の分離部とＳＯＩ基板１の絶縁層とによって完全に電気的に分離されている。そして、この各半導体島領域ＳＡに、単位バイポーラトランジスＱｕが形成されている。

図２は、図１の単位トランジスタＱｕのデバイス構造の一例を示している。図２（ａ）は単位トランジスタＱｕの平面図、（ｂ）は単位トランジスタＱｕをｐｎｐ型とした場合の（ａ）のＸ１−Ｘ１線の断面図、（ｃ）は単位トランジスタＱｕをｎｐｎ型とした場合の（ａ）のＸ１−Ｘ１線の断面図をそれぞれ示している。いずれも縦（バーティカル）型のトランジスタを例示しているが、横（ラテラル）型のトランジスタとしても良い。

ＳＯＩ基板１は、支持基板１ａと、その上に形成された絶縁層１ｂと、さらにその上に形成された半導体層１ｃとを有している。支持基板１ａは、例えばｎ型の単結晶シリコン（Ｓｉ）からなり、ＳＯＩ基板１の機械的強度を確保する機能を有している。絶縁層１ｂは、例えば酸化シリコン（ＳｉＯ_ｘ）からなり、その厚さは、例えば０．２〜０．５μｍ程度である。半導体層１ｃは、例えば単結晶シリコンからなり、この半導体層１ｃに集積回路素子が形成される。ＳＯＩ基板１は、例えば貼り合わせ法によって形成されている。すなわち、単結晶シリコン等からなる２枚の半導体ウエハ（以下、単にウエハという）を絶縁層１ｂを介して貼り合わせた後、一方のウエハの裏面を研削および研磨し、さらに、その研削および研磨をしたウエハの裏面にコレクタ埋込層（後述の埋込コレクタ領域３ａ１，３ａ２）を形成した後、所定導電型の単結晶シリコン等をエピタキシャル法によって成長させることで形成されている。したがって、半導体層１ｃの単結晶シリコン層は、ウエハで形成された部分とエピタキシャル法で形成された部分とを有している。

半導体層１ｃの主面（集積回路素子形成面）の分離領域には、浅い分離部２ａと、深い溝型の分離部（素子分離用溝）２ｂとが形成されている。浅い分離部２ａは、例えばＬＯＣＯＳ（Local Oxidization of Silicon）法によって形成されている。集積回路素子の活性領域（アクティブ領域）の平面範囲は浅い分離部２ａによって規定されている。この浅い分離部２ａの底部は絶縁層１ｂには達しておらず、その下層には半導体層１ｃが残されている。この分離部２ａは、ＬＯＳＣＯＳ法によるものに限定されるものではなく、例えば浅い溝型の分離部（ＳＧＩ：Shallow Groove Isolation）で形成しても良い。この浅い溝型の分離部は、半導体層１ｃの主面から絶縁層１ｂに達しない程度の深さまで掘られた浅溝内に、例えば酸化シリコン膜等のような絶縁膜を埋め込むことで形成される。一方、上記深い溝型の分離部（Trench Isolation）２ｂは、浅い分離部２ａの上面からその分離部２ａおよび半導体層１ｃを貫通して絶縁層１ｂに達するように掘られた深い溝内に、例えば酸化シリコン膜等のような絶縁膜を埋め込むことで形成されている。この深い溝型の分離部２ｂおよび絶縁層１ｂによって取り囲まれ分離された半導体層１ｃの半導体島領域ＳＡに、上記単位トランジスタＱｕは形成されている。したがって、各単位トランジスタＱｕは半導体層１ｃにおいて電気的に完全に分離されている。そして、単位トランジスタＱｕの分離部２ｂで取り囲まれた半導体島領域ＳＡは、平面的にトランジスタ相互間で同一のサイズを有している。

図２（ｂ），（ｃ）において、半導体層１ｃ（半導体島領域ＳＡ）には、それぞれ埋込コレクタ領域３ａ１，３ａ２が形成されている。埋込コレクタ領域３ａ１は、例えばホウ素（Ｂ）が含有されてｐ^＋型にされ、埋込コレクタ領域３ａ２は、例えばアンチモン（Ｓｂ）が含有されてｎ^＋型にされている。この埋込コレクタ領域３ａ１，３ａ２の上層には、それぞれコレクタ領域３ｂ１，３ｂ２およびコレクタ引出領域３ｃ１，３ｃ２が形成されている。コレクタ領域３ｂ１は、例えばホウ素が含有されてｐ型にされ、コレクタ領域３ｂ２には、例えばリン（Ｐ）またはヒ素（Ａｓ）が含有されてｎ型にされている。また、コレクタ引出領域３ｃ１は、例えばホウ素が含有されてｐ^＋型にされ、コレクタ引出領域３ｃ２は、例えばリンまたはヒ素が含有されてｎ^＋型にされている。このコレクタ領域３ｂ１，３ｂ２と、コレクタ引出領域３ｃ１，３ｃ２とは、その間に設けられた浅い分離部２ａによって分離されているが、それぞれ上記埋込コレクタ領域３ａ１，３ａ２を通じて互いに低抵抗な状態で電気的に接続されている。

上記コレクタ領域３ｂ１，３ｂ２の上層部には、それぞれベース領域４ａ１，４ａ２が形成されている。図２（ｂ）のベース領域４ａ１は、例えばリンまたはヒ素（Ａｓ）が含有されてｎ型にされている。このベース領域４ａ１には、ベース引出領域４ｂ１が形成されている。このベース引出領域４ｂ１は、例えばリンまたはヒ素が含有されてｎ^＋型にされている。一方、図２（ｃ）のベース領域４ａ２は、例えばホウ素が含有されてｐ型にされている。このベース領域４ａ２には、例えばｐ型の多結晶シリコンからなるベース引出電極５が電気的に接続されている。このベース引出電極５の他端側は浅い分離部２ａ上に延在した状態でパターン形成されている。

上記ベース領域４ａ１，４ａ２の上層には、エミッタ領域６ａ１，６ａ２が形成されている。図２（ｂ）のエミッタ領域６ａ１は、例えばホウ素が含有されてｐ^＋型にされている。このエミッタ領域６ａ１には、例えばｐ型の多結晶シリコンからなるエミッタ引出電極７ａ１が電気的に接続されている。一方、図２（ｃ）のエミッタ領域６ａ２は、例えばリンまたはヒ素が含有されてｎ^＋型にされている。このエミッタ領域６ａ２には、例えばｎ型の多結晶シリコンからなるエミッタ引出電極７ａ２が電気的に接続されている。なお、このエミッタ引出電極７ａ２と、上記ベース引出電極５とは絶縁されている。

並列接続される単位トランジスタＱｕの占有面積が互いに同一サイズであることに加え、単位トランジスタＱｕのエミッタの幅および長さは、１つの半導体集積回路装置内で共通する寸法となっている。エミッタの幅の値は、一般的に、所定の製品または時代の技術において、良好なトランジスタ特性を得ることが可能な最小寸法である。エミッタ幅は、フォトリソグラフィ技術における最小加工寸法よりも小さくできる。なお、１つの半導体集積回路装置内で最小のエミッタ幅を持つ小電流トランジスタを単位トランジスタとし、その最小のエミッタ幅の２倍以上のエミッタ幅を持つトランジスタを前記大電流トランジスタと定義することもできる。エミッタ長（エミッタ幅に対して交差する長手方向の寸法）は、単位トランジスタＱｕが必要とするコレクタ電流値等によって変わる。

このような半導体層１ｃおよび分離部２ａ，２ｂ上には、例えば酸化シリコン膜からなる絶縁膜８が堆積されている。絶縁膜８上には、ベース電極９Ｂ、エミッタ電極９Ｅおよびコレクタ電極９Ｃが形成されている。ベース電極９Ｂ、エミッタ電極９Ｅおよびコレクタ電極９Ｃは、例えばアルミニウムまたはアルミニウム合金等のような金属からなる。図２（ｂ）において、ベース電極９Ｂは、コンタクトホールＢＣを通じてベース引出領域４ｂ１と電気的に接続されている。また、エミッタ電極９Ｅは、コンタクトホールＥＣを通じてエミッタ電極７ａ１と電気的に接続されている。さらにコレクタ電極９Ｃは、コンタクトホールＣＣを通じてコレクタ引出領域３ｃ１と電気的に接続されている。一方、図２（ｃ）において、ベース電極９Ｂは、コンタクトホールＢＣを通じてベース引出電極５と電気的に接続されている。また、エミッタ電極９Ｅは、コンタクトホールＥＣを通じてエミッタ電極７ａ２と電気的に接続されている。さらにコレクタ電極９Ｃは、コンタクトホールＣＣを通じてコレクタ引出領域３ｃ２と電気的に接続されている。コンタクトホールＢＣ，ＥＣ，ＣＣは、並列接続トランジスタ相互間で同一サイズにすることが好ましい。

図３は、同一のＳＯＩ基板１の主面（半導体層１ｃの主面）上における半導体島領域ＳＡの配置の一例を示している。領域Ａ１は、上記所望の電気的特性の１つのトランジスタＱを形成するのに、例えば１個の半導体島領域ＳＡの１個の単位トランジスタＱｕを使用する領域を例示している。この場合、後述する配線を通じて半導体集積回路装置に組み込まれる。領域Ａ２は、例えば４個の同一サイズの半導体島領域ＳＡの４個の単位トランジスタＱｕを使用する領域、領域Ａ３は、１２個の同一サイズの半導体島領域ＳＡの１２個の単位トランジスタＱｕを使用する領域をそれぞれ例示している。領域Ａ２，Ａ３では、複数の半導体島領域ＳＡが図３の縦横方向（Ｘ，Ｙ方向）に沿って行列状に規則的に並んで配置されている。この場合、各領域Ａ２，Ａ３の各々において、各単位トランジスタＱｕのエミッタ領域同士、ベース領域同士およびコレクタ領域同士を、後述する配線によって互いに接続することによって、所望の電気的特性を持つトランジスタＱを形成する。

図４は、上記図１〜３で説明した複数の単位トランジスタＱｕの配線接続の一例を示している。ここでは、縦４列、横３行、合計１２個の半導体島領域ＳＡ（単位トランジスタＱｕ）が近接した状態で規則的に並んでＳＯＩ基板１上に配置されている場合が例示されている。各行の間および列中央は配線領域となっており、半導体島領域ＳＡの隣接間隔が広くなっている。すなわち、ここでは配線領域が浅い分離部２ａ上に配置されている場合が例示されている。

図４の列方向（Ｙ方向）の複数の単位トランジスタＱｕにおけるベース領域同士、エミッタ領域同士およびコレクタ領域同士は、列方向（Ｙ方向）に延在する帯状の第１層配線１０Ｌ１で互いに電気的に接続されている。しかし、第１層配線１０Ｌ１は、一般的に線幅を充分広く取れないので、単位トランジスタＱｕに流せる最大電流が第１層配線１０Ｌ１で律則され、列方向に配置可能な単位トランジスタＱｕの数が制限されてしまうことになる。このような制限を受けないようにするには、配線構成として第１層配線１０Ｌ１の他に、第１層配線１０Ｌ１よりも上層に配置され、第１層配線１０Ｌ１よりも幅広とすることが可能な第２層配線以上の配線を使用することが好ましい。ここでは、各行の間の配線領域に第２層配線１０Ｌ２を配置し、列中央の配線領域に第３層配線１０Ｌ３を配置した場合を例示している。

第２層配線１０Ｌ２は、第１層配線１０Ｌ１の延在方向に対して直交する行方向（Ｘ方向）に延在されており、第１層配線１０Ｌ１との交差領域においてスルーホールＴＨ１を通じて第１層配線１０Ｌ１と電気的に接続されている。すなわち、各行間の配線領域において最上行の第２層配線１０Ｌ２は、スルーホールＴＨ１を通じて第１層配線１０Ｌ１に接続され、さらにコンタクトホールＢＣを介して単位トランジスタＱｕのベース領域と電気的に接続されている。また、各行間の配線領域において中央行の第２層配線１０Ｌ２は、スルーホールＴＨ１を通じて第１層配線１０Ｌ１に接続され、さらにコンタクトホールＥＣを介して単位トランジスタＱｕのエミッタ領域と電気的に接続されている。さらに、各行間の配線領域において最下行の第２層配線１０Ｌ２は、スルーホールＴＨ１を通じて第１層配線１０Ｌ１に接続され、さらにコンタクトホールＣＣを介して単位トランジスタＱｕのコレクタ引出領域と電気的に接続されている。このようなスルーホールＴＨ１は、単位トランジスタＱｕから最短距離になるように配置することが好ましい。これにより、各単位トランジスタＱｕへの電流供給効率のバランスを向上させることができる。

第３層配線１０Ｌ３は、第２層配線１０Ｌ２の上層に配置され、第２層配線１０Ｌ２よりも幅広に形成されている。この第３層配線１０Ｌ３は、第２層配線１０Ｌ２の延在方向に対して直交する列方向（Ｙ方向）に延在されており、第２層配線１０Ｌ２との交差領域においてスルーホールＴＨ２を通じて第２層配線１０Ｌ２と電気的に接続されている。すなわち、列中央の配線領域において最左列の第３層配線１０Ｌ３は、スルーホールＴＨ２を通じて、各行間の配線領域において最上行の第２層配線１０Ｌ２に接続されている。また、列中央の配線領域において中央列の第３層配線１０Ｌ３は、スルーホールＴＨ２を通じて、各行間の配線領域において中央行の第２層配線１０Ｌ２に接続されている。さらに、列中央の配線領域において最右央の第３層配線１０Ｌ３は、スルーホールＴＨ２を通じて、各行間の配線領域において最下行の第２層配線１０Ｌ２に接続されている。

このような第３層配線１０Ｌ３を配置した理由は、仮に第３層配線１０Ｌ３を配置しないとすると、行方向に配置可能な単位トランジスタＱｕの数が第２層配線１０Ｌ２の給電能力に律則されることなり、行方向に配置可能な単位トランジスタＱｕの数が制限されてしまうので、その制限を受けないようにするためである。行方向に配置する単位トランジスタＱｕの数を増やしたい場合には、第３層配線１０Ｌ３の幅あるいは断面積を大きくすれば良い。なお、第１〜第３層配線１０Ｌ１〜１０Ｌ３は、例えばアルミニウムまたはアルミニウム合金等のような金属からなる。また、第１〜第３層配線１０Ｌ１〜１０Ｌ３は、相互配線であり、それぞれにおいて、単位トランジスタＱｕのベース領域と接続されるものはベース配線またはベース共通配線、エミッタ領域と接続されるものはエミッタ配線またはエミッタ共通配線、コレクタ引出領域と接続されるものはコレクタ配線またはコレクタ共通配線である。

図５は、上記スルーホールＴＨ１の配置の変形例を示している。図５では図４の要部のみを拡大して示している。ベース用の第１層配線１０Ｌ１は、行間の配線領域において中央の第２層配線１０Ｌ２とスルーホールＴＨ１を通じて電気的に接続されている。エミッタ用の第１層配線１０Ｌ１は、行間の配線領域において最上行の第２層配線１０Ｌ２とスルーホールＴＨ１を通じて電気的に接続されている。さらに、コレクタ用の第１層配線１０Ｌ１は、行間の配線領域において最下行の第２層配線１０Ｌ２とスルーホールＴＨ１を通じて電気的に接続されている。これ以外の構成は、図４と同じである。これにより、Ｙ方向に延びる第３層配線のベース、エミッタおよびコレクタの位置を変更できる。

また、図６および図７は、上記スルーホールＴＨ１の配置のさらに他の変形例を示している。図６はＳＯＩ基板の要部平面図を示し、図７は図６の第２層配線１０Ｌ２を取り除いた状態を示している。ここでは、第１層配線１０Ｌ１および第２層配線１０Ｌ２の下地の絶縁膜をＣＭＰ（Chemical Mechanical Polish）法等によって平坦化することにより、ベースおよびコレクタに関わるスルーホールＴＨ１を半導体島領域ＳＡ上（すなわち、半導体島領域ＳＡの領域内）に配置することが可能とされている。もちろん、エミッタに関わるスルーホールＴＨ１を含めて半導体島領域ＳＡ上に配置させても良い。これ以外の構成、図４と同じである。この構造では、配線領域を無くせる分、図４の場合に比べて、隣接する半導体島領域ＳＡ（すなわち、単位トランジスタＱｕ）の隣接間隔を狭めることができるので、素子集積度を向上させることが可能となる。なお、図４〜図７では図面を見易くするために第１層配線１０Ｌ１の幅を、コンタクトホールＢＣ，ＥＣ，ＣＣの幅よりも細く示したが、実際は、第１層配線１０Ｌ１の幅の方がコンタクトホールＢＣ，ＥＣ，ＣＣの幅よりも広い。

このように、大電流トランジスタを、前記したような完全に分離された単位トランジスタＱｕで構成することにより、以下の効果を得ることができる。

第１に、半導体集積回路装置の設計の工数や手間を低減できる。本発明者らが検討した技術では、大電流トランジスタを１個のトランジスタで構成するものである。この技術では、必要電流（要求電流容量または要求特性）毎にトランジスタを用意する必要があり、用意するトランジスタの種類が多いため、それぞれのトランジスタに合わせてデバイスパラメータも多数必要となる。また、そのためにアナログ回路での特性のチューニングも非常に面倒である。これに対して、本実施の形態では、完全分離された単位トランジスタＱｕを用いて大電流トランジスタを設計することにより、１〜２種類の単位トランジスタＱｕを用意すれば、ほとんど全ての大電流トランジスタの設計を行うことができるので、デバイスパラメータを多数用意する必要がない。また、アナログ回路における特性のチューニングも単位トランジスタＱｕの並列接続数を変えるだけで対応できる。したがって、半導体集積回路装置の設計の自由度を向上させることができるので、その設計の工数や手間を大幅に低減できる。したがって、半導体集積回路装置の設計時間を短縮できる。また、設計費用を低減できる。さらに、製造面からも、特性を制御しなければならない素子の数を減らすことができるので、ＱＣ（Quality Control）工数の低減および歩留まりの向上に効果がある。

第２に、半導体集積回路装置の性能を向上させることができる。大電流トランジスタを１個のトランジスタで構成する上記本発明者らが検討した技術では、大電流容量を得るためにコレクタ−ベース接合およびエミッタ−ベース接合を大きくする必要があり、必然的に寄生容量および寄生抵抗等のような抵抗成分が増加してしまう。これに対して、本実施の形態では、上記のように完全分離され、１個当たりの寄生抵抗および寄生容量が非常に小さい単位トランジスタＱｕを用いて大電流トランジスタを構成するので、寄生容量および寄生抵抗を低減できる。本発明者らの測定結果によればトランジスタと支持基板との間の容量（コレクタ容量またはコレクタ出力容量）を上記本発明者らの検討技術の半分以下、あるいは１／３以下にまで下げることができた。このため、大電流トランジスタでのノイズの発生を低減でき、また、大電流トランジスタの動作速度の向上を推進できる。すなわち、高性能（低寄生容量および低寄生抵抗）で、大電流容量を許容する大電流トランジスタを提供することができる。

また、エミッタ幅の小さい高性能な単位トランジスタＱｕを用いて大電流トランジスタを形成するので、大電流トランジスタの性能（例えば電流増幅率や遮断周波数特性）を向上させることができる。エミッタ幅が相対的に小さいトランジスタは、エミッタ幅が相対的に大きなトランジスタに比べて電気的特性が良好であることが知られている。これを本発明者らの検討結果の一例を用いて説明する。比較対象の大電流トランジスタとして、そのエミッタ寸法（エミッタ幅×エミッタ長さ×個数）が、例えば２．２５μｍ×１４μｍ×１０本、その全体面積が、例えば４０μｍ×２０μｍ＝８００μｍ^２、必要なコレクタ電流（Ｉｃ）が、例えば５０ｍＡの１個のトランジスタを用意した。この場合のトランジスタの遮断周波数（ｆT）は、例えば１４ＧＨｚ、ベース抵抗（ｒｂｂ）は、例えば７Ωであった。一方、小電流トランジスタ（単位トランジスタ）として、そのエミッタ寸法が、例えば０．２μｍ×４μｍ、全体面積が、例えば３．３μｍ×５．４μｍ＝１７．８μｍ^２程度、コレクタ電流が、例えば１ｍＡを用意した。この小電流トランジスタはＳＯＩ基板上に形成され完全に分離されている。この小電流トランジスタの遮断周波数（ｆT）は、例えば３３ＧＨｚ、ベース抵抗（ｒｂｂ）は、例えば１００Ωであった。例示した小電流トランジスタを用いて例示した大電流トランジスタを形成するには、大電流トランジスタに必要なコレクタ電流が５０ｍＡなので、小電流トランジスタを５０個並列接続すれば良い。そのようにして構成された大電流トランジスタの遮断周波数（ｆT）は、例えば３０ＧＨｚ、ベース抵抗（ｒｂｂ）は、例えば３Ω、コレクタ電流（Ｉｃ）は５０ｍＡであった。したがって、同じ５０ｍＡのコレクタ電流を得る場合でも、小電流トランジスタを並列接続した方が、遮断周波数を大幅に向上でき、また、ベース抵抗を大幅に低減することが可能であることが分かる。しかも、その全体面積は、３．５μｍ×６μｍ×５０＝１０５０μｍ^２程度であり、大幅な面積の増大も生じていない。

第３に、単位トランジスタＱｕをＳＯＩ基板１上に設け、さらに完全分離していることにより、単位トランジスタＱｕの隣接間隔を狭めることができるので、面積の大幅な増大を招くことなく大電流トランジスタを形成することができる。なお、ＳＯＩ基板構造を有しない一般的な半導体基板において、大電流トランジスタを小電流トランジスタで構成する場合、各小電流トランジスタの隣接間隔を大幅に離して配置しなければならないので、大電流トランジスタを小電流トランジスタで形成するメリットがなく、むしろ１個の大きなトランジスタで形成した方が設計および性能上においてメリットが大きい。したがって、本実施の形態のような大電流トランジスタを単位トランジスタＱｕで構成する発想自体が生じない。

第４に、単位トランジスタによる発熱部の分散および共通配線を介する熱放散により、熱伝達効率を良くすることができるので、熱設計を容易にすることができる。すなわち、許容電力損失を向上させることができる。

次に、本実施の形態の半導体集積回路装置の具体的な適用例を説明する。

本実施の形態の半導体集積回路装置は、例えばＢｉＣＭＯＳ（Bipolar−Complementary Metal Oxide Semiconductor）回路またはＣ−Ｂｉｐ（Complementary Bipolar）回路等を有する通信用または産業用のアナログ−デジタル混載型集積回路である。デジタル回路のみの半導体集積回路装置に本実施の形態を適用することも効果はあるが、高度な特性チューニングが必要なアナログ回路を有する半導体集積回路装置に適用した方が特に効果が大きい。

図８は、この半導体集積回路装置の一部の出力回路を抜き出して示した回路図である。この出力回路は、Ｂ級プッシュプル増幅動作を行うドライバ回路ＤＲＶである。Ｂ級プッシュプル動作することで、１個のトランジスタでドライバ回路を形成した場合に比べて４倍の出力を得ることができ、雑音や歪みの少ない増幅が可能となっている。ここでは、例えば入力端子ＩＮに入力された１ｍＡ程度の振幅の信号を１０ｍＡ程度の振幅の信号に増幅して出力端子ＯＵＴに出力することが可能となっている。このドライバ回路ＤＲＶは、トランジスタＱ１〜Ｑ１０（前記大電流トランジスタに相当）および抵抗Ｒ１〜Ｒ１０を有して成り、基準電位の電源Ｖ１と、高電位の電源Ｖ２との間に電気的に接続されている。なお、電源電圧Ｖ１は、例えば−５Ｖ程度、電源電圧Ｖ２は、例えば＋５Ｖ程度である。また、バイアス調整用の電圧Ｖ３は、例えば−１Ｖ程度、電圧Ｖ４は、例えば＋１Ｖ程度である。

このドライバ回路ＤＲＶのトランジスタＱ１，Ｑ３，Ｑ４，Ｑ６，Ｑ７，Ｑ１０は、ｎｐｎ型のトランジスタからなり、トランジスタＱ２，Ｑ５，Ｑ８，Ｑ９は、ｐｎｐ型のトランジスタからなる。このうち、トランジスタＱ１，Ｑ２は、上記プッシュプル動作を行う。また、トランジスタＱ３，Ｑ４，Ｑ７，Ｑ８はダイオード接続されている。トランジスタＱ１〜Ｑ４に必要なコレクタ電流（要求電流容量または要求特性）は、例えば２４ｍＡ程度である。トランジスタＱ５〜Ｑ８に必要なコレクタ電流は、例えば８ｍＡ程度である。さらに、トランジスタＱ９，Ｑ１０に必要なコレクタ電流は、例えば２ｍＡ程度である。

本実施の形態においては、各トランジスタＱ１〜Ｑ１０が、上記単位トランジスタＱｕで構成されている。図９は、上記ドライバ回路ＤＲＶの形成領域における半導体島領域ＳＡの配置の状態を示すＳＯＩ基板１の要部平面図である。ここで設けた単位トランジスタＱｕのエミッタ幅は、共通で、例えば０．３μｍ程度である。単位トランジスタＱｕのエミッタ長は、例えば５μｍまたは５μｍを標準としてその整数倍である。

ｎｐｎ型のトランジスタＱ１の形成領域には、例えば２個の半導体島領域ＳＡ１が１組となってその組が１２個、全部で２４個の半導体島領域ＳＡ１が行列状に規則的に並んで配置されている。各半導体島領域ＳＡ１には、１個の単位トランジスタＱｕが形成されている。すなわち、トランジスタＱ１は、２４個の単位トランジスタＱｕで構成されている。これは、１個の単位トランジスタＱｕの最適コレクタ電流値を１ｍＡとしたからである。すなわち、トランジスタＱ１は、必要なコレクタ電流が２４ｍＡなので、２４個の単位トランジスタＱｕで構成されている。また、２個の半導体島領域ＳＡ１で１組（２個の単位トランジスタＱｕで１組）としているのは、後述するように、２個の単位トランジスタＱｕのベース電極を共通とすることで、トランジスタＱ１を形成するための半導体島領域ＳＡ１群のレイアウト面積を縮小できるからである。この１組、すなわち、２個の単位トランジスタＱｕで、１つの単位トランジスタとして定義することもできる。なお、ｎｐｎ型のトランジスタＱ３，Ｑ４の半導体島領域ＳＡ１の配置は、トランジスタＱ１のそれと同じなので説明を省略する。

ｐｎｐ型のトランジスタＱ２の形成領域には、例えば１２個の半導体島領域ＳＡ２が配置されている。各半導体島領域ＳＡ２には、例えば２個の単位トランジスタＱｕが配置されている。すなわち、このトランジスタＱ２も、上記トランジスタＱ１と同様の理由から、例えば２４個の単位トランジスタＱｕで構成されている。１個の半導体島領域ＳＡ２内に２個の単位トランジスタＱｕを配置したのも上記と同様にレイアウト面積の縮小を図るためである。ここでも、この１個の半導体島領域ＳＡ２内の２個の単位トランジスタＱｕで１個の単位トランジスタとして定義することもできる。

ｐｎｐ型のトランジスタＱ５の形成領域には、上記と同様の半導体島領域ＳＡ２が図９の行方向（Ｘ方向）に４個並んで配置されている。すなわち、トランジスタＱ５は、例えば８個の単位トランジスタＱｕで構成されている。これにより、トランジスタＱ５に必要なコレクタ電流（８ｍＡ）を得ることが可能となっている。なお、ｐｎｐ型のトランジスタＱ８の半導体島領域ＳＡ２の配置は、トランジスタＱ５のそれと同じなので説明を省略する。

ｎｐｎ型のトランジスタＱ６の形成領域には、２個の半導体島領域ＳＡ１が１組となってその組が図９の行方向（Ｘ方向）に４個、合計８個の半導体島領域ＳＡ１が配置されている。すなわち、トランジスタＱ６は、例えば８個の単位トランジスタＱｕで構成されており、トランジスタＱ６に必要なコレクタ電流（８ｍＡ）を得ることが可能となっている。

ｎｐｎ型のトランジスタＱ７の形成領域には、例えば８個の半導体島領域ＳＡ１がほぼ同じ間隔で近接した状態で図９の行方向（Ｘ方向）に並んで配置されている。すなわち、トランジスタＱ７は、例えば８個の単位トランジスタＱｕで構成されており、トランジスタＱ７に必要なコレクタ電流（８ｍＡ）を得ることが可能となっている。

ｐｎｐ型のトランジスタＱ９の形成領域には、１個の半導体島領域ＳＡ２が配置されている。すなわち、トランジスタＱ９は、２個の単位トランジスタＱｕで構成されている。また、ｎｐｎ型のトランジスタＱ１０の形成領域には、２個の半導体島領域ＳＡ１が組をなした状態で配置されている。すなわち、トランジスタＱ１０は、２個の単位トランジスタＱｕで構成されている。

次に、上記ｎｐｎ型のトランジスタＱ１の構成を図１０〜図１４により詳細に説明する。図１０はトランジスタＱ１の形成領域におけるＳＯＩ基板１の要部平面図であって半導体島領域ＳＡ１とコンタクトホールＢＣ，ＥＣ，ＣＣとの平面位置関係を示したレイアウト平面図を示している。組を成す２個の半導体島領域ＳＡ１の領域内にはエミッタおよびコレクタ用のコンタクトホールＥＣ，ＣＣが配置されている。組を成す２個の半導体島領域ＳＡ１の隣接間であって上記浅い分離部２ａの領域にはベース用のコンタクトホールＢＣが配置されている。

図１１は図１０と同一箇所における第１層配線１０Ｌ１および第２層配線１０Ｌ２のレイアウト平面図、図１２は図１１の要部拡大平面図であって半導体島領域ＳＡ１、第１層配線１０Ｌ１および第２層配線１０Ｌ２を重ねて示したレイアウト平面図、図１３は図１２の第１層配線１０Ｌ１、半導体島領域ＳＡ１およびコンタクトホールＢＣ，ＣＣ，ＥＣの平面位置関係を示したレイアウト平面図をそれぞれ示している。

行列状に配置された複数の単位トランジスタＱｕのコレクタは、コレクタ用の第１層配線１０ＬＣ１（１０Ｌ１）によって互いに電気的に接続されて１つに纏められている。コレクタ用の第１層配線１０ＬＣ１は、行方向（Ｘ方向）に延在する幅広配線部と、これに対して交差する列方向（Ｙ方向）に延在する幅広配線部とを有している。その行方向に延在する幅広配線部は、その一部が列方向に延びて、行方向に沿って配置された複数の単位トランジスタＱｕのコレクタと電気的に接続されている。また、第１層配線１０ＬＣ１の列方向に延在する幅広配線部は、その一部が幅広配線部の左右の単位トランジスタＱｕのコレクタ上に延在しコンタクトホールＣＣを通じてコレクタと電気的に接続されている。

また、行列状に配置された複数の単位トランジスタＱｕのエミッタは、エミッタ用の第１層配線１０ＬＥ１（１０Ｌ１）によって互いに電気的に接続されて１つに纏められている。エミッタ用の第１層配線１０ＬＥ１は、上記コレクタ用の第１層配線１０ＬＣ１と櫛歯状にかみ合わされるようにレイアウトされている。すなわち、エミッタ用の第１層配線１０ＬＥ１も、行方向（Ｘ方向）に延在する幅広配線部と、これに対して交差する列方向（Ｙ方向）に延在する幅広配線部とを有している。その行方向に延在する幅広配線部は、その一部が列方向に延びて、行方向に沿って配置された複数の単位トランジスタＱｕのエミッタと電気的に接続されている。また、上記列方向に延在する幅広配線部は、その一部が幅広配線部の左右の単位トランジスタＱｕのエミッタ上に延在しコンタクトホールＥＣを通じてエミッタと電気的に接続されている。

さらに、行列状に配置された複数の単位トランジスタＱｕのベースは、ベース用の第１層配線１０ＬＢ１（１０Ｌ１）に電気的に接続され、さらに、スルーホールＴＨ１を通じて第１層配線１０Ｌ１の上層の第２層配線１０ＬＢ２（１０Ｌ２）と電気的に接続されて１つに纏められている。

図１４は図１０〜図１３のＸ２−Ｘ２線の断面図を示している。組を成す２個の半導体島領域ＳＡ１は、深い溝型の分離部２ｂによって互いに電気的に分離されている。したがって、半導体層１ｃにおいては、組を成す２個の半導体島領域ＳＡ１の各々に配置された単位トランジスタＱｕ，Ｑｕは互いに電気的に分離されている。ただし、その２個の単位トランジスタＱｕ，Ｑｕの各々のベース電極９Ｂ（第１層配線１０ＬＢ１）は共通に使用されるようになっている。すなわち、２個の単位トランジスタＱｕ，Ｑｕのベース引出電極５は、２個の半導体島領域ＳＡ１の隣接間における分離部２ａ上に延在し、一体的にパターニングされて互いに電気的に接続されている。そして、この一体的にパターニングされたベース引出電極５はコンタクトホールＢＣを通じて１つのベース電極９Ｂ（ベース用の第１層配線１０ＬＢ１）と電気的に接続されている。このように、２個の単位トランジスタＱｕ，Ｑｕのベース電極９Ｂを共通とすることにより、それら単位トランジスタＱｕ，Ｑｕの隣接間隔を狭くすることができるので、複数の単位トランジスタＱｕの一群の全体的なレイアウト面積を縮小できる。これ以外の構成は、前記図２（ｃ）で説明したのと同じである。

次に、上記ｐｎｐ型のトランジスタＱ２の構成を図１５〜図１９により詳細に説明する。図１５はトランジスタＱ２の形成領域におけるＳＯＩ基板１の要部平面図であって半導体島領域ＳＡ２とコンタクトホールＢＣ，ＥＣ，ＣＣとの平面位置関係を示したレイアウト平面図を示している。１個の半導体島領域ＳＡ２の領域内には、１個のベース用のコンタクトホールＢＣと、２個のエミッタ用のコンタクトホールＥＣと、２個のコレクタ用のコンタクトホールＣＣとが配置されている。ベース用のコンタクトホールＢＣは、半導体島領域ＳＡ２の中央に配置されている。エミッタ用のコンタクトホールＥＣは、ベース用のコンタクトホールＢＣの左右両側に配置され、さらにその外側にコレクタ用のコンタクトホールＣＣが配置されている。

図１６は図１５と同一箇所における第１層配線１０Ｌ１および第２層配線１０Ｌ２のレイアウト平面図、図１７は図１６の要部拡大平面図であって半導体島領域ＳＡ２、第１層配線１０Ｌ１および第２層配線１０Ｌ２を重ねて示したレイアウト平面図、図１８は図１７の第１層配線１０Ｌ１、半導体島領域ＳＡ２およびコンタクトホールＢＣ，ＣＣ，ＥＣの平面位置関係を示したレイアウト平面図をそれぞれ示している。第１層配線１０Ｌ１（１０ＬＣ１，１０ＬＥ１，１０ＬＢ１）および第２層配線１０Ｌ２（１０ＬＢ２）の配線接続の仕方は、コレクタ用の第１層配線１０ＬＣ１とエミッタ用の第１層配線１０ＬＥ１の配置が上下反転しただけで、それ以外は図１０〜図１３で説明したのと同じなので説明を省略する。

図１９は図１５〜図１８のＸ３−Ｘ３線の断面図を示している。深い溝型の分離部２ｂおよび半導体層１ｃによって取り囲まれ分離された１つの半導体島領域ＳＡ２内のコレクタ領域３ｂ１には、２個のコレクタ引出領域３ｃ１，３ｃ１が形成されている。この２個のコレクタ引出領域３ｃ１，３ｃ１は、それぞれコンタクトホールＣＣを通じてコレクタ電極９Ｃ，９Ｃ（第１層配線１０ＬＣ１）と電気的に接続されている。また、その１つの半導体島領域ＳＡ２内のベース領域３ｂ１には、２個のエミッタ領域６ａ１，６ａ１が離間した状態で形成されている。この２個のエミッタ領域６ａ１，６ａ１は、それぞれエミッタ電極７ａ１，７ａ１およびコンタクトホールＥＣを通じてエミッタ電極９Ｅ，９Ｅ（第１層配線１０ＬＥ１）と電気的に接続されている。さらに、ベース領域４ａ１は、２個のエミッタ領域６ａ１，６ａ１の間に配置されたコンタクトホールＢＣを通じてベース電極９Ｂ（第１層配線１０ＬＢ１）と電気的に接続されている。このような構成以外は、前記図２（ｂ）で説明したのと同じである。

次に、本実施の形態の半導体集積回路装置の製造方法の一例を図２０によって説明する。

まず、半導体集積回路装置の設計に必要なデバイスパラメータ（例えば抵抗や容量）を求める。デバイスパラメータは、例えば抵抗、容量（寄生容量を含む）、耐圧および各種電流等のような半導体集積回路装置の素子（ここでは特にトランジスタ）の電気的特性を表すパラメータであり、回路設計の基準となるものである（工程１００）。続いて、デバイスパラメータを基準として、所望の半導体集積回路の設計を行う。ここではトランジスタレベルの回路構成と素子特性を決定する（工程１０１）。続いて、回路設計で設計された回路図（回路接続データ）に基づいて素子の配置およびそれらの間を配線する。この際、本実施の形態では、レイアウト平面上に上記複数の単位トランジスタＱｕをレイアウトし、これを配線によって接続することで所定のトランジスタ（上記トランジスタＱ〜Ｑ１０等）を形成する。この際、各トランジスタ（上記トランジスタＱ〜Ｑ１０等）の形成領域には、そのトランジスタを作成するのに必要な数よりも若干多くの単位トランジスタＱｕを配置する（工程１０２）。続いて、このようにして作成された半導体集積回路装置において、どれ位の寄生容量または抵抗がつくかを抽出した後、回路シミュレーションを行う（工程１０３）。

次いで、回路シミュレーションによって求められた半導体集積回路装置の寄生容量値や抵抗値に基づいて、各大電流トランジスタ（上記トランジスタＱ〜Ｑ１０等）における単位トランジスタＱｕの並列接続数を決定する（工程１０４）。ここでは、回路に接続される単位トランジスタＱｕの数を調節することで、半導体集積回路装置の寄生容量値や抵抗値を調節する。例えば設計された半導体集積回路装置に対して回路シミュレーションを行うと、その半導体集積回路装置の寄生容量値や抵抗値が許容値よりも上回る場合がある。その場合には、回路に接続されている単位トランジスタＱｕの幾つかを回路から切り離すことで、その寄生容量や抵抗を下げることができる。上記のようにレイアウト設計時（工程１０２）に単位トランジスタＱｕを必要数より多めに配置しておいたのは、このような若干の修正が必要となることを見越したものである。すなわち、容量等の合わせ込みを単位トランジスタＱｕの接続、非接続で行うためである。

本発明者らが検討した技術（大電流トランジスタを、単位トランジスタで構成せず、はじめから１個（１種類）のトランジスタで形成してしまう技術）では、上記のような寄生容量等による修正に際して、素子の配置の段階、すなわち、レイアウト設計の段階からやり直さなければならない。したがって、手間のかかる面倒な作業であり、設計時間に大幅な遅れを招く原因となっている。これに対して、本実施の形態では、寄生容量等の増加を招く余分な単位トランジスタＱｕを回路から切り離せば良いだけである。その切り離しは、例えば単位トランジスタＱｕと配線とを結ぶコンタクトホールを配置しないようにするか、配線自体を部分的に無くせば良いだけである。すなわち、いずれの方法も配線の一部を変更するだけで済むので、比較的容易であり、設計時間の大幅な短縮が可能となる。

このようにして容量等の合わせ込みを行った後、作成された設計図を基に、フォトマスクを作成する（工程１０５）。そして、そのフォトマスクを用いた露光処理によって実際にウエハ（ＳＯＩ基板１）上にデバイスパターンを形成し、半導体集積回路装置を形成する（工程１０６）。その後、製造された半導体集積回路装置（半導体チップ）の特性評価を行う（工程１０７）。

（実施の形態２）
本実施の形態においては、単位トランジスタの変形例を説明する。図２１は、本実施の形態のｎｐｎ型の単位トランジスタＱｕの要部断面図を示している。本実施の形態においては、深い溝型の分離部２ｂおよび絶縁層１ｂによって取り囲まれ分離された半導体島領域ＳＡのコレクタ領域内に、２個のベース領域４ａ２が設けられ、その各々のベース領域４ａ２内にエミッタ領域６ａ２が設けられている。なお、ベース領域４ａ２およびエミッタ領域６ａ２を４個以上設けても良い。

図２２および図２３は、その具体例の平面図を示している。図２２および図２３は単位トランジスタＱｕの平面図である。図２２では、半導体島領域ＳＡ、第１，第２層配線１０Ｌ１，１０Ｌ２を重ねて示し、図２３では半導体島領域ＳＡおよび第１層配線１０Ｌ１を重ねて示した。

本実施の形態では、１個の半導体島領域ＳＡ内の１個の単位トランジスタＱｕが、２個のｎｐｎ型の小電流トランジスタを並列接続することで構成している。したがって、１個の半導体島領域ＳＡには、ベース、エミッタおよびコレクがそれぞれ２個ずつ配置されている。単位トランジスタＱｕを構成する小電流トランジスタのエミッタ幅は、例えば０．３μｍ、エミッタ長さは、例えば１０μｍ程度である。そして、このような単位トランジスタＱｕが２５個配置されて、１つの大電流トランジスタが形成されている。

半導体島領域ＳＡは、図２２および図２３の列方向（Ｙ方向）に沿って複数個並んで配置されている。その半導体島領域ＳＡの列の両側にコレクタ用の第１層配線１０ＬＣ１（１０Ｌ１）と、エミッタ用の第１層配線１０ＬＥ１（１０Ｌ１）との幅広配線部が配置されている。すなわち、このコレクタ用の第１層配線１０ＬＣ１の幅広配線部と、エミッタ用の第１層配線１０ＬＥ１の幅広配線部とは、互いに櫛歯状にかみ合うように配置されている。

コレクタ用の第１層配線１０ＬＣ１の幅広配線部の一部は、図２２および図２３の行方向（Ｘ方向）に沿って各単位トランジスタＱｕのコレクタまで延在し、コレクタ用のコンタクトホールＣＣを通じてコレクタ引出領域と電気的に接続されている。これにより、各単位トランジスタＱｕのコレクタが互いに電気的に接続されている。また、第１層配線１０ＬＥ１の幅広配線部も、図２２および図２３の行方向（Ｘ方向）に沿って各単位トランジスタＱｕのエミッタまで延在し、エミッタ用のコンタクトホールＥＣを通じてエミッタ領域と電気的に接続されている。これにより、各単位トランジスタＱｕのエミッタが互いに電気的に接続されている。なお、ここでも図面を見易くするためにコンタクトホールＢＣ，ＥＣ，ＣＣの幅の方が、第１層配線１０ＬＢ１，１０ＬＥ１，１０ＬＣ１よりも幅広になっているが、実際はコンタクトホールＢＣ，ＥＣ，ＣＣの幅の方が第１層配線１０ＬＢ１，１０ＬＥ１，１０ＬＣ１の幅よりも狭い。

ベース領域４ａ２は、ベース用のコンタクトホールＢＣを通じて第１層配線１０ＬＢ１（１０Ｌ１）と電気的に接続されている。このベース用の第１層配線１０ＬＢ１は、図２２および図２３の行方向に延びる短い平面帯状のパターンからなる。各単位トランジスタＱｕのベース用の第１層配線１０ＬＢ１は、その上層の第２層配線１０ＬＢ２（１０Ｌ２）と電気的に接続されている。これにより、各単位トランジスタＱｕのベースが互いに電気的に接続されている。ベースを第１，第２層配線１０ＬＢ１，１０ＬＢ２の比較的細い配線で引き出す構造としたのは、ベースに流れる電流が、コレクタやエミッタに流れる電流に比べると少ないからである。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば前記実施の形態においては、配線を通常の配線構造とした場合について説明したが、これに限定されるものではなく、例えば絶縁膜に形成された溝内に導体膜を埋め込むことで配線またはプラグを形成する、いわゆるダシマン法または配線溝とホールとを同一導体材料で埋め込むデュアルダマシン法による配線構造としても良い。

また、前記実施の形態におけるＳＯＩ基板として、例えばＳＯＳ基板（Silicon On Sapphire）等のように支持基板を有しないようなＳＯＩ基板を用いても良い。

また、ＳＯＩ基板の製造方法は、ウエハの貼り合わせ法に限定されるものではなく種々変更可能であり、例えば半導体基板に酸素イオンを打ち込むことで絶縁層を形成する、いわゆるＳＩＭＯＸ（Separation by Implanted Oxygen）を用いても良い。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるアナログ−デジタル混載回路に適用した場合について説明したが、それに限定されるものではなく、例えばＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）またはフラッシュメモリ（ＥＥＰＲＯＭ；Electric Erasable Programmable Read Only Memory）等のようなメモリ回路を同一ＳＯＩ基板に設けている半導体集積回路装置にも適用できる。

１ ＳＯＩ基板
１ａ 支持基板
１ｂ 絶縁層
１ｃ 半導体層
２ａ 浅い分離部
２ｂ 深い溝型の分離部（素子分離用溝）
３ａ１，３ａ２ 埋込コレクタ領域
３ｂ１，３ｂ２ コレクタ領域
３ｃ１，３ｃ２ コレクタ引出領域
４ａ１．４ａ２ ベース領域
４ｂ１ ベース引出領域
５ ベース引出電極
６ａ１，６ａ２ エミッタ領域
７ａ１，７ａ２ エミッタ電極
８ 絶縁膜
９Ｂ ベース電極
９Ｅ エミッタ電極
９Ｃ コレクタ電極
１０Ｌ１ 第１層配線
１０ＬＢ１ 第１層配線
１０ＬＥ１ 第１層配線
１０ＬＣ１ 第１層配線
１０Ｌ２ 第２層配線
１０ＬＢ２ 第２層配線
１０Ｌ３ 第３層配線
Ｑ，Ｑ１〜Ｑ１０ バイポーラトランジスタ
Ｑｕ 単位バイポーラトランジスタ
ＳＡ，ＳＡ１，ＳＡ２ 半導体島領域
ＢＣ，ＥＣ，ＣＣ コンタクトホール
ＤＲＶ ドライバ回路

Claims (4)

1. 支持基板、絶縁層、半導体層の順に積層された基板であって、該積層基板の前記半導体層の主面に回路素子を形成するためのＳＯＩ基板と、
   前記ＳＯＩ基板の半導体層を横切る素子分離用溝によって互いに分離された複数の素子形成領域であって、該複数の素子形成領域は前記素子分離用溝によって互いに同一サイズに区画されて成る複数の半導体島領域と、
   前記半導体層の主面に形成されたエミッタ領域、ベース領域およびコレクタ領域を有する単位バイポーラトランジスタであって、前記複数の半導体島領域のそれぞれに形成された一または複数の前記単位バイポーラトランジスタと、
   互いに同一サイズの、複数の前記単位バイポーラトランジスタのエミッタ領域、ベース領域およびコレクタ領域を互いに並列接続することによって、所望の電気的特性を持つ１個のトランジスタとして機能させると共に、複数の前記単位バイポーラトランジスタのいずれかにて発生する熱を放散するための複数の相互配線と
   を有し、
   行方向および列方向に各々一定距離離して配置された複数の前記単位バイポーラトランジスタ間の分離部の直上に、前記複数の相互配線のうちの少なくとも一つの前記相互配線の全部を配置し、かつ、その他の前記相互配線のいくつかについては、前記相互配線の延在方向における前記相互配線の一部を前記分離部の直上に配置し、
   前記電気的特性は、許容電流、増幅利得、ベース抵抗、および雑音指数の少なくともいずれか１つを含む特性である
   ことを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   前記複数の半導体島領域は互いに隣接して前記ＳＯＩ基板の前記半導体層に行列状に形成されて成る
   ことを特徴とする半導体集積回路装置。
3. 請求項２記載の半導体集積回路装置において、
   前記相互配線は行方向に配置された前記各半導体島領域のエミッタ領域、ベース領域およびコレクタ領域のそれぞれを電気的に共通接続するエミッタ配線、ベース配線およびコレクタ配線と、
   各行方向におけるエミッタ配線、ベース配線およびコレクタ配線を列方向においてそれぞれ共通接続するためのエミッタ共通配線、ベース共通配線およびコレクタ共通配線と
   を有することを特徴とする半導体集積回路装置。
4. 請求項３記載の半導体集積回路装置において、
   前記行方向に延在するエミッタ配線、ベース配線およびコレクタ配線は、前記列方向に延在するエミッタ共通配線、ベース共通配線およびコレクタ共通配線より下層の配線によって形成されて成る
   ことを特徴とする半導体集積回路装置。

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