本願発明を詳細に説明する前に、本願における用語の意味を説明すると次の通りである。
1.SOI(Silicon On Insulator)基板とは、絶縁層上に半導体層を設けて成る半導体基板をいう。この半導体層に集積回路素子が形成される。一般的に支持基板上に絶縁層を介して半導体層を設けて成る。また、半導体層に形成されるバイポーラトランジスタ素子は、絶縁素子分離用溝によって隣接する他の領域から分離されている。
2.同一サイズまたは同一のトランジスタとは、流すことが可能な電流(許容電流)が同一のトランジスタをいう。すなわち、最適電流値が同一のトランジスタをいう。最適電流値とは、トランジスタが最も良好な電流利得、雑音指数等のような電気的特性を示した時のコレクタ電流値をいう。構造的には、同一サイズの単位トランジスタとは、SOI基板の半導体層に形成され、絶縁素子分離用溝で取り囲まれた四角形などの半導体島領域(トランジスタ素子形成領域)の平面的な占有面積、形状、あるいは寸法(長さおよび幅の寸法)のいずれかが互いに実質的に同一で、その同一の素子形成領域内にエミッタ領域、ベース領域およびコレクタ領域が形成されたものをいう。したがって、特に、限定されないが、エミッタの平面的な長さおよび幅の寸法(サイズ)、並びにコレクタ接合面積は単位トランジスタ相互間で同一とし、さらに互いに並列接続するために必要なエミッタ領域、ベース領域およびコレクタ領域の各領域に対するコンタクト領域(電極取り出し領域)の形状あるいは寸法(長さおよび幅の寸法)も単位トランジスタ相互間で同一とすることが好ましい。さらに、本発明では、素子分離用溝に取り囲まれた半導体島領域内に形成される単位トランジスタは、マルチエミッタ構造でも良い。この場合も、エミッタの幅および長さの寸法は、互いに同一であることが好ましい。単位トランジスタのエミッタ接合およびコレクタ接合の各深さについても、トランジスタ相互間で同一であることが好ましい。製法的に見た場合、複数の単位トランジスタ間の素子領域、エミッタ領域、ベース領域、およびコレクタ領域の各サイズをトランジスタ相互間で互いに同一とすることによって、各製造工程で必要とするフォトリソグラフィ用マスクの製作を簡単にすることができる。
3.並列接続されるトランジスタの最小単位サイズは、基本的に半導体集積回路装置の中で使用されている所定の回路の特性を考慮して最小寸法を決めている。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、本実施の形態では、バイポーラトランジスタをトランジスタと略す。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
(実施の形態1)
図1(a)は、本実施の形態の半導体集積回路装置を構成するトランジスタQを示している。このトランジスタQは、比較的大電流を流すことが可能な大電流トランジスタであり、導電形式はnpn型またはpnp型のいずれでも良い。
図1(b)は、図1(a)のトランジスタQの回路構成を示している。トランジスタQは、同一サイズの複数の単位トランジスタQuを並列接続することで形成されている。すなわち、複数の単位トランジスタQuの各ベースはベース用の配線で、各エミッタはエミッタ用の配線で、各コレクタはコレクタ用の配線で互いに電気的に接続されている。
図1(c)は、図1(a),(b)のトランジスタQのデバイス構造を模式的に示している。本実施の形態においては、トランジスタQを構成する各単位トランジスタQuが、互いに完全に電気的に分離された状態で、SOI基板1の半導体層に配置されている。すなわち、SOI基板1の主面には、例えば平面四角形状に区分けされた複数の半導体島領域SAが行列状に規則的に近接して配置されている。各半導体島領域SAは、後述する深い溝型の分離部とSOI基板1の絶縁層とによって完全に電気的に分離されている。そして、この各半導体島領域SAに、単位バイポーラトランジスQuが形成されている。
図2は、図1の単位トランジスタQuのデバイス構造の一例を示している。図2(a)は単位トランジスタQuの平面図、(b)は単位トランジスタQuをpnp型とした場合の(a)のX1−X1線の断面図、(c)は単位トランジスタQuをnpn型とした場合の(a)のX1−X1線の断面図をそれぞれ示している。いずれも縦(バーティカル)型のトランジスタを例示しているが、横(ラテラル)型のトランジスタとしても良い。
SOI基板1は、支持基板1aと、その上に形成された絶縁層1bと、さらにその上に形成された半導体層1cとを有している。支持基板1aは、例えばn型の単結晶シリコン(Si)からなり、SOI基板1の機械的強度を確保する機能を有している。絶縁層1bは、例えば酸化シリコン(SiOx)からなり、その厚さは、例えば0.2〜0.5μm程度である。半導体層1cは、例えば単結晶シリコンからなり、この半導体層1cに集積回路素子が形成される。SOI基板1は、例えば貼り合わせ法によって形成されている。すなわち、単結晶シリコン等からなる2枚の半導体ウエハ(以下、単にウエハという)を絶縁層1bを介して貼り合わせた後、一方のウエハの裏面を研削および研磨し、さらに、その研削および研磨をしたウエハの裏面にコレクタ埋込層(後述の埋込コレクタ領域3a1,3a2)を形成した後、所定導電型の単結晶シリコン等をエピタキシャル法によって成長させることで形成されている。したがって、半導体層1cの単結晶シリコン層は、ウエハで形成された部分とエピタキシャル法で形成された部分とを有している。
半導体層1cの主面(集積回路素子形成面)の分離領域には、浅い分離部2aと、深い溝型の分離部(素子分離用溝)2bとが形成されている。浅い分離部2aは、例えばLOCOS(Local Oxidization of Silicon)法によって形成されている。集積回路素子の活性領域(アクティブ領域)の平面範囲は浅い分離部2aによって規定されている。この浅い分離部2aの底部は絶縁層1bには達しておらず、その下層には半導体層1cが残されている。この分離部2aは、LOSCOS法によるものに限定されるものではなく、例えば浅い溝型の分離部(SGI:Shallow Groove Isolation)で形成しても良い。この浅い溝型の分離部は、半導体層1cの主面から絶縁層1bに達しない程度の深さまで掘られた浅溝内に、例えば酸化シリコン膜等のような絶縁膜を埋め込むことで形成される。一方、上記深い溝型の分離部(Trench Isolation)2bは、浅い分離部2aの上面からその分離部2aおよび半導体層1cを貫通して絶縁層1bに達するように掘られた深い溝内に、例えば酸化シリコン膜等のような絶縁膜を埋め込むことで形成されている。この深い溝型の分離部2bおよび絶縁層1bによって取り囲まれ分離された半導体層1cの半導体島領域SAに、上記単位トランジスタQuは形成されている。したがって、各単位トランジスタQuは半導体層1cにおいて電気的に完全に分離されている。そして、単位トランジスタQuの分離部2bで取り囲まれた半導体島領域SAは、平面的にトランジスタ相互間で同一のサイズを有している。
図2(b),(c)において、半導体層1c(半導体島領域SA)には、それぞれ埋込コレクタ領域3a1,3a2が形成されている。埋込コレクタ領域3a1は、例えばホウ素(B)が含有されてp+型にされ、埋込コレクタ領域3a2は、例えばアンチモン(Sb)が含有されてn+型にされている。この埋込コレクタ領域3a1,3a2の上層には、それぞれコレクタ領域3b1,3b2およびコレクタ引出領域3c1,3c2が形成されている。コレクタ領域3b1は、例えばホウ素が含有されてp型にされ、コレクタ領域3b2には、例えばリン(P)またはヒ素(As)が含有されてn型にされている。また、コレクタ引出領域3c1は、例えばホウ素が含有されてp+型にされ、コレクタ引出領域3c2は、例えばリンまたはヒ素が含有されてn+型にされている。このコレクタ領域3b1,3b2と、コレクタ引出領域3c1,3c2とは、その間に設けられた浅い分離部2aによって分離されているが、それぞれ上記埋込コレクタ領域3a1,3a2を通じて互いに低抵抗な状態で電気的に接続されている。
上記コレクタ領域3b1,3b2の上層部には、それぞれベース領域4a1,4a2が形成されている。図2(b)のベース領域4a1は、例えばリンまたはヒ素(As)が含有されてn型にされている。このベース領域4a1には、ベース引出領域4b1が形成されている。このベース引出領域4b1は、例えばリンまたはヒ素が含有されてn+型にされている。一方、図2(c)のベース領域4a2は、例えばホウ素が含有されてp型にされている。このベース領域4a2には、例えばp型の多結晶シリコンからなるベース引出電極5が電気的に接続されている。このベース引出電極5の他端側は浅い分離部2a上に延在した状態でパターン形成されている。
上記ベース領域4a1,4a2の上層には、エミッタ領域6a1,6a2が形成されている。図2(b)のエミッタ領域6a1は、例えばホウ素が含有されてp+型にされている。このエミッタ領域6a1には、例えばp型の多結晶シリコンからなるエミッタ引出電極7a1が電気的に接続されている。一方、図2(c)のエミッタ領域6a2は、例えばリンまたはヒ素が含有されてn+型にされている。このエミッタ領域6a2には、例えばn型の多結晶シリコンからなるエミッタ引出電極7a2が電気的に接続されている。なお、このエミッタ引出電極7a2と、上記ベース引出電極5とは絶縁されている。
並列接続される単位トランジスタQuの占有面積が互いに同一サイズであることに加え、単位トランジスタQuのエミッタの幅および長さは、1つの半導体集積回路装置内で共通する寸法となっている。エミッタの幅の値は、一般的に、所定の製品または時代の技術において、良好なトランジスタ特性を得ることが可能な最小寸法である。エミッタ幅は、フォトリソグラフィ技術における最小加工寸法よりも小さくできる。なお、1つの半導体集積回路装置内で最小のエミッタ幅を持つ小電流トランジスタを単位トランジスタとし、その最小のエミッタ幅の2倍以上のエミッタ幅を持つトランジスタを前記大電流トランジスタと定義することもできる。エミッタ長(エミッタ幅に対して交差する長手方向の寸法)は、単位トランジスタQuが必要とするコレクタ電流値等によって変わる。
このような半導体層1cおよび分離部2a,2b上には、例えば酸化シリコン膜からなる絶縁膜8が堆積されている。絶縁膜8上には、ベース電極9B、エミッタ電極9Eおよびコレクタ電極9Cが形成されている。ベース電極9B、エミッタ電極9Eおよびコレクタ電極9Cは、例えばアルミニウムまたはアルミニウム合金等のような金属からなる。図2(b)において、ベース電極9Bは、コンタクトホールBCを通じてベース引出領域4b1と電気的に接続されている。また、エミッタ電極9Eは、コンタクトホールECを通じてエミッタ電極7a1と電気的に接続されている。さらにコレクタ電極9Cは、コンタクトホールCCを通じてコレクタ引出領域3c1と電気的に接続されている。一方、図2(c)において、ベース電極9Bは、コンタクトホールBCを通じてベース引出電極5と電気的に接続されている。また、エミッタ電極9Eは、コンタクトホールECを通じてエミッタ電極7a2と電気的に接続されている。さらにコレクタ電極9Cは、コンタクトホールCCを通じてコレクタ引出領域3c2と電気的に接続されている。コンタクトホールBC,EC,CCは、並列接続トランジスタ相互間で同一サイズにすることが好ましい。
図3は、同一のSOI基板1の主面(半導体層1cの主面)上における半導体島領域SAの配置の一例を示している。領域A1は、上記所望の電気的特性の1つのトランジスタQを形成するのに、例えば1個の半導体島領域SAの1個の単位トランジスタQuを使用する領域を例示している。この場合、後述する配線を通じて半導体集積回路装置に組み込まれる。領域A2は、例えば4個の同一サイズの半導体島領域SAの4個の単位トランジスタQuを使用する領域、領域A3は、12個の同一サイズの半導体島領域SAの12個の単位トランジスタQuを使用する領域をそれぞれ例示している。領域A2,A3では、複数の半導体島領域SAが図3の縦横方向(X,Y方向)に沿って行列状に規則的に並んで配置されている。この場合、各領域A2,A3の各々において、各単位トランジスタQuのエミッタ領域同士、ベース領域同士およびコレクタ領域同士を、後述する配線によって互いに接続することによって、所望の電気的特性を持つトランジスタQを形成する。
図4は、上記図1〜3で説明した複数の単位トランジスタQuの配線接続の一例を示している。ここでは、縦4列、横3行、合計12個の半導体島領域SA(単位トランジスタQu)が近接した状態で規則的に並んでSOI基板1上に配置されている場合が例示されている。各行の間および列中央は配線領域となっており、半導体島領域SAの隣接間隔が広くなっている。すなわち、ここでは配線領域が浅い分離部2a上に配置されている場合が例示されている。
図4の列方向(Y方向)の複数の単位トランジスタQuにおけるベース領域同士、エミッタ領域同士およびコレクタ領域同士は、列方向(Y方向)に延在する帯状の第1層配線10L1で互いに電気的に接続されている。しかし、第1層配線10L1は、一般的に線幅を充分広く取れないので、単位トランジスタQuに流せる最大電流が第1層配線10L1で律則され、列方向に配置可能な単位トランジスタQuの数が制限されてしまうことになる。このような制限を受けないようにするには、配線構成として第1層配線10L1の他に、第1層配線10L1よりも上層に配置され、第1層配線10L1よりも幅広とすることが可能な第2層配線以上の配線を使用することが好ましい。ここでは、各行の間の配線領域に第2層配線10L2を配置し、列中央の配線領域に第3層配線10L3を配置した場合を例示している。
第2層配線10L2は、第1層配線10L1の延在方向に対して直交する行方向(X方向)に延在されており、第1層配線10L1との交差領域においてスルーホールTH1を通じて第1層配線10L1と電気的に接続されている。すなわち、各行間の配線領域において最上行の第2層配線10L2は、スルーホールTH1を通じて第1層配線10L1に接続され、さらにコンタクトホールBCを介して単位トランジスタQuのベース領域と電気的に接続されている。また、各行間の配線領域において中央行の第2層配線10L2は、スルーホールTH1を通じて第1層配線10L1に接続され、さらにコンタクトホールECを介して単位トランジスタQuのエミッタ領域と電気的に接続されている。さらに、各行間の配線領域において最下行の第2層配線10L2は、スルーホールTH1を通じて第1層配線10L1に接続され、さらにコンタクトホールCCを介して単位トランジスタQuのコレクタ引出領域と電気的に接続されている。このようなスルーホールTH1は、単位トランジスタQuから最短距離になるように配置することが好ましい。これにより、各単位トランジスタQuへの電流供給効率のバランスを向上させることができる。
第3層配線10L3は、第2層配線10L2の上層に配置され、第2層配線10L2よりも幅広に形成されている。この第3層配線10L3は、第2層配線10L2の延在方向に対して直交する列方向(Y方向)に延在されており、第2層配線10L2との交差領域においてスルーホールTH2を通じて第2層配線10L2と電気的に接続されている。すなわち、列中央の配線領域において最左列の第3層配線10L3は、スルーホールTH2を通じて、各行間の配線領域において最上行の第2層配線10L2に接続されている。また、列中央の配線領域において中央列の第3層配線10L3は、スルーホールTH2を通じて、各行間の配線領域において中央行の第2層配線10L2に接続されている。さらに、列中央の配線領域において最右央の第3層配線10L3は、スルーホールTH2を通じて、各行間の配線領域において最下行の第2層配線10L2に接続されている。
このような第3層配線10L3を配置した理由は、仮に第3層配線10L3を配置しないとすると、行方向に配置可能な単位トランジスタQuの数が第2層配線10L2の給電能力に律則されることなり、行方向に配置可能な単位トランジスタQuの数が制限されてしまうので、その制限を受けないようにするためである。行方向に配置する単位トランジスタQuの数を増やしたい場合には、第3層配線10L3の幅あるいは断面積を大きくすれば良い。なお、第1〜第3層配線10L1〜10L3は、例えばアルミニウムまたはアルミニウム合金等のような金属からなる。また、第1〜第3層配線10L1〜10L3は、相互配線であり、それぞれにおいて、単位トランジスタQuのベース領域と接続されるものはベース配線またはベース共通配線、エミッタ領域と接続されるものはエミッタ配線またはエミッタ共通配線、コレクタ引出領域と接続されるものはコレクタ配線またはコレクタ共通配線である。
図5は、上記スルーホールTH1の配置の変形例を示している。図5では図4の要部のみを拡大して示している。ベース用の第1層配線10L1は、行間の配線領域において中央の第2層配線10L2とスルーホールTH1を通じて電気的に接続されている。エミッタ用の第1層配線10L1は、行間の配線領域において最上行の第2層配線10L2とスルーホールTH1を通じて電気的に接続されている。さらに、コレクタ用の第1層配線10L1は、行間の配線領域において最下行の第2層配線10L2とスルーホールTH1を通じて電気的に接続されている。これ以外の構成は、図4と同じである。これにより、Y方向に延びる第3層配線のベース、エミッタおよびコレクタの位置を変更できる。
また、図6および図7は、上記スルーホールTH1の配置のさらに他の変形例を示している。図6はSOI基板の要部平面図を示し、図7は図6の第2層配線10L2を取り除いた状態を示している。ここでは、第1層配線10L1および第2層配線10L2の下地の絶縁膜をCMP(Chemical Mechanical Polish)法等によって平坦化することにより、ベースおよびコレクタに関わるスルーホールTH1を半導体島領域SA上(すなわち、半導体島領域SAの領域内)に配置することが可能とされている。もちろん、エミッタに関わるスルーホールTH1を含めて半導体島領域SA上に配置させても良い。これ以外の構成、図4と同じである。この構造では、配線領域を無くせる分、図4の場合に比べて、隣接する半導体島領域SA(すなわち、単位トランジスタQu)の隣接間隔を狭めることができるので、素子集積度を向上させることが可能となる。なお、図4〜図7では図面を見易くするために第1層配線10L1の幅を、コンタクトホールBC,EC,CCの幅よりも細く示したが、実際は、第1層配線10L1の幅の方がコンタクトホールBC,EC,CCの幅よりも広い。
このように、大電流トランジスタを、前記したような完全に分離された単位トランジスタQuで構成することにより、以下の効果を得ることができる。
第1に、半導体集積回路装置の設計の工数や手間を低減できる。本発明者らが検討した技術では、大電流トランジスタを1個のトランジスタで構成するものである。この技術では、必要電流(要求電流容量または要求特性)毎にトランジスタを用意する必要があり、用意するトランジスタの種類が多いため、それぞれのトランジスタに合わせてデバイスパラメータも多数必要となる。また、そのためにアナログ回路での特性のチューニングも非常に面倒である。これに対して、本実施の形態では、完全分離された単位トランジスタQuを用いて大電流トランジスタを設計することにより、1〜2種類の単位トランジスタQuを用意すれば、ほとんど全ての大電流トランジスタの設計を行うことができるので、デバイスパラメータを多数用意する必要がない。また、アナログ回路における特性のチューニングも単位トランジスタQuの並列接続数を変えるだけで対応できる。したがって、半導体集積回路装置の設計の自由度を向上させることができるので、その設計の工数や手間を大幅に低減できる。したがって、半導体集積回路装置の設計時間を短縮できる。また、設計費用を低減できる。さらに、製造面からも、特性を制御しなければならない素子の数を減らすことができるので、QC(Quality Control)工数の低減および歩留まりの向上に効果がある。
第2に、半導体集積回路装置の性能を向上させることができる。大電流トランジスタを1個のトランジスタで構成する上記本発明者らが検討した技術では、大電流容量を得るためにコレクタ−ベース接合およびエミッタ−ベース接合を大きくする必要があり、必然的に寄生容量および寄生抵抗等のような抵抗成分が増加してしまう。これに対して、本実施の形態では、上記のように完全分離され、1個当たりの寄生抵抗および寄生容量が非常に小さい単位トランジスタQuを用いて大電流トランジスタを構成するので、寄生容量および寄生抵抗を低減できる。本発明者らの測定結果によればトランジスタと支持基板との間の容量(コレクタ容量またはコレクタ出力容量)を上記本発明者らの検討技術の半分以下、あるいは1/3以下にまで下げることができた。このため、大電流トランジスタでのノイズの発生を低減でき、また、大電流トランジスタの動作速度の向上を推進できる。すなわち、高性能(低寄生容量および低寄生抵抗)で、大電流容量を許容する大電流トランジスタを提供することができる。
また、エミッタ幅の小さい高性能な単位トランジスタQuを用いて大電流トランジスタを形成するので、大電流トランジスタの性能(例えば電流増幅率や遮断周波数特性)を向上させることができる。エミッタ幅が相対的に小さいトランジスタは、エミッタ幅が相対的に大きなトランジスタに比べて電気的特性が良好であることが知られている。これを本発明者らの検討結果の一例を用いて説明する。比較対象の大電流トランジスタとして、そのエミッタ寸法(エミッタ幅×エミッタ長さ×個数)が、例えば2.25μm×14μm×10本、その全体面積が、例えば40μm×20μm=800μm2、必要なコレクタ電流(Ic)が、例えば50mAの1個のトランジスタを用意した。この場合のトランジスタの遮断周波数(fT)は、例えば14GHz、ベース抵抗(rbb)は、例えば7Ωであった。一方、小電流トランジスタ(単位トランジスタ)として、そのエミッタ寸法が、例えば0.2μm×4μm、全体面積が、例えば3.3μm×5.4μm=17.8μm2程度、コレクタ電流が、例えば1mAを用意した。この小電流トランジスタはSOI基板上に形成され完全に分離されている。この小電流トランジスタの遮断周波数(fT)は、例えば33GHz、ベース抵抗(rbb)は、例えば100Ωであった。例示した小電流トランジスタを用いて例示した大電流トランジスタを形成するには、大電流トランジスタに必要なコレクタ電流が50mAなので、小電流トランジスタを50個並列接続すれば良い。そのようにして構成された大電流トランジスタの遮断周波数(fT)は、例えば30GHz、ベース抵抗(rbb)は、例えば3Ω、コレクタ電流(Ic)は50mAであった。したがって、同じ50mAのコレクタ電流を得る場合でも、小電流トランジスタを並列接続した方が、遮断周波数を大幅に向上でき、また、ベース抵抗を大幅に低減することが可能であることが分かる。しかも、その全体面積は、3.5μm×6μm×50=1050μm2程度であり、大幅な面積の増大も生じていない。
第3に、単位トランジスタQuをSOI基板1上に設け、さらに完全分離していることにより、単位トランジスタQuの隣接間隔を狭めることができるので、面積の大幅な増大を招くことなく大電流トランジスタを形成することができる。なお、SOI基板構造を有しない一般的な半導体基板において、大電流トランジスタを小電流トランジスタで構成する場合、各小電流トランジスタの隣接間隔を大幅に離して配置しなければならないので、大電流トランジスタを小電流トランジスタで形成するメリットがなく、むしろ1個の大きなトランジスタで形成した方が設計および性能上においてメリットが大きい。したがって、本実施の形態のような大電流トランジスタを単位トランジスタQuで構成する発想自体が生じない。
第4に、単位トランジスタによる発熱部の分散および共通配線を介する熱放散により、熱伝達効率を良くすることができるので、熱設計を容易にすることができる。すなわち、許容電力損失を向上させることができる。
次に、本実施の形態の半導体集積回路装置の具体的な適用例を説明する。
本実施の形態の半導体集積回路装置は、例えばBiCMOS(Bipolar−Complementary Metal Oxide Semiconductor)回路またはC−Bip(Complementary Bipolar)回路等を有する通信用または産業用のアナログ−デジタル混載型集積回路である。デジタル回路のみの半導体集積回路装置に本実施の形態を適用することも効果はあるが、高度な特性チューニングが必要なアナログ回路を有する半導体集積回路装置に適用した方が特に効果が大きい。
図8は、この半導体集積回路装置の一部の出力回路を抜き出して示した回路図である。この出力回路は、B級プッシュプル増幅動作を行うドライバ回路DRVである。B級プッシュプル動作することで、1個のトランジスタでドライバ回路を形成した場合に比べて4倍の出力を得ることができ、雑音や歪みの少ない増幅が可能となっている。ここでは、例えば入力端子INに入力された1mA程度の振幅の信号を10mA程度の振幅の信号に増幅して出力端子OUTに出力することが可能となっている。このドライバ回路DRVは、トランジスタQ1〜Q10(前記大電流トランジスタに相当)および抵抗R1〜R10を有して成り、基準電位の電源V1と、高電位の電源V2との間に電気的に接続されている。なお、電源電圧V1は、例えば−5V程度、電源電圧V2は、例えば+5V程度である。また、バイアス調整用の電圧V3は、例えば−1V程度、電圧V4は、例えば+1V程度である。
このドライバ回路DRVのトランジスタQ1,Q3,Q4,Q6,Q7,Q10は、npn型のトランジスタからなり、トランジスタQ2,Q5,Q8,Q9は、pnp型のトランジスタからなる。このうち、トランジスタQ1,Q2は、上記プッシュプル動作を行う。また、トランジスタQ3,Q4,Q7,Q8はダイオード接続されている。トランジスタQ1〜Q4に必要なコレクタ電流(要求電流容量または要求特性)は、例えば24mA程度である。トランジスタQ5〜Q8に必要なコレクタ電流は、例えば8mA程度である。さらに、トランジスタQ9,Q10に必要なコレクタ電流は、例えば2mA程度である。
本実施の形態においては、各トランジスタQ1〜Q10が、上記単位トランジスタQuで構成されている。図9は、上記ドライバ回路DRVの形成領域における半導体島領域SAの配置の状態を示すSOI基板1の要部平面図である。ここで設けた単位トランジスタQuのエミッタ幅は、共通で、例えば0.3μm程度である。単位トランジスタQuのエミッタ長は、例えば5μmまたは5μmを標準としてその整数倍である。
npn型のトランジスタQ1の形成領域には、例えば2個の半導体島領域SA1が1組となってその組が12個、全部で24個の半導体島領域SA1が行列状に規則的に並んで配置されている。各半導体島領域SA1には、1個の単位トランジスタQuが形成されている。すなわち、トランジスタQ1は、24個の単位トランジスタQuで構成されている。これは、1個の単位トランジスタQuの最適コレクタ電流値を1mAとしたからである。すなわち、トランジスタQ1は、必要なコレクタ電流が24mAなので、24個の単位トランジスタQuで構成されている。また、2個の半導体島領域SA1で1組(2個の単位トランジスタQuで1組)としているのは、後述するように、2個の単位トランジスタQuのベース電極を共通とすることで、トランジスタQ1を形成するための半導体島領域SA1群のレイアウト面積を縮小できるからである。この1組、すなわち、2個の単位トランジスタQuで、1つの単位トランジスタとして定義することもできる。なお、npn型のトランジスタQ3,Q4の半導体島領域SA1の配置は、トランジスタQ1のそれと同じなので説明を省略する。
pnp型のトランジスタQ2の形成領域には、例えば12個の半導体島領域SA2が配置されている。各半導体島領域SA2には、例えば2個の単位トランジスタQuが配置されている。すなわち、このトランジスタQ2も、上記トランジスタQ1と同様の理由から、例えば24個の単位トランジスタQuで構成されている。1個の半導体島領域SA2内に2個の単位トランジスタQuを配置したのも上記と同様にレイアウト面積の縮小を図るためである。ここでも、この1個の半導体島領域SA2内の2個の単位トランジスタQuで1個の単位トランジスタとして定義することもできる。
pnp型のトランジスタQ5の形成領域には、上記と同様の半導体島領域SA2が図9の行方向(X方向)に4個並んで配置されている。すなわち、トランジスタQ5は、例えば8個の単位トランジスタQuで構成されている。これにより、トランジスタQ5に必要なコレクタ電流(8mA)を得ることが可能となっている。なお、pnp型のトランジスタQ8の半導体島領域SA2の配置は、トランジスタQ5のそれと同じなので説明を省略する。
npn型のトランジスタQ6の形成領域には、2個の半導体島領域SA1が1組となってその組が図9の行方向(X方向)に4個、合計8個の半導体島領域SA1が配置されている。すなわち、トランジスタQ6は、例えば8個の単位トランジスタQuで構成されており、トランジスタQ6に必要なコレクタ電流(8mA)を得ることが可能となっている。
npn型のトランジスタQ7の形成領域には、例えば8個の半導体島領域SA1がほぼ同じ間隔で近接した状態で図9の行方向(X方向)に並んで配置されている。すなわち、トランジスタQ7は、例えば8個の単位トランジスタQuで構成されており、トランジスタQ7に必要なコレクタ電流(8mA)を得ることが可能となっている。
pnp型のトランジスタQ9の形成領域には、1個の半導体島領域SA2が配置されている。すなわち、トランジスタQ9は、2個の単位トランジスタQuで構成されている。また、npn型のトランジスタQ10の形成領域には、2個の半導体島領域SA1が組をなした状態で配置されている。すなわち、トランジスタQ10は、2個の単位トランジスタQuで構成されている。
次に、上記npn型のトランジスタQ1の構成を図10〜図14により詳細に説明する。図10はトランジスタQ1の形成領域におけるSOI基板1の要部平面図であって半導体島領域SA1とコンタクトホールBC,EC,CCとの平面位置関係を示したレイアウト平面図を示している。組を成す2個の半導体島領域SA1の領域内にはエミッタおよびコレクタ用のコンタクトホールEC,CCが配置されている。組を成す2個の半導体島領域SA1の隣接間であって上記浅い分離部2aの領域にはベース用のコンタクトホールBCが配置されている。
図11は図10と同一箇所における第1層配線10L1および第2層配線10L2のレイアウト平面図、図12は図11の要部拡大平面図であって半導体島領域SA1、第1層配線10L1および第2層配線10L2を重ねて示したレイアウト平面図、図13は図12の第1層配線10L1、半導体島領域SA1およびコンタクトホールBC,CC,ECの平面位置関係を示したレイアウト平面図をそれぞれ示している。
行列状に配置された複数の単位トランジスタQuのコレクタは、コレクタ用の第1層配線10LC1(10L1)によって互いに電気的に接続されて1つに纏められている。コレクタ用の第1層配線10LC1は、行方向(X方向)に延在する幅広配線部と、これに対して交差する列方向(Y方向)に延在する幅広配線部とを有している。その行方向に延在する幅広配線部は、その一部が列方向に延びて、行方向に沿って配置された複数の単位トランジスタQuのコレクタと電気的に接続されている。また、第1層配線10LC1の列方向に延在する幅広配線部は、その一部が幅広配線部の左右の単位トランジスタQuのコレクタ上に延在しコンタクトホールCCを通じてコレクタと電気的に接続されている。
また、行列状に配置された複数の単位トランジスタQuのエミッタは、エミッタ用の第1層配線10LE1(10L1)によって互いに電気的に接続されて1つに纏められている。エミッタ用の第1層配線10LE1は、上記コレクタ用の第1層配線10LC1と櫛歯状にかみ合わされるようにレイアウトされている。すなわち、エミッタ用の第1層配線10LE1も、行方向(X方向)に延在する幅広配線部と、これに対して交差する列方向(Y方向)に延在する幅広配線部とを有している。その行方向に延在する幅広配線部は、その一部が列方向に延びて、行方向に沿って配置された複数の単位トランジスタQuのエミッタと電気的に接続されている。また、上記列方向に延在する幅広配線部は、その一部が幅広配線部の左右の単位トランジスタQuのエミッタ上に延在しコンタクトホールECを通じてエミッタと電気的に接続されている。
さらに、行列状に配置された複数の単位トランジスタQuのベースは、ベース用の第1層配線10LB1(10L1)に電気的に接続され、さらに、スルーホールTH1を通じて第1層配線10L1の上層の第2層配線10LB2(10L2)と電気的に接続されて1つに纏められている。
図14は図10〜図13のX2−X2線の断面図を示している。組を成す2個の半導体島領域SA1は、深い溝型の分離部2bによって互いに電気的に分離されている。したがって、半導体層1cにおいては、組を成す2個の半導体島領域SA1の各々に配置された単位トランジスタQu,Quは互いに電気的に分離されている。ただし、その2個の単位トランジスタQu,Quの各々のベース電極9B(第1層配線10LB1)は共通に使用されるようになっている。すなわち、2個の単位トランジスタQu,Quのベース引出電極5は、2個の半導体島領域SA1の隣接間における分離部2a上に延在し、一体的にパターニングされて互いに電気的に接続されている。そして、この一体的にパターニングされたベース引出電極5はコンタクトホールBCを通じて1つのベース電極9B(ベース用の第1層配線10LB1)と電気的に接続されている。このように、2個の単位トランジスタQu,Quのベース電極9Bを共通とすることにより、それら単位トランジスタQu,Quの隣接間隔を狭くすることができるので、複数の単位トランジスタQuの一群の全体的なレイアウト面積を縮小できる。これ以外の構成は、前記図2(c)で説明したのと同じである。
次に、上記pnp型のトランジスタQ2の構成を図15〜図19により詳細に説明する。図15はトランジスタQ2の形成領域におけるSOI基板1の要部平面図であって半導体島領域SA2とコンタクトホールBC,EC,CCとの平面位置関係を示したレイアウト平面図を示している。1個の半導体島領域SA2の領域内には、1個のベース用のコンタクトホールBCと、2個のエミッタ用のコンタクトホールECと、2個のコレクタ用のコンタクトホールCCとが配置されている。ベース用のコンタクトホールBCは、半導体島領域SA2の中央に配置されている。エミッタ用のコンタクトホールECは、ベース用のコンタクトホールBCの左右両側に配置され、さらにその外側にコレクタ用のコンタクトホールCCが配置されている。
図16は図15と同一箇所における第1層配線10L1および第2層配線10L2のレイアウト平面図、図17は図16の要部拡大平面図であって半導体島領域SA2、第1層配線10L1および第2層配線10L2を重ねて示したレイアウト平面図、図18は図17の第1層配線10L1、半導体島領域SA2およびコンタクトホールBC,CC,ECの平面位置関係を示したレイアウト平面図をそれぞれ示している。第1層配線10L1(10LC1,10LE1,10LB1)および第2層配線10L2(10LB2)の配線接続の仕方は、コレクタ用の第1層配線10LC1とエミッタ用の第1層配線10LE1の配置が上下反転しただけで、それ以外は図10〜図13で説明したのと同じなので説明を省略する。
図19は図15〜図18のX3−X3線の断面図を示している。深い溝型の分離部2bおよび半導体層1cによって取り囲まれ分離された1つの半導体島領域SA2内のコレクタ領域3b1には、2個のコレクタ引出領域3c1,3c1が形成されている。この2個のコレクタ引出領域3c1,3c1は、それぞれコンタクトホールCCを通じてコレクタ電極9C,9C(第1層配線10LC1)と電気的に接続されている。また、その1つの半導体島領域SA2内のベース領域3b1には、2個のエミッタ領域6a1,6a1が離間した状態で形成されている。この2個のエミッタ領域6a1,6a1は、それぞれエミッタ電極7a1,7a1およびコンタクトホールECを通じてエミッタ電極9E,9E(第1層配線10LE1)と電気的に接続されている。さらに、ベース領域4a1は、2個のエミッタ領域6a1,6a1の間に配置されたコンタクトホールBCを通じてベース電極9B(第1層配線10LB1)と電気的に接続されている。このような構成以外は、前記図2(b)で説明したのと同じである。
次に、本実施の形態の半導体集積回路装置の製造方法の一例を図20によって説明する。
まず、半導体集積回路装置の設計に必要なデバイスパラメータ(例えば抵抗や容量)を求める。デバイスパラメータは、例えば抵抗、容量(寄生容量を含む)、耐圧および各種電流等のような半導体集積回路装置の素子(ここでは特にトランジスタ)の電気的特性を表すパラメータであり、回路設計の基準となるものである(工程100)。続いて、デバイスパラメータを基準として、所望の半導体集積回路の設計を行う。ここではトランジスタレベルの回路構成と素子特性を決定する(工程101)。続いて、回路設計で設計された回路図(回路接続データ)に基づいて素子の配置およびそれらの間を配線する。この際、本実施の形態では、レイアウト平面上に上記複数の単位トランジスタQuをレイアウトし、これを配線によって接続することで所定のトランジスタ(上記トランジスタQ〜Q10等)を形成する。この際、各トランジスタ(上記トランジスタQ〜Q10等)の形成領域には、そのトランジスタを作成するのに必要な数よりも若干多くの単位トランジスタQuを配置する(工程102)。続いて、このようにして作成された半導体集積回路装置において、どれ位の寄生容量または抵抗がつくかを抽出した後、回路シミュレーションを行う(工程103)。
次いで、回路シミュレーションによって求められた半導体集積回路装置の寄生容量値や抵抗値に基づいて、各大電流トランジスタ(上記トランジスタQ〜Q10等)における単位トランジスタQuの並列接続数を決定する(工程104)。ここでは、回路に接続される単位トランジスタQuの数を調節することで、半導体集積回路装置の寄生容量値や抵抗値を調節する。例えば設計された半導体集積回路装置に対して回路シミュレーションを行うと、その半導体集積回路装置の寄生容量値や抵抗値が許容値よりも上回る場合がある。その場合には、回路に接続されている単位トランジスタQuの幾つかを回路から切り離すことで、その寄生容量や抵抗を下げることができる。上記のようにレイアウト設計時(工程102)に単位トランジスタQuを必要数より多めに配置しておいたのは、このような若干の修正が必要となることを見越したものである。すなわち、容量等の合わせ込みを単位トランジスタQuの接続、非接続で行うためである。
本発明者らが検討した技術(大電流トランジスタを、単位トランジスタで構成せず、はじめから1個(1種類)のトランジスタで形成してしまう技術)では、上記のような寄生容量等による修正に際して、素子の配置の段階、すなわち、レイアウト設計の段階からやり直さなければならない。したがって、手間のかかる面倒な作業であり、設計時間に大幅な遅れを招く原因となっている。これに対して、本実施の形態では、寄生容量等の増加を招く余分な単位トランジスタQuを回路から切り離せば良いだけである。その切り離しは、例えば単位トランジスタQuと配線とを結ぶコンタクトホールを配置しないようにするか、配線自体を部分的に無くせば良いだけである。すなわち、いずれの方法も配線の一部を変更するだけで済むので、比較的容易であり、設計時間の大幅な短縮が可能となる。
このようにして容量等の合わせ込みを行った後、作成された設計図を基に、フォトマスクを作成する(工程105)。そして、そのフォトマスクを用いた露光処理によって実際にウエハ(SOI基板1)上にデバイスパターンを形成し、半導体集積回路装置を形成する(工程106)。その後、製造された半導体集積回路装置(半導体チップ)の特性評価を行う(工程107)。
(実施の形態2)
本実施の形態においては、単位トランジスタの変形例を説明する。図21は、本実施の形態のnpn型の単位トランジスタQuの要部断面図を示している。本実施の形態においては、深い溝型の分離部2bおよび絶縁層1bによって取り囲まれ分離された半導体島領域SAのコレクタ領域内に、2個のベース領域4a2が設けられ、その各々のベース領域4a2内にエミッタ領域6a2が設けられている。なお、ベース領域4a2およびエミッタ領域6a2を4個以上設けても良い。
図22および図23は、その具体例の平面図を示している。図22および図23は単位トランジスタQuの平面図である。図22では、半導体島領域SA、第1,第2層配線10L1,10L2を重ねて示し、図23では半導体島領域SAおよび第1層配線10L1を重ねて示した。
本実施の形態では、1個の半導体島領域SA内の1個の単位トランジスタQuが、2個のnpn型の小電流トランジスタを並列接続することで構成している。したがって、1個の半導体島領域SAには、ベース、エミッタおよびコレクがそれぞれ2個ずつ配置されている。単位トランジスタQuを構成する小電流トランジスタのエミッタ幅は、例えば0.3μm、エミッタ長さは、例えば10μm程度である。そして、このような単位トランジスタQuが25個配置されて、1つの大電流トランジスタが形成されている。
半導体島領域SAは、図22および図23の列方向(Y方向)に沿って複数個並んで配置されている。その半導体島領域SAの列の両側にコレクタ用の第1層配線10LC1(10L1)と、エミッタ用の第1層配線10LE1(10L1)との幅広配線部が配置されている。すなわち、このコレクタ用の第1層配線10LC1の幅広配線部と、エミッタ用の第1層配線10LE1の幅広配線部とは、互いに櫛歯状にかみ合うように配置されている。
コレクタ用の第1層配線10LC1の幅広配線部の一部は、図22および図23の行方向(X方向)に沿って各単位トランジスタQuのコレクタまで延在し、コレクタ用のコンタクトホールCCを通じてコレクタ引出領域と電気的に接続されている。これにより、各単位トランジスタQuのコレクタが互いに電気的に接続されている。また、第1層配線10LE1の幅広配線部も、図22および図23の行方向(X方向)に沿って各単位トランジスタQuのエミッタまで延在し、エミッタ用のコンタクトホールECを通じてエミッタ領域と電気的に接続されている。これにより、各単位トランジスタQuのエミッタが互いに電気的に接続されている。なお、ここでも図面を見易くするためにコンタクトホールBC,EC,CCの幅の方が、第1層配線10LB1,10LE1,10LC1よりも幅広になっているが、実際はコンタクトホールBC,EC,CCの幅の方が第1層配線10LB1,10LE1,10LC1の幅よりも狭い。
ベース領域4a2は、ベース用のコンタクトホールBCを通じて第1層配線10LB1(10L1)と電気的に接続されている。このベース用の第1層配線10LB1は、図22および図23の行方向に延びる短い平面帯状のパターンからなる。各単位トランジスタQuのベース用の第1層配線10LB1は、その上層の第2層配線10LB2(10L2)と電気的に接続されている。これにより、各単位トランジスタQuのベースが互いに電気的に接続されている。ベースを第1,第2層配線10LB1,10LB2の比較的細い配線で引き出す構造としたのは、ベースに流れる電流が、コレクタやエミッタに流れる電流に比べると少ないからである。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば前記実施の形態においては、配線を通常の配線構造とした場合について説明したが、これに限定されるものではなく、例えば絶縁膜に形成された溝内に導体膜を埋め込むことで配線またはプラグを形成する、いわゆるダシマン法または配線溝とホールとを同一導体材料で埋め込むデュアルダマシン法による配線構造としても良い。
また、前記実施の形態におけるSOI基板として、例えばSOS基板(Silicon On Sapphire)等のように支持基板を有しないようなSOI基板を用いても良い。
また、SOI基板の製造方法は、ウエハの貼り合わせ法に限定されるものではなく種々変更可能であり、例えば半導体基板に酸素イオンを打ち込むことで絶縁層を形成する、いわゆるSIMOX(Separation by Implanted Oxygen)を用いても良い。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるアナログ−デジタル混載回路に適用した場合について説明したが、それに限定されるものではなく、例えばDRAM(Dynamic Random Access Memory)、SRAM(Static Random Access Memory)またはフラッシュメモリ(EEPROM;Electric Erasable Programmable Read Only Memory)等のようなメモリ回路を同一SOI基板に設けている半導体集積回路装置にも適用できる。