JPH07297273A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH07297273A JPH07297273A JP8144294A JP8144294A JPH07297273A JP H07297273 A JPH07297273 A JP H07297273A JP 8144294 A JP8144294 A JP 8144294A JP 8144294 A JP8144294 A JP 8144294A JP H07297273 A JPH07297273 A JP H07297273A
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- JP
- Japan
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- integrated circuit
- semiconductor integrated
- trench isolation
- semiconductor
- circuit device
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Abstract
(57)【要約】
【目的】 半導体基板上の素子に寄生する寄生容量を低
減する。 【構成】 半導体基板４に形成されたバイポーラトラン
ジスタＱ4 を二重のトレンチアイソレーション部３ａ，
３ｂによって取り囲むようにした。
減する。 【構成】 半導体基板４に形成されたバイポーラトラン
ジスタＱ4 を二重のトレンチアイソレーション部３ａ，
３ｂによって取り囲むようにした。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置技
術に関し、特に、高速動作が要求される半導体集積回路
装置に適用して有効な技術に関するものである。
術に関し、特に、高速動作が要求される半導体集積回路
装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】半導体基板に形成された互いに隣接する
素子間を電気的に分離する素子分離技術として、例えば
トレンチアイソレーション技術がある。
素子間を電気的に分離する素子分離技術として、例えば
トレンチアイソレーション技術がある。
【０００３】この技術は、半導体基板に深い溝を形成し
た後、その溝内に絶縁膜等を埋め込むことによって素子
分離部を構成する技術である。トレンチアイソレーショ
ン部は、通常、半導体集積回路素子を取り囲むように枠
状に配置され、本願発明者の検討した技術によれば、そ
の枠は一重の単層構造であった。
た後、その溝内に絶縁膜等を埋め込むことによって素子
分離部を構成する技術である。トレンチアイソレーショ
ン部は、通常、半導体集積回路素子を取り囲むように枠
状に配置され、本願発明者の検討した技術によれば、そ
の枠は一重の単層構造であった。
【０００４】なお、トレンチアイソレーション技術につ
いては、例えば株式会社オーム社、昭和５９年１１月３
０日発行「ＬＳＩハンドブック」Ｐ３９２に記載があ
り、トレンチアイソレーションの構造およびその形成方
法について説明されている。
いては、例えば株式会社オーム社、昭和５９年１１月３
０日発行「ＬＳＩハンドブック」Ｐ３９２に記載があ
り、トレンチアイソレーションの構造およびその形成方
法について説明されている。
【０００５】
【発明が解決しようとする課題】ところが、上記従来技
術においては、以下の問題があることを本発明者は見い
出した。
術においては、以下の問題があることを本発明者は見い
出した。
【０００６】すなわち、トレンチアイソレーション部に
絶縁膜を埋め込むので、その部分に寄生容量が形成され
てしまい、半導体集積回路の動作速度の向上が阻害され
る問題があった。
絶縁膜を埋め込むので、その部分に寄生容量が形成され
てしまい、半導体集積回路の動作速度の向上が阻害され
る問題があった。
【０００７】また、従来は、寄生容量を低減するのに、
接合面積を縮小したり、不純物濃度を低くしたりす
ることで対応していたが、これらの要素は、製造プロセ
スによってほぼ決ってしまい、一概に寄生容量のみを考
慮して設定することができない要素なので、すなわち、
製造プロセスが決ってしまえば寄生容量もほぼ決ってし
まうので、寄生容量を充分に低減することができず、半
導体集積回路の動作速度の向上を阻害する問題があっ
た。
接合面積を縮小したり、不純物濃度を低くしたりす
ることで対応していたが、これらの要素は、製造プロセ
スによってほぼ決ってしまい、一概に寄生容量のみを考
慮して設定することができない要素なので、すなわち、
製造プロセスが決ってしまえば寄生容量もほぼ決ってし
まうので、寄生容量を充分に低減することができず、半
導体集積回路の動作速度の向上を阻害する問題があっ
た。
【０００８】本発明の目的は、半導体基板上の素子に寄
生する容量を低減することのできる技術を提供すること
にある。
生する容量を低減することのできる技術を提供すること
にある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１１】すなわち、本発明の半導体集積回路装置
は、半導体基板に形成された半導体集積回路素子を取り
囲むトレンチアイソレーション部を二重以上の多重構造
としたものである。
は、半導体基板に形成された半導体集積回路素子を取り
囲むトレンチアイソレーション部を二重以上の多重構造
としたものである。
【００１２】また、本発明の半導体集積回路装置は、半
導体基板に形成された所定の半導体集積回路素子を取り
囲むトレンチアイソレーション部のみを二重以上の多重
構造としたものである。
導体基板に形成された所定の半導体集積回路素子を取り
囲むトレンチアイソレーション部のみを二重以上の多重
構造としたものである。
【００１３】また、本発明の半導体集積回路装置は、半
導体基板に形成された所定の半導体集積回路素子の一群
をトレンチアイソレーション部で取り囲み、前記所定の
半導体集積回路素子の各々が二重以上の多重構造のトレ
ンチアイソレーション部によって取り囲まれるようにし
たものである。
導体基板に形成された所定の半導体集積回路素子の一群
をトレンチアイソレーション部で取り囲み、前記所定の
半導体集積回路素子の各々が二重以上の多重構造のトレ
ンチアイソレーション部によって取り囲まれるようにし
たものである。
【００１４】さらに、本発明の半導体集積回路装置は、
半導体基板上に形成された半導体集積回路素子を分離す
るトレンチアイソレーション部の内側または外側の少な
くとも一方に、そのトレンチアイソレーション部に沿っ
てｐｎ接合分離部を設けたものである。
半導体基板上に形成された半導体集積回路素子を分離す
るトレンチアイソレーション部の内側または外側の少な
くとも一方に、そのトレンチアイソレーション部に沿っ
てｐｎ接合分離部を設けたものである。
【００１５】
【作用】上記した本発明の半導体集積回路装置によれ
ば、トレンチアイソレーション部を二重以上の多重構造
としたことにより、そのトレンチアイソレーション部に
囲まれる半導体集積回路素子に、複数のトレンチアイソ
レーション部によって形成される複数の容量を直列接続
したのと等しくなり、その半導体集積回路素子の実質的
な寄生容量を、その複数の容量の合成容量とすることが
できるので、その半導体集積回路素子に寄生する実質的
な寄生容量を大幅に低減することが可能となる。
ば、トレンチアイソレーション部を二重以上の多重構造
としたことにより、そのトレンチアイソレーション部に
囲まれる半導体集積回路素子に、複数のトレンチアイソ
レーション部によって形成される複数の容量を直列接続
したのと等しくなり、その半導体集積回路素子の実質的
な寄生容量を、その複数の容量の合成容量とすることが
できるので、その半導体集積回路素子に寄生する実質的
な寄生容量を大幅に低減することが可能となる。
【００１６】また、上記した本発明の半導体集積回路装
置によれば、半導体基板上に形成された全ての半導体集
積回路素子の各々を二重以上の多重構造のトレンチアイ
ソレーション部で取り囲むのではなく、例えば高速駆動
する半導体集積回路素子のみを二重以上の多重構造のト
レンチアイソレーション部によって取り囲むことによ
り、半導体集積回路装置の全体面積を大幅に増大させる
ことなく、高速駆動する半導体集積回路素子の寄生容量
を大幅に低減することが可能となる。
置によれば、半導体基板上に形成された全ての半導体集
積回路素子の各々を二重以上の多重構造のトレンチアイ
ソレーション部で取り囲むのではなく、例えば高速駆動
する半導体集積回路素子のみを二重以上の多重構造のト
レンチアイソレーション部によって取り囲むことによ
り、半導体集積回路装置の全体面積を大幅に増大させる
ことなく、高速駆動する半導体集積回路素子の寄生容量
を大幅に低減することが可能となる。
【００１７】また、上記した本発明の半導体集積回路装
置によれば、半導体集積回路素子毎に二重以上の多重構
造のトレンチアイソレーション部で取り囲むのではな
く、複数の半導体集積回路素子の一群をトレンチアイソ
レーション部で取り囲み、結果として個々の半導体集積
回路素子が二重以上の多重構造のアイソレーション部に
よって取り囲まれるようにしたことにより、半導体集積
回路装置の全体面積を大幅に増大させることなく、高速
駆動する半導体集積回路素子の一群の寄生容量を大幅に
低減することが可能となる。
置によれば、半導体集積回路素子毎に二重以上の多重構
造のトレンチアイソレーション部で取り囲むのではな
く、複数の半導体集積回路素子の一群をトレンチアイソ
レーション部で取り囲み、結果として個々の半導体集積
回路素子が二重以上の多重構造のアイソレーション部に
よって取り囲まれるようにしたことにより、半導体集積
回路装置の全体面積を大幅に増大させることなく、高速
駆動する半導体集積回路素子の一群の寄生容量を大幅に
低減することが可能となる。
【００１８】さらに、上記した本発明の半導体集積回路
装置によれば、トレンチアイソレーション部に沿ってｐ
ｎ接合分離部を設けたことにより、そのトレンチアイソ
レーション部に囲まれる半導体集積回路素子に、トレン
チアイソレーション部によって形成される容量と、ｐｎ
接合分離部によって形成される容量とを直列接続したの
と等しくなり、その半導体集積回路素子の実質的な寄生
容量を、その複数の容量の合成容量とすることができる
ので、その半導体集積回路素子に寄生する実質的な寄生
容量を大幅に低減することが可能となる。
装置によれば、トレンチアイソレーション部に沿ってｐ
ｎ接合分離部を設けたことにより、そのトレンチアイソ
レーション部に囲まれる半導体集積回路素子に、トレン
チアイソレーション部によって形成される容量と、ｐｎ
接合分離部によって形成される容量とを直列接続したの
と等しくなり、その半導体集積回路素子の実質的な寄生
容量を、その複数の容量の合成容量とすることができる
ので、その半導体集積回路素子に寄生する実質的な寄生
容量を大幅に低減することが可能となる。
【００１９】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００２０】（実施例１）図１は本発明の一実施例であ
る半導体集積回路装置の要部断面図、図２は図１の半導
体集積回路装置の要部回路図、図３は図１の半導体集積
回路装置における図２の回路部の平面図、図４および図
５は図３の半導体集積回路装置の要部拡大平面図であ
る。
る半導体集積回路装置の要部断面図、図２は図１の半導
体集積回路装置の要部回路図、図３は図１の半導体集積
回路装置における図２の回路部の平面図、図４および図
５は図３の半導体集積回路装置の要部拡大平面図であ
る。
【００２１】本実施例１の半導体集積回路装置は、例え
ばＥＣＬ（Emitter Coupled Logic）回路を備えるよう
なロジックＬＳＩである。そのＥＣＬ回路の回路図およ
び平面図を図２および図３に示す。
ばＥＣＬ（Emitter Coupled Logic）回路を備えるよう
なロジックＬＳＩである。そのＥＣＬ回路の回路図およ
び平面図を図２および図３に示す。
【００２２】ＥＣＬ回路１は、差動増幅回路部１ａと、
基準電圧設定回路部１ｂと、出力回路部１ｃとを備えて
いる。
基準電圧設定回路部１ｂと、出力回路部１ｃとを備えて
いる。
【００２３】差動増幅回路部１ａは、縦形ｎｐｎバイポ
ーラトランジスタ（以下、単にトランジスタという）Ｑ
1,Ｑ2 と、抵抗Ｒ1,Ｒ2 とを備えている。トランジスタ
Ｑ1,Ｑ2 のコレクタＱＣ1,ＱＣ2 は、配線２ａを通じて
それぞれ抵抗Ｒ1,Ｒ2 と電気的に接続され、さらに、抵
抗Ｒ1,Ｒ2 および配線２ｂを通じて電源ＶCCと電気的に
接続されている。トランジスタＱ1,Ｑ2 のベースＱＢ1,
ＱＢ2 は、それぞれ入力端子ＩＮ1,ＩＮ1Bと電気的に接
続されている。
ーラトランジスタ（以下、単にトランジスタという）Ｑ
1,Ｑ2 と、抵抗Ｒ1,Ｒ2 とを備えている。トランジスタ
Ｑ1,Ｑ2 のコレクタＱＣ1,ＱＣ2 は、配線２ａを通じて
それぞれ抵抗Ｒ1,Ｒ2 と電気的に接続され、さらに、抵
抗Ｒ1,Ｒ2 および配線２ｂを通じて電源ＶCCと電気的に
接続されている。トランジスタＱ1,Ｑ2 のベースＱＢ1,
ＱＢ2 は、それぞれ入力端子ＩＮ1,ＩＮ1Bと電気的に接
続されている。
【００２４】基準電圧設定回路部１ｂは、トランジスタ
Ｑ3 と、抵抗Ｒ3 とを備えている。トランジスタＱ3 の
コレクタＱＣ3 は、配線２ｃを通じて、トランジスタＱ
1,Ｑ2 のエミッタＱＥ1,ＱＥ2 と電気的に接続されてい
る。トランジスタＱ3 のベースＱＢ3 は、基準電圧源Ｖ
CSと電気的に接続されている。トレンジスタＱ3 のエミ
ッタＱＥ3 は、抵抗Ｒ3 および配線２ｄを通じて接地電
源ＶEEと電気的に接続されている。
Ｑ3 と、抵抗Ｒ3 とを備えている。トランジスタＱ3 の
コレクタＱＣ3 は、配線２ｃを通じて、トランジスタＱ
1,Ｑ2 のエミッタＱＥ1,ＱＥ2 と電気的に接続されてい
る。トランジスタＱ3 のベースＱＢ3 は、基準電圧源Ｖ
CSと電気的に接続されている。トレンジスタＱ3 のエミ
ッタＱＥ3 は、抵抗Ｒ3 および配線２ｄを通じて接地電
源ＶEEと電気的に接続されている。
【００２５】出力回路部１ｃは、トランジスタＱ4 〜Ｑ
7 を備えている。トランジスタＱ4,Ｑ6 は、出力バッフ
ァ回路部を構成するトランジスタであり、差動増幅回路
部１ａにおけるトランジスタＱ1,Ｑ2 の負荷駆動力を向
上させるためにエミッタホロワ回路構成となっている。
7 を備えている。トランジスタＱ4,Ｑ6 は、出力バッフ
ァ回路部を構成するトランジスタであり、差動増幅回路
部１ａにおけるトランジスタＱ1,Ｑ2 の負荷駆動力を向
上させるためにエミッタホロワ回路構成となっている。
【００２６】トランジスタＱ4,Ｑ6 のコレクタＱＣ4,Ｑ
Ｃ6 は、それぞれ配線２ｅ，２ｆおよび配線２ｇを通じ
て電源ＶCCと電気的に接続されている。トランジスタＱ
4,Ｑ6 のベースＱＢ4,ＱＢ6 は、それぞれ配線２ｈ，２
ｉを通じて配線２ａ，２ｂと電気的に接続されている。
トランジスタＱ4,Ｑ6 のコレクタＱＥ4,ＱＥ6 は、それ
ぞれ配線２ｊ，２ｋを通じて、それぞれ出力端子ＯＵ
Ｔ，ＯＵＴB およびトランジスタＱ5,Ｑ7 と電気的に接
続されている。
Ｃ6 は、それぞれ配線２ｅ，２ｆおよび配線２ｇを通じ
て電源ＶCCと電気的に接続されている。トランジスタＱ
4,Ｑ6 のベースＱＢ4,ＱＢ6 は、それぞれ配線２ｈ，２
ｉを通じて配線２ａ，２ｂと電気的に接続されている。
トランジスタＱ4,Ｑ6 のコレクタＱＥ4,ＱＥ6 は、それ
ぞれ配線２ｊ，２ｋを通じて、それぞれ出力端子ＯＵ
Ｔ，ＯＵＴB およびトランジスタＱ5,Ｑ7 と電気的に接
続されている。
【００２７】トランジスタＱ5,Ｑ7 は、出力バッファ回
路部のトランジスタＱ4,Ｑ6 の定電流源を構成するトラ
ンジスタであり、そのベースＱＢ5 ，ＱＢ7 は、配線２
ｍを通じて基準電圧設定回路部１ｂのトランジスタＱ3
のベースＱＢ3 および基準電圧源ＶCSと電気的に接続さ
れている。なお、抵抗Ｒ1 〜Ｒ7 は、例えば低抵抗ポリ
シリコンからなる。
路部のトランジスタＱ4,Ｑ6 の定電流源を構成するトラ
ンジスタであり、そのベースＱＢ5 ，ＱＢ7 は、配線２
ｍを通じて基準電圧設定回路部１ｂのトランジスタＱ3
のベースＱＢ3 および基準電圧源ＶCSと電気的に接続さ
れている。なお、抵抗Ｒ1 〜Ｒ7 は、例えば低抵抗ポリ
シリコンからなる。
【００２８】ところで、このようなＥＣＬ回路１におい
ては、トランジスタＱ1,Ｑ2,Ｑ4,Ｑ6 の寄生容量を低減
することが高速化に有効である。そこで、本実施例１に
おいては、図１、図４および図５に示すように、トラン
ジスタＱ1,Ｑ2,Ｑ4,Ｑ6 を、例えば二重のトレンチアイ
ソレーション部３ａ，３ｂによって取り囲むようにし
た。
ては、トランジスタＱ1,Ｑ2,Ｑ4,Ｑ6 の寄生容量を低減
することが高速化に有効である。そこで、本実施例１に
おいては、図１、図４および図５に示すように、トラン
ジスタＱ1,Ｑ2,Ｑ4,Ｑ6 を、例えば二重のトレンチアイ
ソレーション部３ａ，３ｂによって取り囲むようにし
た。
【００２９】これにより、本実施例１においては、トラ
ンジスタＱ1,Ｑ2,Ｑ4,Ｑ6 に、トレンチアイソレーショ
ン部３ａの容量Ｃ0 と、その外周のトレンチアイソレー
ション部３ｂの容量Ｃ1 とが直列接続されたのと等しく
することができる。すなわち、トランジスタＱ1,Ｑ2,Ｑ
4,Ｑ6 に寄生する実質的な寄生容量を、その容量Ｃ0,Ｃ
1 の合成容量とすることができる。したがって、その実
質的な寄生容量を大幅に低減することが可能となってい
る。
ンジスタＱ1,Ｑ2,Ｑ4,Ｑ6 に、トレンチアイソレーショ
ン部３ａの容量Ｃ0 と、その外周のトレンチアイソレー
ション部３ｂの容量Ｃ1 とが直列接続されたのと等しく
することができる。すなわち、トランジスタＱ1,Ｑ2,Ｑ
4,Ｑ6 に寄生する実質的な寄生容量を、その容量Ｃ0,Ｃ
1 の合成容量とすることができる。したがって、その実
質的な寄生容量を大幅に低減することが可能となってい
る。
【００３０】図４には、トランジスタＱ1,Ｑ2 の平面図
が示されている。トランジスタＱ1,Ｑ2 は、図４の横方
向に沿って互いに隣接するように配置されている。
が示されている。トランジスタＱ1,Ｑ2 は、図４の横方
向に沿って互いに隣接するように配置されている。
【００３１】トランジスタＱ1,Ｑ2 の各々は、トレンチ
アイソレーション部３ａによって取り囲まれている。互
いに隣接するトレンチアイソレーション部３ａの間隔ｄ
1 は、例えば３μｍ程度である。また、そのトランジス
タＱ1,Ｑ2 の一群が１つのトレンチアイソレーション部
３ｂ1 （３ｂ）によって取り囲まれている。このため、
トランジスタＱ1,Ｑ2 の各々が、結果として、二重のト
レンチアイソレーション部３ａ，３ｂ1 によって取り囲
まれる構造となっている。
アイソレーション部３ａによって取り囲まれている。互
いに隣接するトレンチアイソレーション部３ａの間隔ｄ
1 は、例えば３μｍ程度である。また、そのトランジス
タＱ1,Ｑ2 の一群が１つのトレンチアイソレーション部
３ｂ1 （３ｂ）によって取り囲まれている。このため、
トランジスタＱ1,Ｑ2 の各々が、結果として、二重のト
レンチアイソレーション部３ａ，３ｂ1 によって取り囲
まれる構造となっている。
【００３２】すなわち、それぞれがトレンチアイソレー
ション部３ａによって取り囲まれているトランジスタＱ
1,Ｑ2 の一群を、１つのトレンチアイソレーション部３
ｂ１（３ｂ）によって取り囲むことにより、互いに隣接
するトランジスタＱ１，Ｑ2 間の間隔を増大させずに済
むので、ＥＣＬ回路１の占有面積を大幅に増大させるこ
となく、トランジスタＱ1,Ｑ2 の一群の寄生容量を大幅
に低減することが可能となっている。
ション部３ａによって取り囲まれているトランジスタＱ
1,Ｑ2 の一群を、１つのトレンチアイソレーション部３
ｂ１（３ｂ）によって取り囲むことにより、互いに隣接
するトランジスタＱ１，Ｑ2 間の間隔を増大させずに済
むので、ＥＣＬ回路１の占有面積を大幅に増大させるこ
となく、トランジスタＱ1,Ｑ2 の一群の寄生容量を大幅
に低減することが可能となっている。
【００３３】図５には、トランジスタＱ4 ，Ｑ6 の平面
図が示されている。トランジスタＱ4,Ｑ6 は、コレクタ
ＱＣ4 、ベースＱＢ4 およびエミッタＱＥ4 の配列方向
に沿って互いに隣接するように配置されている。
図が示されている。トランジスタＱ4,Ｑ6 は、コレクタ
ＱＣ4 、ベースＱＢ4 およびエミッタＱＥ4 の配列方向
に沿って互いに隣接するように配置されている。
【００３４】各トランジスタＱ4,Ｑ6 は、二重のトレン
チアイソレーション部３ａ，３ｂ2によって取り囲まれ
ている。トレンチアイソレーション部３ａ，３ｂの間隔
ｄ2、トレンチアイソレーション部３ｂ，３ｂの間隔ｄ2
は、例えば共に等しく、２μｍ程度である。
チアイソレーション部３ａ，３ｂ2によって取り囲まれ
ている。トレンチアイソレーション部３ａ，３ｂの間隔
ｄ2、トレンチアイソレーション部３ｂ，３ｂの間隔ｄ2
は、例えば共に等しく、２μｍ程度である。
【００３５】この場合、トランジスタＱ4,Ｑ6 の隣接間
隔としてもとから確保していた領域に、二重のトレンチ
アイソレーション部３ａ，３ｂ2 を配置することによ
り、トランジスタＱ4,Ｑ6 間の間隔を増大させずに二重
のトレンチアイソレーション部３ａ，３ｂを配置できる
ので、ＥＣＬ回路１の占有面積を大幅に増大させること
なく、各トランジスタＱ4,Ｑ6 の寄生容量を大幅に低減
することが可能となっている。
隔としてもとから確保していた領域に、二重のトレンチ
アイソレーション部３ａ，３ｂ2 を配置することによ
り、トランジスタＱ4,Ｑ6 間の間隔を増大させずに二重
のトレンチアイソレーション部３ａ，３ｂを配置できる
ので、ＥＣＬ回路１の占有面積を大幅に増大させること
なく、各トランジスタＱ4,Ｑ6 の寄生容量を大幅に低減
することが可能となっている。
【００３６】図５のＩ−Ｉ線の断面図を図１に示す。半
導体基板４は、半導体層（第１導電形の半導体層）４ａ
と、その上層に形成されたエピタキシャル層（第２導電
形の半導体層）４ｂとから構成されている。半導体層４
ａは、例えばｐ形シリコン（Ｓｉ）単結晶からなり、そ
の上層のエピタキシャル層４ｂは、例えばｎ形Ｓｉ単結
晶からなる。
導体基板４は、半導体層（第１導電形の半導体層）４ａ
と、その上層に形成されたエピタキシャル層（第２導電
形の半導体層）４ｂとから構成されている。半導体層４
ａは、例えばｐ形シリコン（Ｓｉ）単結晶からなり、そ
の上層のエピタキシャル層４ｂは、例えばｎ形Ｓｉ単結
晶からなる。
【００３７】エピタキシャル層４ｂ上において、フィー
ルド絶縁膜５ａ，５ｂおよび上記した二重のトレンチア
イソレーション部３ａ，３ｂに囲まれた素子形成領域に
は、トランジスタＱ4 が形成されている。
ルド絶縁膜５ａ，５ｂおよび上記した二重のトレンチア
イソレーション部３ａ，３ｂに囲まれた素子形成領域に
は、トランジスタＱ4 が形成されている。
【００３８】フィールド絶縁膜５ａ，５ｂは、例えば二
酸化ケイ素（ＳｉＯ2)からなる。なお、フィールド絶縁
膜５ｃは、素子内分離部を形成するもので、例えばＳｉ
Ｏ2からなる。
酸化ケイ素（ＳｉＯ2)からなる。なお、フィールド絶縁
膜５ｃは、素子内分離部を形成するもので、例えばＳｉ
Ｏ2からなる。
【００３９】また、トレンチアイソレーション部３ａ，
３ｂは、フィールド絶縁膜５ａ，５ｂの下層において、
エピタキシャル層４ｂの主面から半導体層４ａの一部に
まで延びる溝６に、例えばＳｉＯ2 からなる絶縁膜７が
埋め込まれて形成されている。
３ｂは、フィールド絶縁膜５ａ，５ｂの下層において、
エピタキシャル層４ｂの主面から半導体層４ａの一部に
まで延びる溝６に、例えばＳｉＯ2 からなる絶縁膜７が
埋め込まれて形成されている。
【００４０】トランジスタＱ4 は、コレクタＱＣ4 と、
ベースＱＢ4 と、エミッタＱＥ4 とを有している。コレ
クタＱＣ4 は、コレクタ埋込領域ＱＣ4aと、真性コレク
タ領域ＱＣ4bと、コレクタ引出し領域ＱＣ4cとを有して
いる。コレクタ埋込領域ＱＣ4aは、真性コレクタ領域Ｑ
Ｃ4bとコレクタ引出し領域ＱＣ4cとを低抵抗で電気的に
接続するための領域であり、例えばｎ形不純物のアンチ
モン（Ｓｂ）が導入されて構成されている。
ベースＱＢ4 と、エミッタＱＥ4 とを有している。コレ
クタＱＣ4 は、コレクタ埋込領域ＱＣ4aと、真性コレク
タ領域ＱＣ4bと、コレクタ引出し領域ＱＣ4cとを有して
いる。コレクタ埋込領域ＱＣ4aは、真性コレクタ領域Ｑ
Ｃ4bとコレクタ引出し領域ＱＣ4cとを低抵抗で電気的に
接続するための領域であり、例えばｎ形不純物のアンチ
モン（Ｓｂ）が導入されて構成されている。
【００４１】真性コレクタ領域ＱＣ4bには、例えばｎ形
不純物のリンまたはヒ素（Ａｓ）が導入されている。コ
レクタ引出し領域ＱＣ4cは、例えばｎ形不純物のリンが
導入されてなり、絶縁膜８ａ，８ｂに穿孔された接続孔
９を通じてコレクタ電極１０Ｃと電気的に接続されてい
る。
不純物のリンまたはヒ素（Ａｓ）が導入されている。コ
レクタ引出し領域ＱＣ4cは、例えばｎ形不純物のリンが
導入されてなり、絶縁膜８ａ，８ｂに穿孔された接続孔
９を通じてコレクタ電極１０Ｃと電気的に接続されてい
る。
【００４２】ベースＱＢ4 は、例えばｐ形不純物のホウ
素が導入されてなり、絶縁膜８ａ，８ｂに穿孔された接
続孔９を通じてベース電極１０Ｂと電気的に接続されて
いる。エミッタＱＥ4 は、例えばｎ形不純物のリンまた
はヒ素が導入されてなり、絶縁膜８ａ，８ｂに穿孔され
た接続孔９を通じてエミッタ電極１０Ｅと電気的に接続
されている。
素が導入されてなり、絶縁膜８ａ，８ｂに穿孔された接
続孔９を通じてベース電極１０Ｂと電気的に接続されて
いる。エミッタＱＥ4 は、例えばｎ形不純物のリンまた
はヒ素が導入されてなり、絶縁膜８ａ，８ｂに穿孔され
た接続孔９を通じてエミッタ電極１０Ｅと電気的に接続
されている。
【００４３】なお、絶縁膜８ａ，８ｂは、例えばＳｉＯ
2 からなる。また、コレクタ電極１０Ｃ、ベース電極１
０Ｂおよびエミッタ電極１０Ｅは、例えばアルミニウム
（Ａｌ）またはＡｌ−Ｓｉ−Ｃｕ合金からなる。
2 からなる。また、コレクタ電極１０Ｃ、ベース電極１
０Ｂおよびエミッタ電極１０Ｅは、例えばアルミニウム
（Ａｌ）またはＡｌ−Ｓｉ−Ｃｕ合金からなる。
【００４４】このように、本実施例１によれば、以下の
効果を得ることが可能となる。
効果を得ることが可能となる。
【００４５】(1).トランジスタＱ1,Ｑ2,Ｑ4,Ｑ6 を二重
のトレンチアイソレーション部３ａ，３ｂによって取り
囲むことにより、トランジスタＱ1,Ｑ2,Ｑ4,Ｑ6 に寄生
する実質的な寄生容量を、トレンチアイソレーション部
３ａ，３ｂによって形成される容量Ｃ0,Ｃ1 の直列接続
した場合の合成容量とすることができるので、その実質
的な寄生容量を大幅に低減することが可能となる。
のトレンチアイソレーション部３ａ，３ｂによって取り
囲むことにより、トランジスタＱ1,Ｑ2,Ｑ4,Ｑ6 に寄生
する実質的な寄生容量を、トレンチアイソレーション部
３ａ，３ｂによって形成される容量Ｃ0,Ｃ1 の直列接続
した場合の合成容量とすることができるので、その実質
的な寄生容量を大幅に低減することが可能となる。
【００４６】(2).半導体基板４上に形成された全てのト
ランジスタＱ1 〜Ｑ7 の各々を二重以上の多重構造のト
レンチアイソレーション部３ａ，３ｂで取り囲むのでは
なく、高速駆動するトランジスタＱ1,Ｑ2,Ｑ4,Ｑ6 のみ
を二重のトレンチアイソレーション部３ａ，３ｂによっ
て取り囲むことにより、ＥＣＬ回路１の占有面積を大幅
に増大させることなく、高速駆動するトランジスタＱ1,
Ｑ2,Ｑ4,Ｑ6 の寄生容量を大幅に低減することが可能と
なる。
ランジスタＱ1 〜Ｑ7 の各々を二重以上の多重構造のト
レンチアイソレーション部３ａ，３ｂで取り囲むのでは
なく、高速駆動するトランジスタＱ1,Ｑ2,Ｑ4,Ｑ6 のみ
を二重のトレンチアイソレーション部３ａ，３ｂによっ
て取り囲むことにより、ＥＣＬ回路１の占有面積を大幅
に増大させることなく、高速駆動するトランジスタＱ1,
Ｑ2,Ｑ4,Ｑ6 の寄生容量を大幅に低減することが可能と
なる。
【００４７】(3).トランジスタＱ1,Ｑ2 毎に二重のトレ
ンチアイソレーション部３ａ，３ｂで取り囲むのではな
く、トランジスタＱ1,Ｑ2 の各々をトレンチアイソレー
ション部３ａによって取り囲むとともに、そのトランジ
スタＱ1,Ｑ2 の一群を、１つのトレンチアイソレーショ
ン部３ｂ1 （３ｂ）によって取り囲むことにより、互い
に隣接するトランジスタＱ1,Ｑ2 間の間隔を増大させず
に済むので、ＥＣＬ回路１の占有面積を大幅に増大させ
ることなく、高速駆動するトランジスタＱ1,Ｑ2の一群
の寄生容量を大幅に低減することが可能となる。
ンチアイソレーション部３ａ，３ｂで取り囲むのではな
く、トランジスタＱ1,Ｑ2 の各々をトレンチアイソレー
ション部３ａによって取り囲むとともに、そのトランジ
スタＱ1,Ｑ2 の一群を、１つのトレンチアイソレーショ
ン部３ｂ1 （３ｂ）によって取り囲むことにより、互い
に隣接するトランジスタＱ1,Ｑ2 間の間隔を増大させず
に済むので、ＥＣＬ回路１の占有面積を大幅に増大させ
ることなく、高速駆動するトランジスタＱ1,Ｑ2の一群
の寄生容量を大幅に低減することが可能となる。
【００４８】(4).トランジスタＱ4,Ｑ6 の隣接間隔とし
て確保されていた領域に、二重のトレンチアイソレーシ
ョン部３ａ，３ｂ2 を配置することにより、トランジス
タＱ4,Ｑ6 間の間隔を増大させずに済むので、ＥＣＬ回
路１の占有面積を大幅に増大させることなく、高速駆動
するトランジスタＱ4,Ｑ6 の寄生容量を大幅に低減する
ことが可能となる。
て確保されていた領域に、二重のトレンチアイソレーシ
ョン部３ａ，３ｂ2 を配置することにより、トランジス
タＱ4,Ｑ6 間の間隔を増大させずに済むので、ＥＣＬ回
路１の占有面積を大幅に増大させることなく、高速駆動
するトランジスタＱ4,Ｑ6 の寄生容量を大幅に低減する
ことが可能となる。
【００４９】(5).上記(1) 〜(4) により、半導体集積回
路装置をあまり大形にすることなく、半導体集積回路装
置の動作速度を向上させることが可能となる。
路装置をあまり大形にすることなく、半導体集積回路装
置の動作速度を向上させることが可能となる。
【００５０】（実施例２）図６は本発明の他の実施例で
ある半導体集積回路装置の要部断面図である。
ある半導体集積回路装置の要部断面図である。
【００５１】本実施例２においては、図６に示すよう
に、半導体基板４として、例えば支持基板４ｃ上に絶縁
層４ｄを介して半導体層４ｅを設けてなるＳＯＩ（SiLi
con OnInsulator）基板を用いている。
に、半導体基板４として、例えば支持基板４ｃ上に絶縁
層４ｄを介して半導体層４ｅを設けてなるＳＯＩ（SiLi
con OnInsulator）基板を用いている。
【００５２】支持基板４ｃは、半導体基板４の強度を確
保するための部分であり、例えばｐ形Ｓｉ単結晶からな
る。絶縁層４ｄは、例えばＳｉＯ2 からなる。半導体層
４ｅは、トランジスタＱ4 等のような素子が形成される
層であり、例えばｎ形Ｓｉ単結晶からなる。
保するための部分であり、例えばｐ形Ｓｉ単結晶からな
る。絶縁層４ｄは、例えばＳｉＯ2 からなる。半導体層
４ｅは、トランジスタＱ4 等のような素子が形成される
層であり、例えばｎ形Ｓｉ単結晶からなる。
【００５３】トレンチアイソレーション部３ａ，３ｂ
は、フィールド絶縁膜５ａ，５ｂの下層において、半導
体層４ｅの主面から絶縁層４ｄの下層の支持基板４ｃの
上部まで延びる溝６内に絶縁膜７が埋め込まれて形成さ
れている。
は、フィールド絶縁膜５ａ，５ｂの下層において、半導
体層４ｅの主面から絶縁層４ｄの下層の支持基板４ｃの
上部まで延びる溝６内に絶縁膜７が埋め込まれて形成さ
れている。
【００５４】このようなＳＯＩ構造の半導体基板４を製
造するには、例えば次のようにする。
造するには、例えば次のようにする。
【００５５】まず、２つの半導体基板を用意する。一方
の半導体基板の表面には、例えば熱酸化法等によってＳ
ｉＯ2 からなる絶縁膜を形成しておく。
の半導体基板の表面には、例えば熱酸化法等によってＳ
ｉＯ2 からなる絶縁膜を形成しておく。
【００５６】続いて、その２つの半導体基板を互いに対
向させた後、一方の半導体基板の絶縁膜を介して接触さ
せた後、その２つの半導体基板を熱処理によって接合す
る。
向させた後、一方の半導体基板の絶縁膜を介して接触さ
せた後、その２つの半導体基板を熱処理によって接合す
る。
【００５７】その後、一方の半導体基板の裏面側を研
削、研磨することにより半導体層を形成した後、その半
導体層上面にエピタキシャル法によって半導体層を成長
させて半導体層４ｅを形成することにより、図６に示し
たＳＯＩ構造の半導体基板４を製造する。
削、研磨することにより半導体層を形成した後、その半
導体層上面にエピタキシャル法によって半導体層を成長
させて半導体層４ｅを形成することにより、図６に示し
たＳＯＩ構造の半導体基板４を製造する。
【００５８】このように、本実施例２によれば、前記実
施例１で得られた効果の他に、以下の効果を得ることが
可能となる。
施例１で得られた効果の他に、以下の効果を得ることが
可能となる。
【００５９】すなわち、完全な素子分離が可能となるの
で、拡散層容量や寄生容量を小さくすることが可能とな
る。したがって、半導体集積回路装置をあまり大形にす
ることなく、半導体集積回路装置の動作速度を向上させ
ることが可能となる。
で、拡散層容量や寄生容量を小さくすることが可能とな
る。したがって、半導体集積回路装置をあまり大形にす
ることなく、半導体集積回路装置の動作速度を向上させ
ることが可能となる。
【００６０】（実施例３）図７は本発明の他の実施例で
ある半導体集積回路装置の要部断面図である。
ある半導体集積回路装置の要部断面図である。
【００６１】本実施例３においても、半導体基板として
ＳＯＩ基板が用いられている。ただし、本実施例３にお
いては、図７に示すように、半導体基板４に、例えば２
層の絶縁層４ｄ1,４ｄ2 が形成されている。絶縁層４ｄ
1,４ｄ2 は、共に、例えばＳｉＯ2 からなり、それらの
間には、例えばｐ形Ｓｉ単結晶からなる半導体層４ｆが
介在されている。
ＳＯＩ基板が用いられている。ただし、本実施例３にお
いては、図７に示すように、半導体基板４に、例えば２
層の絶縁層４ｄ1,４ｄ2 が形成されている。絶縁層４ｄ
1,４ｄ2 は、共に、例えばＳｉＯ2 からなり、それらの
間には、例えばｐ形Ｓｉ単結晶からなる半導体層４ｆが
介在されている。
【００６２】これにより、トランジスタＱ4 には、絶縁
層４ｄ1 の容量Ｃ2 と、その下層の絶縁層４ｄ2 の容量
Ｃ3 とが直列接続されているのと等しくすることができ
る。すなわち、絶縁層４ｄ1,４ｄ2 の存在によってトラ
ンジスタＱ4 に寄生する実質的な寄生容量を、その直列
接続された容量Ｃ2,Ｃ3 の合成容量とすることができ
る。したがって、その実質的な寄生容量を大幅に低減す
ることが可能となっている。
層４ｄ1 の容量Ｃ2 と、その下層の絶縁層４ｄ2 の容量
Ｃ3 とが直列接続されているのと等しくすることができ
る。すなわち、絶縁層４ｄ1,４ｄ2 の存在によってトラ
ンジスタＱ4 に寄生する実質的な寄生容量を、その直列
接続された容量Ｃ2,Ｃ3 の合成容量とすることができ
る。したがって、その実質的な寄生容量を大幅に低減す
ることが可能となっている。
【００６３】この場合のトレンチアイソレーション部３
ａ，３ｂは、フィールド絶縁膜５ａ，５ｂの下層におい
て、半導体層４ｅの主面から絶縁層４ｄ2 の下層の支持
基板４ｃに延びる溝６に絶縁膜７が埋め込まれて形成さ
れている。
ａ，３ｂは、フィールド絶縁膜５ａ，５ｂの下層におい
て、半導体層４ｅの主面から絶縁層４ｄ2 の下層の支持
基板４ｃに延びる溝６に絶縁膜７が埋め込まれて形成さ
れている。
【００６４】このようなＳＯＩ構造の半導体基板４を製
造するには、例えば次のようにする。
造するには、例えば次のようにする。
【００６５】まず、２つの半導体基板を用意する。この
際、一方の半導体基板は、前記実施例１で説明したエピ
タキシャル層形成前のＳＯＩ基板であり、他方の半導体
基板は、その表面に、例えば熱酸化法等によってＳｉＯ
2 からなる絶縁膜が形成された通常の半導体基板であ
る。
際、一方の半導体基板は、前記実施例１で説明したエピ
タキシャル層形成前のＳＯＩ基板であり、他方の半導体
基板は、その表面に、例えば熱酸化法等によってＳｉＯ
2 からなる絶縁膜が形成された通常の半導体基板であ
る。
【００６６】続いて、そのＳＯＩ構造の半導体基板にお
ける半導体層の主面と、通常の半導体基板の絶縁膜の形
成された主面とを対向させ接触させた後、その２つの半
導体基板を熱処理によって接合する。
ける半導体層の主面と、通常の半導体基板の絶縁膜の形
成された主面とを対向させ接触させた後、その２つの半
導体基板を熱処理によって接合する。
【００６７】その後、一方の半導体基板の裏面側を研
削、研磨することにより半導体層を形成した後、その半
導体層の上面にエピタキシャル法等によって半導体層を
成長させて半導体層４ｅを形成することにより、図７に
示したＳＯＩ構造の半導体基板４を製造する。
削、研磨することにより半導体層を形成した後、その半
導体層の上面にエピタキシャル法等によって半導体層を
成長させて半導体層４ｅを形成することにより、図７に
示したＳＯＩ構造の半導体基板４を製造する。
【００６８】このように、本実施例３によれば、前記実
施例１，２で得られた効果の他に、以下の効果を得るこ
とが可能となる。
施例１，２で得られた効果の他に、以下の効果を得るこ
とが可能となる。
【００６９】すなわち、ＳＯＩ構造の半導体基板４に２
つの絶縁層４ｄ1,４ｄ2 を設けたことにより、その絶縁
層４ｄ1,４ｄ2 の存在によってトランジスタＱ4 に寄生
する実質的な寄生容量を、絶縁層４ｄ1,４ｄ2 によって
形成される容量Ｃ2,Ｃ3 を直列接続した場合の合成容量
とすることができるので、その実質的な寄生容量を大幅
に低減することが可能となる。したがって、半導体集積
回路装置をあまり大形にすることなく、半導体集積回路
装置の動作速度を向上させることが可能となる。
つの絶縁層４ｄ1,４ｄ2 を設けたことにより、その絶縁
層４ｄ1,４ｄ2 の存在によってトランジスタＱ4 に寄生
する実質的な寄生容量を、絶縁層４ｄ1,４ｄ2 によって
形成される容量Ｃ2,Ｃ3 を直列接続した場合の合成容量
とすることができるので、その実質的な寄生容量を大幅
に低減することが可能となる。したがって、半導体集積
回路装置をあまり大形にすることなく、半導体集積回路
装置の動作速度を向上させることが可能となる。
【００７０】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
１〜３に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
１〜３に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
【００７１】例えば前記実施例１〜３においては、トレ
ンチアイソレーション部を二重とした場合について説明
したが、これに限定されるものではなく、三重以上の多
重構造とすることができるなど、種々変更可能であり、
例えば図８および図９に示すように、二重のトレンチア
イソレーション部３ａ，３ｂの外周にさらにトレンチア
イソレーション部３ｃを設け、全部で三重のトレンチア
イソレーション部３ｃを設けるようにしても良い。
ンチアイソレーション部を二重とした場合について説明
したが、これに限定されるものではなく、三重以上の多
重構造とすることができるなど、種々変更可能であり、
例えば図８および図９に示すように、二重のトレンチア
イソレーション部３ａ，３ｂの外周にさらにトレンチア
イソレーション部３ｃを設け、全部で三重のトレンチア
イソレーション部３ｃを設けるようにしても良い。
【００７２】この場合、トレンチアイソレーション部３
ａ，３ｂの容量に、最外周のトレンチアイソレーション
部３ｃの容量が直列接続されたのと等しくなるので、前
記実施例１の場合よりも寄生容量をさらに低減すること
が可能となる。なお、図９は図８のＩＸ−ＩＸ線の断面
図である。
ａ，３ｂの容量に、最外周のトレンチアイソレーション
部３ｃの容量が直列接続されたのと等しくなるので、前
記実施例１の場合よりも寄生容量をさらに低減すること
が可能となる。なお、図９は図８のＩＸ−ＩＸ線の断面
図である。
【００７３】また、前記実施例１〜３においては、二重
のトレンチアイソレーション部を設けた場合について説
明したが、これに限定されるものではなく、例えば図１
０に示すように、トレンチアイソレーション部３ａの内
側にｐｎ接合アイソレーション部（ｐｎ接合分離部）１
１を設けるようにしても良い。ｐｎ接合アイソレーショ
ン部１１には、例えばｐ形不純物のホウ素が導入されて
いる。
のトレンチアイソレーション部を設けた場合について説
明したが、これに限定されるものではなく、例えば図１
０に示すように、トレンチアイソレーション部３ａの内
側にｐｎ接合アイソレーション部（ｐｎ接合分離部）１
１を設けるようにしても良い。ｐｎ接合アイソレーショ
ン部１１には、例えばｐ形不純物のホウ素が導入されて
いる。
【００７４】この場合も、トランジスタＱ4 に寄生する
実質的な寄生容量を、トレンチアイソレーション部３ａ
の容量Ｃ0 と、ｐｎ接合アイソレーション部１１の容量
Ｃ4とを直列接続した場合の合成容量とすることができ
るので、その実質的な寄生容量を大幅に低減することが
可能となる。なお、ｐｎ接合アイソレーション部１１
は、トレンチアイソレーション部３ａの外周に設けても
良い。
実質的な寄生容量を、トレンチアイソレーション部３ａ
の容量Ｃ0 と、ｐｎ接合アイソレーション部１１の容量
Ｃ4とを直列接続した場合の合成容量とすることができ
るので、その実質的な寄生容量を大幅に低減することが
可能となる。なお、ｐｎ接合アイソレーション部１１
は、トレンチアイソレーション部３ａの外周に設けても
良い。
【００７５】また、前記実施例１〜３においては、バイ
ポーラトランジスタをトレンチアイソレーション部によ
って分離する場合について説明したが、これに限定され
るものではなく、例えばＭＯＳ・ＦＥＴを二重以上の多
重構造のトレンチアイソレーション部によって分離する
ようにしても良い。
ポーラトランジスタをトレンチアイソレーション部によ
って分離する場合について説明したが、これに限定され
るものではなく、例えばＭＯＳ・ＦＥＴを二重以上の多
重構造のトレンチアイソレーション部によって分離する
ようにしても良い。
【００７６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＥＣＬ
回路を有する半導体集積回路装置に適用した場合につい
て説明したが、これに限定されず種々適用可能であり、
例えばＣＭＯＳ（Complimentary MOS ）回路やＢｉＣＭ
ＯＳ（Bipolar CMOS）回路を有する半導体集積回路装置
等のような他の半導体集積回路装置に適用することも可
能である。
なされた発明をその背景となった利用分野であるＥＣＬ
回路を有する半導体集積回路装置に適用した場合につい
て説明したが、これに限定されず種々適用可能であり、
例えばＣＭＯＳ（Complimentary MOS ）回路やＢｉＣＭ
ＯＳ（Bipolar CMOS）回路を有する半導体集積回路装置
等のような他の半導体集積回路装置に適用することも可
能である。
【００７７】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００７８】(1).本発明の半導体集積回路装置によれ
ば、トレンチアイソレーション部を二重以上の多重構造
としたことにより、そのトレンチアイソレーション部に
囲まれる半導体集積回路素子に、複数のトレンチアイソ
レーション部によって形成される複数の容量を直列接続
したのと等しくなり、その半導体集積回路素子の実質的
な寄生容量を、その複数の容量の合成容量とすることが
できるので、その半導体集積回路素子に寄生する実質的
な寄生容量を大幅に低減することが可能となる。したが
って、半導体集積回路装置の動作速度を向上させること
が可能となる。
ば、トレンチアイソレーション部を二重以上の多重構造
としたことにより、そのトレンチアイソレーション部に
囲まれる半導体集積回路素子に、複数のトレンチアイソ
レーション部によって形成される複数の容量を直列接続
したのと等しくなり、その半導体集積回路素子の実質的
な寄生容量を、その複数の容量の合成容量とすることが
できるので、その半導体集積回路素子に寄生する実質的
な寄生容量を大幅に低減することが可能となる。したが
って、半導体集積回路装置の動作速度を向上させること
が可能となる。
【００７９】(2).本発明の半導体集積回路装置によれ
ば、半導体基板上に形成された全ての半導体集積回路素
子を二重以上の多重構造のトレンチアイソレーション部
で取り囲むのではなく、例えば高速駆動する半導体集積
回路素子のみを二重以上の多重構造のトレンチアイソレ
ーション部によって取り囲むことにより、半導体集積回
路装置の全体面積を大幅に増大させることなく、高速駆
動する半導体集積回路素子の寄生容量を大幅に低減する
ことが可能となる。したがって、半導体集積回路装置を
あまり大形にすることなく、半導体集積回路装置の動作
速度を向上させることが可能となる。
ば、半導体基板上に形成された全ての半導体集積回路素
子を二重以上の多重構造のトレンチアイソレーション部
で取り囲むのではなく、例えば高速駆動する半導体集積
回路素子のみを二重以上の多重構造のトレンチアイソレ
ーション部によって取り囲むことにより、半導体集積回
路装置の全体面積を大幅に増大させることなく、高速駆
動する半導体集積回路素子の寄生容量を大幅に低減する
ことが可能となる。したがって、半導体集積回路装置を
あまり大形にすることなく、半導体集積回路装置の動作
速度を向上させることが可能となる。
【００８０】(3).本発明の半導体集積回路装置によれ
ば、半導体集積回路素子毎に二重以上の多重構造のトレ
ンチアイソレーション部で取り囲むのではなく、複数の
半導体集積回路素子の一群をトレンチアイソレーション
部で取り囲み、結果として個々の半導体集積回路素子が
二重以上の多重構造のアイソレーション部によって取り
囲まれるようにしたことにより、半導体集積回路装置の
全体面積を大幅に増大させることなく、高速駆動する半
導体集積回路素子の一群の寄生容量を大幅に低減するこ
とが可能となる。したがって、半導体集積回路装置をあ
まり大形にすることなく、半導体集積回路装置の動作速
度を向上させることが可能となる。
ば、半導体集積回路素子毎に二重以上の多重構造のトレ
ンチアイソレーション部で取り囲むのではなく、複数の
半導体集積回路素子の一群をトレンチアイソレーション
部で取り囲み、結果として個々の半導体集積回路素子が
二重以上の多重構造のアイソレーション部によって取り
囲まれるようにしたことにより、半導体集積回路装置の
全体面積を大幅に増大させることなく、高速駆動する半
導体集積回路素子の一群の寄生容量を大幅に低減するこ
とが可能となる。したがって、半導体集積回路装置をあ
まり大形にすることなく、半導体集積回路装置の動作速
度を向上させることが可能となる。
【００８１】(4).本発明の半導体集積回路装置によれ
ば、トレンチアイソレーション部に沿ってｐｎ接合素子
分離部を設けたことにより、トレンチアイソレーション
部に沿ってｐｎ接合分離部を設けたことにより、そのト
レンチアイソレーション部に囲まれる半導体集積回路素
子に、トレンチアイソレーション部によって形成される
容量と、ｐｎ接合分離部によって形成される容量とを直
列接続したのと等しくなり、その半導体集積回路素子の
実質的な寄生容量を、その複数の容量の合成容量とする
ことができるので、その半導体集積回路素子に寄生する
実質的な寄生容量を大幅に低減することが可能となる。
したがって、半導体集積回路装置をあまり大形にするこ
となく、半導体集積回路装置の動作速度を向上させるこ
とが可能となる。
ば、トレンチアイソレーション部に沿ってｐｎ接合素子
分離部を設けたことにより、トレンチアイソレーション
部に沿ってｐｎ接合分離部を設けたことにより、そのト
レンチアイソレーション部に囲まれる半導体集積回路素
子に、トレンチアイソレーション部によって形成される
容量と、ｐｎ接合分離部によって形成される容量とを直
列接続したのと等しくなり、その半導体集積回路素子の
実質的な寄生容量を、その複数の容量の合成容量とする
ことができるので、その半導体集積回路素子に寄生する
実質的な寄生容量を大幅に低減することが可能となる。
したがって、半導体集積回路装置をあまり大形にするこ
となく、半導体集積回路装置の動作速度を向上させるこ
とが可能となる。
【図１】本発明の一実施例である半導体集積回路装置の
要部断面図である。
要部断面図である。
【図２】図１の半導体集積回路装置の要部回路図であ
る。
る。
【図３】図１の半導体集積回路装置における図２の回路
部の平面図である。
部の平面図である。
【図４】図３の半導体集積回路装置の要部拡大平面図で
ある。
ある。
【図５】図３の半導体集積回路装置の要部拡大平面図で
ある。
ある。
【図６】本発明の他の実施例である半導体集積回路装置
の要部断面図である。
の要部断面図である。
【図７】本発明の他の実施例である半導体集積回路装置
の要部断面図である。
の要部断面図である。
【図８】本発明の他の実施例である半導体集積回路装置
の要部平面図である。
の要部平面図である。
【図９】図８の半導体集積回路装置のＩＸ−ＩＸ線の断
面図である。
面図である。
【図１０】本発明の他の実施例である半導体集積回路装
置の要部断面図である。
置の要部断面図である。
１ ＥＣＬ回路 １ａ 差動増幅回路部 １ｂ 基準電圧設定回路部 １ｃ 出力回路部 ２ａ〜２ｋ，２ｍ 配線 ３ａ，３ｂ，３ｂ1 ，３ｂ2 トレンチアイソレーショ
ン部 ４ 半導体基板 ４ａ 半導体層（第１導電形の半導体層） ４ｂ エピタキシャル層（第２導電形の半導体層） ４ｃ 支持基板 ４ｄ 絶縁層 ４ｄ1 ，４ｄ2 絶縁層 ４ｅ 半導体層 ４ｆ 半導体層 ５ａ〜５ｃ フィールド絶縁膜 ６ 溝 ７ 絶縁膜 ８ａ〜８ｃ 絶縁膜 ９ 接続孔 １０Ｂ ベース電極 １０Ｃ コレクタ電極 １０Ｅ エミッタ電極 １１ ｐｎ接合アイソレーション部（ｐｎ接合分離部） Ｑ1 〜Ｑ7 縦形ｎｐｎバイポーラトランジスタ ＱＥ1 〜ＱＥ7 エミッタ ＱＣ1 〜ＱＣ7 コレクタ ＱＢ1 〜ＱＢ7 ベース Ｒ1 〜Ｒ5 抵抗 ＶCS 基準電圧源 ＩＮ1 入力端子 ＩＮ1B 入力端子 ＯＵＴ 出力端子 ＯＵＴB 出力端子 ＶCC 電源 ＶEE 接地電源 Ｃ0 〜Ｃ4 容量 ｄ1 ，ｄ2 間隔
ン部 ４ 半導体基板 ４ａ 半導体層（第１導電形の半導体層） ４ｂ エピタキシャル層（第２導電形の半導体層） ４ｃ 支持基板 ４ｄ 絶縁層 ４ｄ1 ，４ｄ2 絶縁層 ４ｅ 半導体層 ４ｆ 半導体層 ５ａ〜５ｃ フィールド絶縁膜 ６ 溝 ７ 絶縁膜 ８ａ〜８ｃ 絶縁膜 ９ 接続孔 １０Ｂ ベース電極 １０Ｃ コレクタ電極 １０Ｅ エミッタ電極 １１ ｐｎ接合アイソレーション部（ｐｎ接合分離部） Ｑ1 〜Ｑ7 縦形ｎｐｎバイポーラトランジスタ ＱＥ1 〜ＱＥ7 エミッタ ＱＣ1 〜ＱＣ7 コレクタ ＱＢ1 〜ＱＢ7 ベース Ｒ1 〜Ｒ5 抵抗 ＶCS 基準電圧源 ＩＮ1 入力端子 ＩＮ1B 入力端子 ＯＵＴ 出力端子 ＯＵＴB 出力端子 ＶCC 電源 ＶEE 接地電源 Ｃ0 〜Ｃ4 容量 ｄ1 ，ｄ2 間隔
Claims (10)
- 【請求項１】 半導体基板に形成された半導体集積回路
素子を取り囲むトレンチアイソレーション部を二重以上
の多重構造としたことを特徴とする半導体集積回路装
置。 - 【請求項２】 半導体基板に形成された所定の半導体集
積回路素子を取り囲むトレンチアイソレーション部のみ
を二重以上の多重構造としたことを特徴とする半導体集
積回路装置。 - 【請求項３】 半導体基板に形成された所定の半導体集
積回路素子の一群をトレンチアイソレーション部で取り
囲み、前記所定の半導体集積回路素子の各々が二重以上
の多重構造のトレンチアイソレーション部によって取り
囲まれるようにしたことを特徴とする半導体集積回路装
置。 - 【請求項４】 前記半導体基板が第１導電形の半導体層
上に第２導電形の半導体層を設けてなり、前記トレンチ
アイソレーション部が前記第２導電形の半導体層の上面
から前記第１導電形の半導体層の一部に達するように設
けられてなることを特徴とする請求項１、２または３記
載の半導体集積回路装置。 - 【請求項５】 前記第１導電形の半導体層がｐ形の半導
体層であり、前記第２導電形の半導体層がｎ形の半導体
層であることを特徴とする請求項４記載の半導体集積回
路装置。 - 【請求項６】 前記半導体基板が第１絶縁層上に半導体
層を設けてなるＳＯＩ基板であり、前記トレンチアイソ
レーション部が前記半導体層の上面から前記第１絶縁層
の一部に達するように設けられてなることを特徴とする
請求項１、２または３記載の半導体集積回路装置。 - 【請求項７】 前記第１絶縁層の下層に１層以上の第２
絶縁層を設けたことを特徴とする請求項６記載の半導体
集積回路装置。 - 【請求項８】 前記トレンチアイソレーション部が、前
記半導体基板に形成された溝内に絶縁膜を埋め込むこと
によって構成されたことを特徴とする請求項１〜７のい
ずれか一項に記載の半導体集積回路装置。 - 【請求項９】 前記半導体集積回路素子がバイポーラト
ランジスタであることを特徴とする請求項１〜８のいず
れか一項に記載の半導体集積回路装置。 - 【請求項１０】 半導体基板上に形成された半導体集積
回路素子を分離するトレンチアイソレーション部の内側
または外側の少なくとも一方に、そのトレンチアイソレ
ーション部に沿ってｐｎ接合分離部を設けたことを特徴
とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8144294A JPH07297273A (ja) | 1994-04-20 | 1994-04-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8144294A JPH07297273A (ja) | 1994-04-20 | 1994-04-20 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07297273A true JPH07297273A (ja) | 1995-11-10 |
Family
ID=13746518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8144294A Pending JPH07297273A (ja) | 1994-04-20 | 1994-04-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07297273A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998043292A1 (en) * | 1997-03-26 | 1998-10-01 | Telefonaktiebolaget Lm Ericsson (Publ) | Trench isolation |
| WO1998044687A1 (fr) * | 1997-03-31 | 1998-10-08 | Hitachi, Ltd. | Modem utilisant une barriere isolante capacitive et un coupleur insolant, et circuit integre utilise par ce modem |
| US6583060B2 (en) * | 2001-07-13 | 2003-06-24 | Micron Technology, Inc. | Dual depth trench isolation |
| JP2006351628A (ja) * | 2005-06-13 | 2006-12-28 | Denso Corp | 半導体装置 |
| JP2007080288A (ja) * | 2006-11-14 | 2007-03-29 | Hitachi Ltd | インタフェース装置 |
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| US11024795B2 (en) | 2016-12-12 | 2021-06-01 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Reducing parasitic capacities in a microelectronic device |
-
1994
- 1994-04-20 JP JP8144294A patent/JPH07297273A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6875697B2 (en) | 2001-07-13 | 2005-04-05 | Micron Technology, Inc. | Dual depth trench isolation |
| US6790781B2 (en) | 2001-07-13 | 2004-09-14 | Micron Technology, Inc. | Dual depth trench isolation |
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| US7906829B2 (en) | 2005-06-13 | 2011-03-15 | Denso Corporation | Semiconductor device having first and second insulation separation regions |
| JP2007080288A (ja) * | 2006-11-14 | 2007-03-29 | Hitachi Ltd | インタフェース装置 |
| JP2011049603A (ja) * | 2010-12-06 | 2011-03-10 | Panasonic Corp | 半導体装置およびその製造方法 |
| US11024795B2 (en) | 2016-12-12 | 2021-06-01 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Reducing parasitic capacities in a microelectronic device |
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