JPH02164060A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH02164060A JPH02164060A JP32124988A JP32124988A JPH02164060A JP H02164060 A JPH02164060 A JP H02164060A JP 32124988 A JP32124988 A JP 32124988A JP 32124988 A JP32124988 A JP 32124988A JP H02164060 A JPH02164060 A JP H02164060A
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- Japan
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- conductivity type
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- gate electrode
- transistor
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- 239000004065 semiconductor Substances 0.000 title claims description 22
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 230000007547 defect Effects 0.000 abstract 1
- 230000010354 integration Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にＭＯＳトランジス
タとバイポーラトランジスタをと含むＢ １−ＭＯＳ型
の半導体集積回路に関する。
タとバイポーラトランジスタをと含むＢ １−ＭＯＳ型
の半導体集積回路に関する。
従来、ＭＯＳトランジスタの大きな入力インピーダンス
とバイポーラトランジスタの高い電流駆動能力とを併せ
もつように、ＭｏＳトランジスタとバイポーラトランジ
スタとを一つの半導体チップに集積したＢ １−ＭＯＳ
型の半導体集積回路が用いられてきた。
とバイポーラトランジスタの高い電流駆動能力とを併せ
もつように、ＭｏＳトランジスタとバイポーラトランジ
スタとを一つの半導体チップに集積したＢ １−ＭＯＳ
型の半導体集積回路が用いられてきた。
従来のＢ １−Ｍ０９型半導体集積回路の多くは、バイ
ポーラトランジスタとＭＯＳ）ランジスタとは絶縁分離
層で電気的に絶縁された島領域にそれぞれ形成され、配
線により接続されていた。
ポーラトランジスタとＭＯＳ）ランジスタとは絶縁分離
層で電気的に絶縁された島領域にそれぞれ形成され、配
線により接続されていた。
このため、チップ占有面積が大きくなるという欠点があ
った。また、バイポーラトランジスタとＭＯＳトランジ
スタのもつ特性の利点と欠点とはそのまま維持され、欠
点の方が改善されないという問題もあった。
った。また、バイポーラトランジスタとＭＯＳトランジ
スタのもつ特性の利点と欠点とはそのまま維持され、欠
点の方が改善されないという問題もあった。
本発明の半導体集積回路は、半導体゛基板に形成されな
一導電型埋込層と、前記半導体基板上に形成された逆導
電型半導体層と、前記埋込層に接触して前記逆導電型半
導体層内に設けられた逆導電型高濃度領域と、前記逆導
電型半導体層表面に絶縁膜を介して設けられたゲート電
極と、該ゲート電極の両側の下方の前記逆導電型半導体
層内に形成され一方の領域が前記逆導電型高濃度領域に
接触する二つの一導電型領域とを有し、前記ゲート電極
とその両側下方に存在する前記二つの一導電型領域とで
構成されるＭＯＳトランジスタと、前記埋込層と前記逆
導電型高濃度領域と該逆導電型高濃度領域に接触する一
導電型領域とで構成されるバイポーラトランジスタとを
含んで構成される。
一導電型埋込層と、前記半導体基板上に形成された逆導
電型半導体層と、前記埋込層に接触して前記逆導電型半
導体層内に設けられた逆導電型高濃度領域と、前記逆導
電型半導体層表面に絶縁膜を介して設けられたゲート電
極と、該ゲート電極の両側の下方の前記逆導電型半導体
層内に形成され一方の領域が前記逆導電型高濃度領域に
接触する二つの一導電型領域とを有し、前記ゲート電極
とその両側下方に存在する前記二つの一導電型領域とで
構成されるＭＯＳトランジスタと、前記埋込層と前記逆
導電型高濃度領域と該逆導電型高濃度領域に接触する一
導電型領域とで構成されるバイポーラトランジスタとを
含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の断面図である。
比抵抗１０Ω・ｃｍのＰ型シリコン基板１に濃度力５
Ｘ １０ ”／ｃｎｆノＮ型拡ｆｉ＆層２を形成し、そ
の上に比抵抗１Ω・ｃｍのＰ型エピタキシャル層３を１
μｍの厚さに形成する。このエピタキシャル層３内にＮ
型埋込層２に接触するＰ型ベース領域４をイオン注入技
術を用いて形成する。エピタキシャル層３の表面に厚さ
５０ｎｍのゲート酸化膜５を形成し、その上にリンをＩ
Ｑ”ｃｍ−’以上含有する多結晶シリコンからなるゲー
ト電極６を形成する。ゲート電極長は１μｍである。こ
のゲート電極６をマスクにしてヒ素をイオン注入して接
合深さが０．５μｒｎ、濃度が２０”／ｃｒｄ以上のＮ
型領域７，８を形成する。Ｎ型領域７はＰ型ベース領域
７と接触するように形成する。ＣＶＤ法により膜厚０，
５μｍの層間絶縁［９を堆積し、ホトリソグラフィによ
りコンタクト孔をあけ、膜厚１μｍのＡ（−１％ＳＬで
電源電極１０、出力取出し用の出力電極１１を形成する
。
Ｘ １０ ”／ｃｎｆノＮ型拡ｆｉ＆層２を形成し、そ
の上に比抵抗１Ω・ｃｍのＰ型エピタキシャル層３を１
μｍの厚さに形成する。このエピタキシャル層３内にＮ
型埋込層２に接触するＰ型ベース領域４をイオン注入技
術を用いて形成する。エピタキシャル層３の表面に厚さ
５０ｎｍのゲート酸化膜５を形成し、その上にリンをＩ
Ｑ”ｃｍ−’以上含有する多結晶シリコンからなるゲー
ト電極６を形成する。ゲート電極長は１μｍである。こ
のゲート電極６をマスクにしてヒ素をイオン注入して接
合深さが０．５μｒｎ、濃度が２０”／ｃｒｄ以上のＮ
型領域７，８を形成する。Ｎ型領域７はＰ型ベース領域
７と接触するように形成する。ＣＶＤ法により膜厚０，
５μｍの層間絶縁［９を堆積し、ホトリソグラフィによ
りコンタクト孔をあけ、膜厚１μｍのＡ（−１％ＳＬで
電源電極１０、出力取出し用の出力電極１１を形成する
。
Ｎ型埋込層２とＰ型ベース領域４とＮ型領域７とでＮＰ
Ｎトランジスタが構成され、ゲート電極６とＮ型領域７
，８とでＮチャネルＭＯＳトランジスタが構成される。
Ｎトランジスタが構成され、ゲート電極６とＮ型領域７
，８とでＮチャネルＭＯＳトランジスタが構成される。
このようにしてＭＯＳトランジスタにバイポーラトラン
ジスタを組合せることができた。
ジスタを組合せることができた。
この組合せにり、ＭｏＳトランジスタのチャネル長が短
くなった時、ＭＯＳトランジスタの基板電流は非常に大
きなものとなり、ＭＯＳトランジスタのもつ欠点が解消
され、しかも従来から有していた利点は維持される。
くなった時、ＭＯＳトランジスタの基板電流は非常に大
きなものとなり、ＭＯＳトランジスタのもつ欠点が解消
され、しかも従来から有していた利点は維持される。
以上説明したように、本発明は、ＭＯＳトランジスタの
ソース領域と下方の埋込層との間にベース頭載を設ける
ことによりＭｏＳトランジスタにパイボーラトランジス
アを組合せたので、高い入力インピーダンスと、大きい
電流駆動能力を有する能動素子を実現できるという効果
がある。
ソース領域と下方の埋込層との間にベース頭載を設ける
ことによりＭｏＳトランジスタにパイボーラトランジス
アを組合せたので、高い入力インピーダンスと、大きい
電流駆動能力を有する能動素子を実現できるという効果
がある。
また、バイポーラトランジスタのコレクタ（またはエミ
ッタ）とＭＯＳトランジスタのドレインとを共用させて
ＭｏＳトランジスタとバイポーラトランジスタとを同−
島領域内に形成したので、絶縁分離層を必要とせず、占
有面積を大幅に低減でき、集１１密度を向上できるとい
う効果もある。
ッタ）とＭＯＳトランジスタのドレインとを共用させて
ＭｏＳトランジスタとバイポーラトランジスタとを同−
島領域内に形成したので、絶縁分離層を必要とせず、占
有面積を大幅に低減でき、集１１密度を向上できるとい
う効果もある。
第１図は本発明の一実施例の断面図である。
１・・・Ｐ型シリコン基板、２・・・Ｎ型埋込層、３・
・・Ｐ型エピタキシャル層、４・・・Ｐ型ベース領域、
５・・・ゲート酸化膜、６・・・ゲート電極、７，８・
・・Ｎ型領域、９・・・層間絶縁膜、１０・・・電源電
極、１１・・・出力電極。
・・Ｐ型エピタキシャル層、４・・・Ｐ型ベース領域、
５・・・ゲート酸化膜、６・・・ゲート電極、７，８・
・・Ｎ型領域、９・・・層間絶縁膜、１０・・・電源電
極、１１・・・出力電極。
Claims (1)
- 半導体基板に形成された一導電型埋込層と、前記半導体
基板上に形成された逆導電型半導体層と、前記埋込層に
接触して前記逆導電型半導体層内に設けられた逆導電型
高濃度領域と、前記逆導電型半導体層表面に絶縁膜を介
して設けられたゲート電極と、該ゲート電極の両側の下
方の前記逆導電型半導体層内に形成され一方の領域が前
記逆導電型高濃度領域に接触する二つの一導電型領域と
を有し、前記ゲート電極とその両側下方に存在する前記
二つの一導電型領域とで構成されるＭＯＳトランジスタ
と、前記埋込層と前記逆導電型高濃度領域と該逆導電型
高濃度領域に接触する一導電型領域とで構成されるバイ
ポーラトランジスタとを含むことを特徴とする半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32124988A JPH0691199B2 (ja) | 1988-12-19 | 1988-12-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32124988A JPH0691199B2 (ja) | 1988-12-19 | 1988-12-19 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02164060A true JPH02164060A (ja) | 1990-06-25 |
| JPH0691199B2 JPH0691199B2 (ja) | 1994-11-14 |
Family
ID=18130473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32124988A Expired - Fee Related JPH0691199B2 (ja) | 1988-12-19 | 1988-12-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691199B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100326236B1 (ko) * | 1998-12-30 | 2002-05-09 | 박종섭 | 모스/바이폴라복합트랜지스터를이용한반도체메모리장치의감지증폭기 |
-
1988
- 1988-12-19 JP JP32124988A patent/JPH0691199B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100326236B1 (ko) * | 1998-12-30 | 2002-05-09 | 박종섭 | 모스/바이폴라복합트랜지스터를이용한반도체메모리장치의감지증폭기 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0691199B2 (ja) | 1994-11-14 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |