JPH0828505B2 - 伝導度変調型ｍｏｓｆｅｔ - Google Patents
伝導度変調型ｍｏｓｆｅｔInfo
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- JPH0828505B2 JPH0828505B2 JP63206103A JP20610388A JPH0828505B2 JP H0828505 B2 JPH0828505 B2 JP H0828505B2 JP 63206103 A JP63206103 A JP 63206103A JP 20610388 A JP20610388 A JP 20610388A JP H0828505 B2 JPH0828505 B2 JP H0828505B2
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- 229910021419 crystalline silicon Inorganic materials 0.000 claims 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バイポーラ動作を利用した伝導度変調型MO
SFETに関する。
SFETに関する。
例えばＮチャネルMOSFETによる伝導度変調型MOSFET
は、一般に第２図に示すような構造をもっている。その
主要な構成部は、ソース電極1,ゲート電極2,ドレイン電
極3,N-ベース層4,Pベース層6,P+ドレイン層7,N+ソース
層8,多結晶シリコンのゲート層9,ゲート酸化膜10ならび
にPSG絶縁層11である。ソース電極１には、ソース端子
Ｓ、ゲート電極２にはゲート端子Ｇ、ドレイン電極には
ドレイン端子Ｄがそれぞれ接続されている。
は、一般に第２図に示すような構造をもっている。その
主要な構成部は、ソース電極1,ゲート電極2,ドレイン電
極3,N-ベース層4,Pベース層6,P+ドレイン層7,N+ソース
層8,多結晶シリコンのゲート層9,ゲート酸化膜10ならび
にPSG絶縁層11である。ソース電極１には、ソース端子
Ｓ、ゲート電極２にはゲート端子Ｇ、ドレイン電極には
ドレイン端子Ｄがそれぞれ接続されている。
このような構造を有する素子のゲート電極２にソース
電極１に対して一定のしきい値以上の電圧を印加する
と、ゲート多結晶シリコン層９の下のＰベース層６の表
面が反転して電子のチャネルを形成し、ソースとドレイ
ンは導通状態となる。このチャネルを通ってN-ベース層
４に流入した電子は、P+ドレイン層７に達すると正孔の
注入を引き起こす。正孔の注入によってN-ベース層４は
伝導度変調を受け、伝導度が著しく高くなり、大電流を
流すことが可能となる。この電流は、P+ドレイン層７を
付加していない通常のたて型電力用MOSFETの10〜20倍に
もなることが大きな利点となっている。
電極１に対して一定のしきい値以上の電圧を印加する
と、ゲート多結晶シリコン層９の下のＰベース層６の表
面が反転して電子のチャネルを形成し、ソースとドレイ
ンは導通状態となる。このチャネルを通ってN-ベース層
４に流入した電子は、P+ドレイン層７に達すると正孔の
注入を引き起こす。正孔の注入によってN-ベース層４は
伝導度変調を受け、伝導度が著しく高くなり、大電流を
流すことが可能となる。この電流は、P+ドレイン層７を
付加していない通常のたて型電力用MOSFETの10〜20倍に
もなることが大きな利点となっている。
次に第２図の構造をもつ素子を等価回路で示した第３
図を参照して、上記の素子動作を説明する。第３図の回
路は、MOSFET31のほかにベースショート抵抗RP,PNPトラ
ンジスタ32,NPNトランジスタ33からなる。PNPトランジ
スタ32は第２図のＰベース層6,N-ベース層４およびP+ド
レイン層７により形成され、NPNトランジスタ33は同じ
くN+ソース層8,Pベース層６およびN-ベース層４により
形成される。ベースショート抵抗RPは、第２図のＰベー
ス層６を直列にソース電極Ｓにつないだ時の抵抗であ
る。
図を参照して、上記の素子動作を説明する。第３図の回
路は、MOSFET31のほかにベースショート抵抗RP,PNPトラ
ンジスタ32,NPNトランジスタ33からなる。PNPトランジ
スタ32は第２図のＰベース層6,N-ベース層４およびP+ド
レイン層７により形成され、NPNトランジスタ33は同じ
くN+ソース層8,Pベース層６およびN-ベース層４により
形成される。ベースショート抵抗RPは、第２図のＰベー
ス層６を直列にソース電極Ｓにつないだ時の抵抗であ
る。
素子動作は、ゲートＧにしきい値以上の電圧を印加し
てMOSFET31がオン状態になると、PNPトランジスタ32の
ベースにソースＳから電子が流れ込んで素子がオン状態
となるものである。
てMOSFET31がオン状態になると、PNPトランジスタ32の
ベースにソースＳから電子が流れ込んで素子がオン状態
となるものである。
しかしながら、このように大電流を流すことができる
という利点をもつこの伝導度変調型のたて型MOSFETは、
第３図から明らかなようにNPNトランジスタ33とPNPトラ
ンジスタ32とから形成される寄生サイリスタに由来する
ラッチアップ現象を伴うことが一つの欠点となってい
る。すなわち、ソース・ドレイン間の電流が少ない領域
では、ベースショート抵抗RPによる電圧降下は小さいの
で、NPNトランジスタ33はほとんど電流を流すことがで
きず、PNPトランジスタ32のみが電流を流している。ゲ
ート９に印加されるMOSFET31のゲート電圧を大きくし、
PNPトランジスタ32に電流を多く流し始めると、ベース
ショート抵抗RPによる電圧降下が大きくなり、遂にサイ
リスタがオン状態となる。この状態になると、MOSFET31
のゲート電圧を加えなくても寄生サイリスタ部分で自発
的に電流をラッチしているために、主電流をしゃ断する
ことができなくなる。この状態をラッチアップ現象と呼
んでおり、このラッチアップ現象のためにたて型MOSFET
に流し得る最大電流値が制限される。
という利点をもつこの伝導度変調型のたて型MOSFETは、
第３図から明らかなようにNPNトランジスタ33とPNPトラ
ンジスタ32とから形成される寄生サイリスタに由来する
ラッチアップ現象を伴うことが一つの欠点となってい
る。すなわち、ソース・ドレイン間の電流が少ない領域
では、ベースショート抵抗RPによる電圧降下は小さいの
で、NPNトランジスタ33はほとんど電流を流すことがで
きず、PNPトランジスタ32のみが電流を流している。ゲ
ート９に印加されるMOSFET31のゲート電圧を大きくし、
PNPトランジスタ32に電流を多く流し始めると、ベース
ショート抵抗RPによる電圧降下が大きくなり、遂にサイ
リスタがオン状態となる。この状態になると、MOSFET31
のゲート電圧を加えなくても寄生サイリスタ部分で自発
的に電流をラッチしているために、主電流をしゃ断する
ことができなくなる。この状態をラッチアップ現象と呼
んでおり、このラッチアップ現象のためにたて型MOSFET
に流し得る最大電流値が制限される。
このラッチアップ現象は、特にゲート電圧を切った直
後のターンオフ時に生じ易い。すなわち第３図におい
て、MOSFET31をオフ状態とすると、PNPトランジスタ32
のベースへ流入していたMOSFET31からの電子は急に流れ
を止められるので、ベースで再結合していた電子がなく
なり、その結果多量の正孔が再結合することなくショー
ト抵抗RPに流れてしまう。このため寄生サイリスタが動
作しやすくなるからである。
後のターンオフ時に生じ易い。すなわち第３図におい
て、MOSFET31をオフ状態とすると、PNPトランジスタ32
のベースへ流入していたMOSFET31からの電子は急に流れ
を止められるので、ベースで再結合していた電子がなく
なり、その結果多量の正孔が再結合することなくショー
ト抵抗RPに流れてしまう。このため寄生サイリスタが動
作しやすくなるからである。
このように伝導度変調型MOSFETのスイッチオフの際、
すなわちターンオフ状態においてラッチアップ現象が生
じ易いことから、ターンオフ時間を速くすることができ
ないなど、この伝導度変調型MOSFETをスイッチング素子
として用いるときの大きな欠点となっている。
すなわちターンオフ状態においてラッチアップ現象が生
じ易いことから、ターンオフ時間を速くすることができ
ないなど、この伝導度変調型MOSFETをスイッチング素子
として用いるときの大きな欠点となっている。
本発明の第１の課題は、上述の欠点を除いて寄生サイ
リスタによるラッチアップ現象が起こらず、しかも大電
流を流すことの利点を維持した伝導度変調型MOSFETを提
供することにある。
リスタによるラッチアップ現象が起こらず、しかも大電
流を流すことの利点を維持した伝導度変調型MOSFETを提
供することにある。
本発明の第２の課題は以下に述べることである。すな
わち第２図に示すように従来の伝導度変調型たて型MOSF
ETは、ウェハ平面と平行にチャネルを形成しており、こ
れは面積効果としては好ましいものでなく、当然のこと
ながらコストアップにつながってしまう。従って本発明
の第２の課題は、同じ電流を流しうる小面積素子を提供
することである。すなわち、一定の面積のウェハからと
り出せるチップの数は、面積が小さくなればなる程多く
なることは明らかであるが、半導体素子の製造プロセス
では、チップ面積が小さければ小さい程良品率も向上す
る。従って、チップサイズを小さくしうることは、とり
出せるチップの数が多くなることと、良品率の向上との
相乗作用により大幅なコストダウンが見込めるものであ
る。この意味からも、同じ特性を維持しつつチップ面積
を小さくしうる意義は大きい。
わち第２図に示すように従来の伝導度変調型たて型MOSF
ETは、ウェハ平面と平行にチャネルを形成しており、こ
れは面積効果としては好ましいものでなく、当然のこと
ながらコストアップにつながってしまう。従って本発明
の第２の課題は、同じ電流を流しうる小面積素子を提供
することである。すなわち、一定の面積のウェハからと
り出せるチップの数は、面積が小さくなればなる程多く
なることは明らかであるが、半導体素子の製造プロセス
では、チップ面積が小さければ小さい程良品率も向上す
る。従って、チップサイズを小さくしうることは、とり
出せるチップの数が多くなることと、良品率の向上との
相乗作用により大幅なコストダウンが見込めるものであ
る。この意味からも、同じ特性を維持しつつチップ面積
を小さくしうる意義は大きい。
上記２つの課題を解決するために、本発明の伝導度変
調型MOSFETは、一面側にドレイン電極が接続される第一
導電形ドレンイ層と、該ドレンイ層の他面上に形成され
た第二導電形ベース層と、該第二導電形ベース層上に形
成された第一導電形層がその表面から前記第二導電形ベ
ース層に達する溝により島状に形成されてなる第一導電
形ベース層と、該第一導電形ベース層上に形成されソー
ス電極が接続される多結晶シリコンからなる第二導電形
ソース層と、前記第二導電形ソース層と前記第二導電形
ベース層の間の前記第一導電形ベース層の一側面側にチ
ャネルが形成されるべく当該一側面上にゲート酸化膜を
介して形成されゲート電極が接続される多結晶シリコン
からなるゲート層と、前記第二導電形ベース層に接して
前記第一導電形ベース層の他側面上に形成され前記ソー
ス電極が接続される多結晶シリコンからなる高濃度第一
導電形層とを備えることを特徴としている。
調型MOSFETは、一面側にドレイン電極が接続される第一
導電形ドレンイ層と、該ドレンイ層の他面上に形成され
た第二導電形ベース層と、該第二導電形ベース層上に形
成された第一導電形層がその表面から前記第二導電形ベ
ース層に達する溝により島状に形成されてなる第一導電
形ベース層と、該第一導電形ベース層上に形成されソー
ス電極が接続される多結晶シリコンからなる第二導電形
ソース層と、前記第二導電形ソース層と前記第二導電形
ベース層の間の前記第一導電形ベース層の一側面側にチ
ャネルが形成されるべく当該一側面上にゲート酸化膜を
介して形成されゲート電極が接続される多結晶シリコン
からなるゲート層と、前記第二導電形ベース層に接して
前記第一導電形ベース層の他側面上に形成され前記ソー
ス電極が接続される多結晶シリコンからなる高濃度第一
導電形層とを備えることを特徴としている。
本発明においては、伝導度変調が最も活発に生じる第
二導電形ベース層に接して多結晶シリコンからなる高濃
度第一導電形層を形成したので、ターンオフ時に再結合
の相手を失った正孔はこの高濃度第一導電形層に流れ込
み、チャネル近傍への正孔の流出は著しく制限される。
従って、寄生NPNトランジスタが動作することはなく、
ラッチアップ現象は極めて起こり難いものとなる。
二導電形ベース層に接して多結晶シリコンからなる高濃
度第一導電形層を形成したので、ターンオフ時に再結合
の相手を失った正孔はこの高濃度第一導電形層に流れ込
み、チャネル近傍への正孔の流出は著しく制限される。
従って、寄生NPNトランジスタが動作することはなく、
ラッチアップ現象は極めて起こり難いものとなる。
また、第一導電形ベース層を島状に形成し、その一側
面側にチャネルが形成されるようにしたので、従来は、
ウェハ平面と平行に、すなわち水平方向にチャネルを形
成していたものが、たて方向にチャネルを形成すること
となり、ウェハを従来の二次元的な使用から三次元的な
使用とすることで有効に活用し、チャネル面積を減らす
ことなくチップサイズを小さくすることができる。
面側にチャネルが形成されるようにしたので、従来は、
ウェハ平面と平行に、すなわち水平方向にチャネルを形
成していたものが、たて方向にチャネルを形成すること
となり、ウェハを従来の二次元的な使用から三次元的な
使用とすることで有効に活用し、チャネル面積を減らす
ことなくチップサイズを小さくすることができる。
第１図は本発明の一実施例の断面構造を示す。第２図
と基本的に同じものには同一番号を付してある。本発明
においてはN-層４上のＰ層にみぞを堀り込み、島状のＰ
層６を形成してある。このみぞの一部に、第１図中央に
示すようにゲート酸化膜10を形成し、その上にゲートポ
リシリコン９を形成する。また従来はシリコン基板に不
純物を拡散させ形成していたN+ソース層及びP+層を、ポ
リシリコン51および52で形成し付着させたことが本発明
の特徴である。このような構造をとることで、N+層やP+
層の拡散深さを考慮することなくチップサイズを縮小し
うる。そればかりでなく、たてにチャネルを形成したこ
とで、さらにチップサイズを縮小しうる。また、堀り込
んだ部分にP+層52が接しているため、ターンオフ時に再
結合の相手を失った正孔は、Ｐ層６を通って流れ出すよ
りも、電気抵抗が小さくかつ近接するP+層52へ流れ出す
のは自明である。これによりラッチアップは従来に比較
して大幅に制限しうることになる。
と基本的に同じものには同一番号を付してある。本発明
においてはN-層４上のＰ層にみぞを堀り込み、島状のＰ
層６を形成してある。このみぞの一部に、第１図中央に
示すようにゲート酸化膜10を形成し、その上にゲートポ
リシリコン９を形成する。また従来はシリコン基板に不
純物を拡散させ形成していたN+ソース層及びP+層を、ポ
リシリコン51および52で形成し付着させたことが本発明
の特徴である。このような構造をとることで、N+層やP+
層の拡散深さを考慮することなくチップサイズを縮小し
うる。そればかりでなく、たてにチャネルを形成したこ
とで、さらにチップサイズを縮小しうる。また、堀り込
んだ部分にP+層52が接しているため、ターンオフ時に再
結合の相手を失った正孔は、Ｐ層６を通って流れ出すよ
りも、電気抵抗が小さくかつ近接するP+層52へ流れ出す
のは自明である。これによりラッチアップは従来に比較
して大幅に制限しうることになる。
本発明によるMOSFETの製造方法の一例を第４図に示
す。第４図（ａ）はP+基板７上にN-型のエピタキシャル
層４を形成し、その後Ｐ層６を形成するための不純物の
拡散を行った状態を示す。
す。第４図（ａ）はP+基板７上にN-型のエピタキシャル
層４を形成し、その後Ｐ層６を形成するための不純物の
拡散を行った状態を示す。
第４図（ｂ）はＰ層６を経て層４に達するみぞを形成
して二つの島状領域６を形成し、さらにポリシリコン50
を形成した状態を示す。
して二つの島状領域６を形成し、さらにポリシリコン50
を形成した状態を示す。
この後、レジストマスクにてポリシリコン50にそれぞ
れN+,P+層51,52を形成すべく所望の不純物をイオン注入
する。第４図（ｃ）は、イオン注入後ゲート酸化膜10お
よびゲートポリシリコン９を形成した状態を示してい
る。
れN+,P+層51,52を形成すべく所望の不純物をイオン注入
する。第４図（ｃ）は、イオン注入後ゲート酸化膜10お
よびゲートポリシリコン９を形成した状態を示してい
る。
この後PSG絶縁層11を形成し、フォトエッチングを行
って第１図に示すような形状とする。ひきつづきソー
ス，ゲートのメタル電極を形成し、これもフォトエッチ
ングしソース，ゲート電極1,2を第１図のように分離す
る。
って第１図に示すような形状とする。ひきつづきソー
ス，ゲートのメタル電極を形成し、これもフォトエッチ
ングしソース，ゲート電極1,2を第１図のように分離す
る。
本発明によれば、たて方向にチャネルを形成したこと
でチャネル面積を従来のものと同一にしながらチップサ
イズを縮小でき、第二導電形ベース層に接して多結晶シ
リコンからなる高濃度第一導電形層を形成することによ
り正孔を容易に引きぬけるようにしたことから、ラッチ
アップ現象も極めて起こり難い伝導度変調形MOSFETを得
ることができる。
でチャネル面積を従来のものと同一にしながらチップサ
イズを縮小でき、第二導電形ベース層に接して多結晶シ
リコンからなる高濃度第一導電形層を形成することによ
り正孔を容易に引きぬけるようにしたことから、ラッチ
アップ現象も極めて起こり難い伝導度変調形MOSFETを得
ることができる。
第１図は、本発明の一実施例の断面図、第２図は従来の
伝導度変調型MOSFETの断面図、第３図は第２図のFETの
等価回路、第４図（ａ）ないし（ｃ）は、本発明のFET
の一製造方法を例示する断面図である。 １……ソース電極、２……ゲート電極、３……ドレイン
電極、４……N-ベース層、６……Ｐベース層,7……P+ド
レイン層、８……N+ソース層、９……ポリシリコンゲー
ト層、10……ゲート酸化膜、11……PSG絶縁層、51……N
+ソース層、52……P+層。
伝導度変調型MOSFETの断面図、第３図は第２図のFETの
等価回路、第４図（ａ）ないし（ｃ）は、本発明のFET
の一製造方法を例示する断面図である。 １……ソース電極、２……ゲート電極、３……ドレイン
電極、４……N-ベース層、６……Ｐベース層,7……P+ド
レイン層、８……N+ソース層、９……ポリシリコンゲー
ト層、10……ゲート酸化膜、11……PSG絶縁層、51……N
+ソース層、52……P+層。
Claims (1)
- 【請求項１】一面側にドレイン電極が接続される第一導
電形ドレンイ層と、該ドレンイ層の他面上に形成された
第二導電形ベース層と、該第二導電形ベース層上に形成
された第一導電形層がその表面から前記第二導電形ベー
ス層に達する溝により島状に形成されてなる第一導電形
ベース層と、該第一導電形ベース層上に形成されソース
電極が接続される多結晶シリコンからなる第二導電形ソ
ース層と、前記第二導電形ソース層と前記第二導電形ベ
ース層の間の前記第一導電形ベース層の一側面側にチャ
ネルが形成されるべく当該一側面上にゲート酸化膜を介
して形成されゲート電極が接続される多結晶シリコンか
らなるゲート層と、前記第二導電形ベース層に接して前
記第一導電形ベース層の他側面上に形成され前記ソース
電極が接続される多結晶シリコンからなる高濃度第一導
電形層とを備えることを特徴とする伝導度変調型MOSFE
T。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63206103A JPH0828505B2 (ja) | 1988-08-19 | 1988-08-19 | 伝導度変調型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63206103A JPH0828505B2 (ja) | 1988-08-19 | 1988-08-19 | 伝導度変調型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0254968A JPH0254968A (ja) | 1990-02-23 |
| JPH0828505B2 true JPH0828505B2 (ja) | 1996-03-21 |
Family
ID=16517852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63206103A Expired - Lifetime JPH0828505B2 (ja) | 1988-08-19 | 1988-08-19 | 伝導度変調型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828505B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2739002B2 (ja) * | 1991-12-20 | 1998-04-08 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| DE4315723C2 (de) * | 1993-05-11 | 1995-10-05 | Siemens Ag | MOS-Halbleiterbauelement |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62198160A (ja) * | 1986-02-25 | 1987-09-01 | Fuji Electric Co Ltd | 絶縁ゲ−ト電界効果トランジスタ |
| JPS63115382A (ja) * | 1986-11-04 | 1988-05-19 | Matsushita Electronics Corp | 半導体装置 |
-
1988
- 1988-08-19 JP JP63206103A patent/JPH0828505B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0254968A (ja) | 1990-02-23 |
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