KR100225381B1

KR100225381B1 - 트렌치 캐소드 구조를 갖는 에미터-스위치드 다이리스터 및 그의 제조방법

Info

Publication number: KR100225381B1
Application number: KR1019960077701A
Authority: KR
Inventors: 김성동
Original assignee: 김영환; 현대전자산업주식회사
Priority date: 1996-12-30
Filing date: 1996-12-30
Publication date: 1999-10-15
Also published as: KR19980058377A

Abstract

본 발명은 p⁺캐소드 바디부분에 트렌치를 형성하고 이 트렌치내에 캐소드전극을 형성하여 줌으로써, 베이스 영역으로부터 캐소드바디로의 전류경로에서의 저항을 감소시켜 래치업을 방지할 수 있는 에미터-스위치드 다이리스터 및 그의 제조방법에 관한 것이다.

본 발명의 에미터-스위치드 다이리스터는 에피 웨이퍼의 소정 부분에 형성된 트렌치와, 상기 트렌치 영역이외의 에피 웨이퍼층에 형성된 p형 베이스 영역과, 상기 트렌치 저면과 접하여 상기 에피 웨이퍼층에 형성된 p⁺캐소드 바디와, 상기 트렌치내에 형성된 캐소드전극과, 상기 p형 베이스 영역에 형성된 N⁺플로팅영역과, 상기 트렌치의 양측 p형 베이스 영역에 캐소드 전극과 접촉되도록 형성된 N⁺캐소드영역과 , 상기 N⁺플로팅영역의 일측과 N⁺캐소드영역사이의 상기 에피 웨이퍼상부 그리고 N⁺플로팅영역의 타측의 상기 에피 웨이퍼상부에 형성된 게이트 절연막과 게이트와, 상기 에피 웨이퍼의 배면에 형성된 애노드 전극을 포함한다.

Description

트렌치 캐소드 구조를 갖는 에미터-스위치드 다이리스터 및 그의 제조방법

본 발명은 전력 반도체소자에 관한 것으로서, 캐소드를 트렌치구조로 형성하여 기생 다이리스터의 래치업 특성을 억제시킬 수 있는 트렌치 캐소드구조를 갖는 에미터-스위치드 다이리스터(Emitter-Switched thyristor, EST) 및 그의 제조방법에 관한 것이다.

EST는 고전압 및 고전류용 파워 개별소자(power discrete device)로서 현재에 사용되고 있는 절연 게이트 바이폴라 트랜지스터(IGBT, Insulated Gate Bipolar Transistor)의 대체용으로 응용가능하다. 이러한 EST는 모터 드라이브, 무정전 정원장치(UPS,Uninterruptible Power System), 라이트 발라스트(lighting ballast),수치제어 등에 응용되고 있다.

EST는 MOS 트랜지스터의 게이트 동작과 플로팅영역을 이용하여 다이리스터의 전류동작을 가능케하고, MOS 트랜지스터의 게이트 전류제어가 가능하여 최근에 활발히 연구되고 있는 전력소자이다. 이러한 EST는 소자구조상 필연적으로 포함되어 있는 기생 다이리스터(parastic thyristor)가 동작하여 래치를 일으키면 MOS 트랜지스터의 게이트 제어능력이 상실된다.

도1은 종래의 EST의 단면구조를 도시한 것이다. 도1을 참조하면, p⁺기판(11),N버퍼층(12) 및 N^-에피택셜층(13)으로 이루어진 에피웨이퍼(10)가 제공된다. 에피 웨이퍼(10)의 N^-에피택셜층(13)에는 p형 베이스 영역(14)과 p형 베이스영역(14)과 접하여 p⁺캐소드 바디(16)와 접하여 형성되고, p형 베이스 영역(14)에는 N⁺플로팅영역(15)이 형성되며, N⁺캐소드(에미터)(17)가 p형 베이스영역(14) 및 p⁺캐소드 바디(16)에 걸쳐 형성된다.

상기 p⁺캐소드 바디(16)와 N⁺캐소드(17)상부의 에피 웨이퍼(10)상에 캐소드 전극(20)이 형성되고, N⁺플로팅영역(15)의 일측과 N⁺캐소드(17)사이의 에피 웨이퍼(10)상부 그리고 N⁺플로팅영역(15)의 타측의 에피 웨이퍼(10)상부에는 게이트절연막(18)과 게이트전극(19)이 형성되고, 에피 웨이퍼(10)의 배면에는 애노드 전극(21)이 형성된 구조를 갖는다.

상기한 바와 같은 구조를 종래의 EST는 N^-에피페층(13), N버퍼층(12) 및 p⁺기판(11)의 에피 웨이퍼(10)에 P형 베이스(14)와 N⁺애미터영역(17)을 이중확산하여 형성하는데 N⁺에미터 영역(17)은 캐소드 접촉되어 있지 않아 MOS 트랜지스터의 게이트에 의해 제어되어 제1도에서 도시된 바와 같이 주다이리스터(main thyristor)동작영역 된다.

따라서, MOS 트랜지스터(19)의 게이트에 문턱전압이상의 양전압이 인가되면 전자들은 N⁺플로팅영역(15)을 N^-에피영역(13)으로 흘러들어가게 되어 전류가 흐르게 된다. 이때, 발생된 전류에 의해 포지티브 바이어스(positive bias)가 걸려 있는 p⁺기판(11)과 N^-에피층(13)간의 PN 다이오드를 턴온시키게 된다.

이에 따라 p⁺기판(11), N^-에피층(13) 및 p 베이스영역(14)으로 이루어지는 기생 PNP 트랜지스터가 동작을 하게 되고, p 베이스영역(14)에서 p⁺캐소드 바디(16)로 흘러가는 전류가 약 0.7V 이상의 전압강하를 일으며 N⁺플로팅 영역(15)을 턴온시키면 주 다이리스터가 동작하게 되어 EST는 온상태로 들어서게 된다. 한편, 게이트(19)에 0V를 인가하면 N⁺플로팅영역(15)이 전류의 흐름을 차단하게 되어 다이리스터는 턴오프된다.

상기한 바와같은 종래의 EST는 기생 다이리스터에 존재하는 p⁺기판(11)/N에피층(13)/P 베이스 영역(14)/N⁺에미터(17)의 PNPN 다이오드가 일단 턴온되면 다이리스터는 MOS 트랜지스터의 게이트(19)에 0V 전압을 인가하여도 더 이상 턴오프되지 않게 되는 문제점이 있었다.

본 발명은 상기한 바와같은 종래기술의 문제점을 해결하기 위한 것으로서, p⁺캐소드 바디부분에 트렌치를 형성하고 이 트렌치내에 캐소드전극을 형성하여 줌으로써, 베이스 영역으로부터 캐소드바디로의 전류경로에서의 저항을 감소시켜 래치업을 방지할 수 있는 에미터-스위치드 다이리스터 및 그의 제조방법을 제공하는 데 그 목적이 있다.

제1도는 종래의 에미터-스위치드 다이리스터의 단면 구조도.

제2도는 본 발명의 실시예에 따른 에미터-스위치드 다이리스터의 단면 구조도.

제3도는 제2도의 본 발명의 에미터-스위치드 다이리스터의 등가회로도.

제4a도-제4e도는 제2도의 본 발명의 에미터-스위치드 다이리스터의 제조공정도.

* 도면의 주요부분에 대한 부호의 설명

31 : p⁺기판 32 : N버퍼층

33 : N⁺에피층 34 : p형 베이스영역

35 : N⁺플로팅 영역 36 : p⁺캐소드 바디

37 : N⁺캐소드 영역 38 : 게이트 산화막

39 : 게이트 40 : 캐소드 전극

41 : 애노드 전극 42, 44 : 감광막

43 : CVD산화막 45 : 트렌치

상기 목적을 달성하기 위하여, 본 발명의 에미터-스위치드 다이리스터는 에피 웨이퍼의 소정 부분에 형성된 트렌치와, 상기 트렌치를 에피 웨이퍼에 형성된 p형 베이스 영역과 , 상기 트렌치 저면과 접하여 상기 에피 웨이퍼층에 형성된 p⁺캐소드 바디와, 상기 트렌치내에 형성된 캐소드전극과, 상기 p형 베이스 영역에 형성된 N⁺플로팅영역과, 상기 트렌치의 양측 p형 베이스 영역에 캐소드 전극과 접촉되도록 형성된 N⁺캐소드영역과, 상기 N⁺플로팅영역의 일측과 N⁺캐소드영역사이의 상기 에피 웨이퍼상부 그리고 N⁺플로팅영역의 타측의 상기 에피 웨이퍼상부에 형성된 게이트 절연막과 게이트와, 상기 에피 웨이퍼의 배면에 형성된 애노드 전극을 포함하는 것을 특징으로 한다.

또한, 본 발명의 에미터-스위치드 다이리스터의 제조방법은 에피 웨이퍼를 제공하는 공정과, 에피 웨이퍼상에 게이트 산화막과 게이트를 형성하는 공정과, 이중확산공정으로 p형 베이스영역과 p형 베이스영역내에 N⁺플로팅영역과 N⁺캐소드영역을 셀프얼라인시켜 형성하는 공정과, 기판 전면에 절연막을 형성하는 공정과, 감광막을 마스크로하여 상기 절연막과 게이트 산화막 그리고 에피 웨이퍼를 식각하여 트렌치를 형성하는 공정과, 상기 트렌치 저면의 p 베이스 영역에 p⁺캐소드 바디를 형성하는 공정과, 상기 N⁺플로팅영역 양측의 게이트가 노출되도록 CVD 산화막을 식각하여 게이트를 노출시키는 공정과, 상기 트렌치내에 캐소드전극과 상기 게이트와 연결되는 게이트전극을 형성하는 공정을 포함하는 것을 특징으로 한다.

본 발명의 실시예에서 상기 에피 웨이퍼는 p⁺기판, N버퍼층 및 N^-에피층으로 이루어지는 것을 특징으로 한다.

[실시예]

이하, 첨부된 도면에 의하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

제2도는 본 발명의 실시예에 따른 EST의 단면구조를 도시한 것이다. 도2를 참조하면, p⁺기판(31), N버퍼층(32) 및 N^-에피층(33)으로 이루어진 에피웨이퍼(30)가 제공된다. 에피 웨이퍼(30)의 N^-에피층(33)에는 트렌치(45)가, 형성되고 트렌치(45)를 포함한 에피층(33)에는 p형 베이스 영역(34)이 형성되며, 트렌치(45)저면과 접하여 에피층(33)에 p⁺캐소드 바디(36)가 형성되고, 트렌치(45)내에는 캐소드전극(40)이 형성된다.

p형 베이스 영역(34)에는 N⁺플로팅영역(35)과 N⁺캐소드영역(에미터영역)(37)이 형성되며, 이때 N⁺캐소드영역(37)은 트렌치(45)의 양측 p형 베이스영역(34)에 형성되어 캐소드전극(40)과 접촉된다.

상기 N⁺플로팅영역(35)의 일측과 N⁺캐소드영역(37)사이의 에피 웨이퍼(30)상부 그리고 N⁺플로팅영역(35)의 타측의 에피 웨이퍼(30)상부에는 게이트 절연막(38)과 게이트전극(39)이 형성되고, 에피 웨이퍼(30)의 배면에는 애노드 전극(41)이 형성된 구조를 갖는다.

상기한 바와 같은 구조를 갖는 EST의 동작은 도1과 동일하다. 본 발명의 EST는 N⁺캐소드(에미터)영역(37)이 트렌치(45)에 의해 나뉘어져 N⁺캐소드(에미터)영역(37)의 길이가 감소되고, N⁺캐소드(에미터)영역(37) 하부의 p 베이스 영역(34)에 p⁺캐소드 바디(36)가 형성되므로 도3의 등가회로에서 보는 바와같이 p형 베이스영역(34)으로부터 N⁺캐소드영역(37)으로 흐르는 전류 경로의 저항(R_p ⁺)을 감소시키게 되어 기생 다이리스터의 래치업을 방지할 수 있다. 이때, p형 베이스영역(37)의 저항(R_pbase)은 상대적으로 큰값을 갖으며, R_p ⁺은 상대적으로 작은 값을 갖는다.

제4a도 내지 제4e도는 제2도의 본 발명의 실시예에 따른 다이리스터의 제조공정도를 도시한 것이다.

제4a도를 참조하면 통상의 절연 게이트 바이폴라 트랜지스터(IGBT, Insulated Gate Bipolar Transistor) 형성공정으로 p⁺형 기판(31)상에 N버퍼(32)와 N^-에피층(33)의 에피 웨이퍼(30)상에 통상의 DMOS 트랜지스터의 제조공정과 마찬가지로 게이트 산화막 및 게이트용 폴리실리콘막(39)을 형성하고, 그위에 감광막(42)을 도포한다. 통상의 사진식각공정을 수행하여 N⁺플로팅영역과 N⁺캐소드(에미터)영역이 형성될 부분의 에피 웨이퍼(30)를 노출시킨다. 이때, 식각된 폴리실리콘막(38)은 다이리스터의 게이트로 작용한다.

제4b도를 참조하면, p형 불순물과 N⁺형 불순물을 에피 웨이퍼(30)의 N^-에피층(33)으로 이온주입한 다음 이중확산공정을 수행하여 p형 베이스 영역(34)과 N⁺플로팅영역(35)과 N⁺캐소드(에미터)영역(37)을 셀프-얼라인시켜 형성한다.

제4c, d도를 참조하면, N⁺플로팅영역(35)과 N⁺캐소드(에미터)영역(37)을 형성한 다음 기판 전면에 CVD산화막(43)을 형성하고, 그위에 감광막(44)을 형성한다. 통상의 사진식각공정을 수행하여 N⁺캐소드(에미터)영역(37)상부의 CVD산화막(43)을 노출시키고, 감광막(44)을 마스크로하여 노출된 CVD산화막(43) 및 게이트 산화막(38)을 식각하여 트렌치가 형성될 부분의 N⁺캐소드(에미터) 영역(37)을 노출시킨다.

이어서, 노출된 N⁺캐소드(에미터)영역(37)의 에피 웨이퍼(30)를 플라즈마 식각하여 트렌치(45)를 형성한다. 트렌치(45)를 형성한 후 BF₂를 트렌치(45) 저면의 p 베이스 영역(34)으로 이온주입하여 p⁺캐소드 바디(36)를 형성한다.

제4e도를 참조하면, N⁺플로팅영역(35) 양측의 게이트(39)가 노출되도록 CVD산화막(43)을 식각하여 게이트(39)를 노출시킨다. 기판전면에 금속층을 트렌치(45)가 채워지도록 형성하고 식각공정을 수행하여 게이트(40') 및 캐소드전극(40)을 형성하고, 이어서, 에피 웨이퍼(50)의 배면에 A1으로 된 애노드전극(41)을 형성한다.

이후, 통상의 공정으로 패시베이션하여 소자를 제조한다.

상술한 바와 같은 본 발명에 따르면, IGBT 및 DMOS 트랜지스터 제조공정을 이용하여 EST를 제조할 수 있으므로 공정상 용이함이 있으며, 트렌치의 형성에 의해 N⁺캐소드(에미터)영역이 분리되어 길이가 짧아지고 트렌치 저면의 p 베이스영역에 p⁺캐소드 바디를 형성하여 줌으로써 기생 다이리스터의 래치업 현상을 방지할수 있다. 이에 따라 최대 재어가능한 전류값이 커지므로 EST의 안전동작영역(safe operating area)을 넓혀 대전류 특성을 향상시킬 수 있다.

이상에서 본 발명을 개별 소자에 적용하여 설명하였으나, 본 발명은 이에 한정되지 않고 IC(Intergated Chip)에도 적용될수 있다. 그런데, 개별 소자에 적용되는 캐소드 트랜치 구조의 에미터-스위치드 다이리스터는 캐소드와 에노드가 수직배열되는 수직형(제2도 참조)이나 IC에 적용되는 캐소드 트랜치 구조의 에미터-스위치드 다이리스터는 캐소드와 애노드가 수평 배열되는 수평형이다.

Claims

에피 웨이퍼의 소정 부분에 형성된 트렌치와, 상기 트렌치 영역 이외의 에피 웨이퍼층에 형성된 p형 베이스 영역과, 상기 트렌치 저면과 접하여 상기 에피 웨이퍼층에 형성된 p⁺캐소드 바디와, 상기 트렌치내에 형성된 캐소드전극과, 상기 P형 베이스 영역에 형성된 N⁺플로팅영역과, 상기 트렌치의 양측 P형 베이스 영역에 캐소드 전극과 접촉되도록 형성된 N⁺캐소드영역과, 상기 N⁺플로팅영역의 일측과 N⁺캐소드영역사이의 상기 에피 웨이퍼상부 그리고 N⁺플로팅영역의 타측의 상기 에피 웨이퍼상부에 형성된 게이트 절연막과 게이트와, 상기 에피 웨이퍼의 배면에 형성된 애노드 전극을 포함하는 것을 특징으로 하는 에미터-스위치드 다이리스트.
제1항에 있어서, 상기 에피 웨이퍼는 p⁺기판, N 버퍼층 및 N^-에피층으로 이루어지는 것을 특징으로 하는 에미터-스위치드 다이리스터.
에피 웨이퍼를 제공하는 공정과, 에피 웨이퍼상에 게이트 산화막과 게이트를 형성하는 공정과, 이중확산공정으로 p형 베이스영역과 p형 베이스영역내에 N⁺플로팅영역과 N⁺캐소드영역을 셀프얼라인시켜 형성하는 공정과, 기판 전면에 절연막을 형성하는 공정과, 감광막을 마스크로하여 상기 절연막과 게이트 산화막 그리고 에피 웨이퍼를 식각하여 트렌치를 형성하는 공정과, 상기 트렌치 저면의 p 베이스 영역에 p⁺캐소드 바디를 형성하는 공정과, 상기 N⁺플로팅영역 양측의 게이트가 노출되도록 CVD 산화막을 식각하여 게이트를 노출시키는 공정과, 상기 트렌치내에 캐소드전극과 상기 게이트와 연결되는 게이트전극을 형성하는 공정을 포함하는 것을 특징으로 하는 에미터-스위치드 다이리스터의 제조방법.
제3항에 있어서, 상기 에피 웨이퍼는 p⁺기판, N 버퍼층 및 N^-에피층으로 이루어지는 것을 특징으로 하는 에미터-스위치드 다이리스터의 제조방법.
제3항에 있어서, 상기 절연막은 CVD 산화막인 것을 특징으로 하는 에미터-스위치드 다이리스터의 제조방법.
제3항에 있어서, 상기 트렌치는 상기 에피 웨이퍼를 플라즈마 식각하여 형성하는 것을 특징으로 하는 에미터-스위치드 다이리스터의 제조방법.
제3항에 있어서, 상기 트렌치를 형성하기 위한 에피 웨이퍼식각공정과 p^-캐소드 바디를 형성하기 위한 이온주입공정은 동일한 마스크를 사용하여 수행되는 것을 특징으로 하는 에미터-스위치드 다이리스터의 제조방법.