JPH0883897A - Ｍｏｓ制御型サイリスタ - Google Patents

Ｍｏｓ制御型サイリスタ

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JPH0883897A
JPH0883897A JP7185558A JP18555895A JPH0883897A JP H0883897 A JPH0883897 A JP H0883897A JP 7185558 A JP7185558 A JP 7185558A JP 18555895 A JP18555895 A JP 18555895A JP H0883897 A JPH0883897 A JP H0883897A
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semiconductor surface
region
layer
gate
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JP7185558A
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Janardhanan S Ajit
ジャナルドハナン・エス・アジット
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Abstract

(57)【要約】 【課題】 電流飽和特性を有し、寄生サイリスタの無い
ＭＯＳ制御型サイリスタを提供する。 【解決手段】 Ｎ-型層１１８の下側に形成されたＰ++
型領域１１６をアノード電極１１２が覆う。Ｎ-型層１
１８内にＭＯＳＦＥＴのソースでもあるＰ型ベース１２
０が配置され、この中にＮ++型エミッタ領域１２２が形
成されている。これは、浮遊金属ストラップ１２４でＰ
型ベース１２０に短絡される。Ｐ型領域１２６，１２８
がＮ-型層１１８の小領域によってＰ型ベース１２０か
ら横方向に隔離して配置され、これら小領域はチャネル
領域１３０，１３２を形成する。第１絶縁ゲート１３８
はチャネル領域１３０を覆い、第２絶縁ゲート１４０は
チャネル領域１３２を覆うと共にＮ++型エミッタ領域１
２２とチャネル領域１３２との間のＰ型ベース領域１２
０の一部分を覆う。カソード電極１３４はＰ型領域１２
６，１２８および第１絶縁ゲート１３８に接続される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ制御型サイ
リスタに関し、より詳しくは、電流飽和特性を有し、寄
生サイリスタ構造の存在しないＭＯＳ制御型三端子サイ
リスタに関する。
【０００２】
【従来の技術】バイポーラ導電機構とＭＯＳ制御機構と
を組み合わせたパワー半導体構造は周知である。絶縁ゲ
ート・バイポーラ・トランジスタ（ＩＧＢＴ）はこのよう
なデバイスの一例であって、このＩＧＢＴでは、バイポ
ーラ構造体のベース電流が、集積化されたＭＯＳＦＥＴ
を介して制御される。このＩＧＢＴは、６００ボルト程
度の阻止電圧を有する高電圧の電力の用途に最も適して
いる。より高い電圧を扱うことができるＩＧＢＴは、オ
ン状態の電圧降下がより大きいという欠点がある。サイ
リスタを通してオン電流を流すことによりオン状態の電
圧降下を低くすることができるため、ＭＯＳゲート型サ
イリスタは、大電流、高電圧の用途において相当な関心
を持たれている。
【０００３】
【発明が解決しようとする課題】ＭＯＳゲート型サイリ
スタとして、ＭＯＳ制御型サイリスタ（ＭＣＴ）とエミ
ッタ・スイッチ型サイリスタ（ＥＳＴ）の２種類があ
る。1984年12月サンフランシスコで開催されたアイトリ
プルイー・インターナショナル・エレクトロン・デバイス・
ミーティング（アイディイーエム）のテクニカル・ダイ
ジェスト(IEEE International Electron Device Meetin
g (IDEM) Technical Digest) の第282頁〜第285頁にお
けるテンプル(V. A. K. Temple)による論文において述
べられているように、ＭＣＴでは、カソード短絡回路が
ＭＯＳゲートを介してスイッチされる。しかし、複雑な
製造上の要件とターンオフ中における電流線条化の問題
(currentfilamentation problem)のため、および電流飽
和特性を有していないため、ＭＣＴの商用化は限定され
たものであった。
【０００４】ＥＳＴは、図１に示すように、基本的には
サイリスタにＭＯＳＦＥＴが直列につながる構成となっ
ており、「エミッタ・スイッチ型(emitter-switched)」
と呼ばれている。このＥＳＴは、ＭＣＴよりも製造が容
易である。ＥＳＴは、電流飽和特性を示すが、図１に示
すように、ゲートで制御されるｎチャネルＭＯＳＦＥＴ
に対してバイパスを形成する固有の寄生サイリスタによ
る制約が存在する。したがって、電流飽和特性を有する
が、そのデバイス内の寄生サイリスタ構造によって制約
されることの無いＥＳＴが必要とされている。
【０００５】本発明は、従来技術の欠点を克服し、ＭＯ
Ｓ制御型サイリスタを提供することによって上述の目的
を達成するものである。
【０００６】
【課題を解決するための手段】本発明に係るＭＯＳ制御
型サイリスタは、第１の実施の形態では、互いに平行に
隔離している平坦な第１および第２半導体表面を有する
半導体材料のウェハーを含んでいる。第１半導体表面か
らは相対的に不純物濃度の低いＮ型層が延在しており、
第２半導体表面からはＰ型層が延在している。
【０００７】Ｐ型ベースが前記相対的に不純物濃度の低
いＮ型層内に形成され、該Ｐ型ベースは前記第１半導体
表面から該第１半導体表面の下方に第１深さまで延在し
ている。Ｎ型エミッタ領域が該Ｐ型ベース内に形成さ
れ、前記第１半導体表面から該第１半導体表面の下方に
前記第１深さよりも浅い第２深さまで延在してＮ型エミ
ッタとＰ型ベースとの接合部を形成し、該Ｎ型エミッタ
領域を前記Ｐ型ベースの周縁に沿った前記第１半導体表
面に沿って径方向内側に隔離配置して前記Ｐ型ベースの
周縁が前記第１半導体表面にまで延在するようにし、こ
れにより、該周縁のうちの第１縁に沿って第１チャネル
領域を形成している。前記第１半導体表面に金属ストラ
ップを配置し、該金属ストラップで前記Ｎ型エミッタ領
域を前記周縁のうちの第２縁に沿った前記Ｐ型ベースに
接続している。
【０００８】第１および第２Ｐ型領域が前記相対的に不
純物濃度の低いＮ型層内に形成され、該第１および第２
Ｐ型領域は前記ウェハーの前記第１半導体表面から延在
している。該第１および第２Ｐ型領域は前記Ｐ型ベース
の前記第２および第１縁からそれぞれ横方向に隔離して
おり、両者間に相対的に不純物濃度の低いＮ型層が前記
第１半導体表面まで延在して第２および第３チャネル領
域をそれぞれ形成するように構成している。
【０００９】第１ゲート絶縁層が前記第１半導体表面に
形成され、少なくとも前記第２チャネル領域の上方を延
在している。該第１ゲート絶縁層の上には第１ゲートが
形成され、前記第２チャネル領域を覆っている。
【００１０】第２ゲート絶縁層が前記第１半導体表面に
形成され、少なくとも前記第１および第３チャネル領域
の上方を延在している。該第２ゲート絶縁層の上には第
２ゲートが配置され、前記第１および第３チャネル領域
を覆っている。
【００１１】絶縁された前記第２ゲートにはゲート電極
が接続されている。
【００１２】前記第２半導体表面に形成された前記Ｐ型
層にはアノード電極が接続されている。前記第１半導体
表面上の第１および第２Ｐ型領域にはカソード電極が接
続されており、該カソード電極は、絶縁された前記第１
ゲートにも接続されている。
【００１３】本発明に係るＭＯＳ制御型サイリスタは、
前記Ｐ型層と前記相対的に不純物濃度の低いＮ型層との
間に配置されたＮ型層を更に備えることが好ましい。前
記Ｐ型層と前記Ｎ型エミッタとは不純物濃度が相対的に
高いことが好ましい。
【００１４】上述の第１の実施の形態であるＭＯＳ制御
型サイリスタでは、前記Ｎ型エミッタは、サイリスタが
オン状態のときに前記Ｎ型エミッタとＰ型ベースとの接
合部を順方向にバイアスするために十分な電圧降下を前
記Ｐ型ベースにおいて生じさせる横方向の長さを有して
おり、これはサイリスタをオン状態にラッチするために
必要である。したがって、Ｐ型ベースは、相対的に長く
不純物濃度が低くなるように作製されなければならな
い。しかし、他の実施の形態ではこの要件は不要であ
る。
【００１５】上記他の実施の形態では、第１および第２
Ｐ型領域が互いに横方向に間隔をあけて隣接しており、
そのうち第２Ｐ型領域のみが横方向に間隔をあけて前記
Ｐ型ベースに隣接している。第３Ｐ型領域が横方向に間
隔をあけて前記Ｐ型ベースに隣接している。この実施の
形態において前記金属ストラップは、前記Ｎ型エミッタ
を前記Ｐ型ベースに接続している。第１絶縁ゲートが、
前記第１および第２Ｐ型領域の間の前記Ｎ型層における
前記チャネル領域を覆っており、第２絶縁ゲートが前記
第２Ｐ型領域と前記Ｐ型ベースとの間の前記Ｎ型層にお
ける前記チャネル領域を覆っている。また該第２絶縁ゲ
ートは、前記Ｎ型エミッタと前記相対的に不純物濃度の
低いＮ型層との間の前記Ｐ型ベースの周縁に形成された
前記チャネル領域をも覆っている。第３絶縁ゲートが、
前記Ｐ型ベースと前記第３Ｐ型領域との間の前記Ｎ型層
における前記チャネル領域を覆っている。また該第３絶
縁ゲートは、前記Ｎ型エミッタと前記相対的に不純物濃
度の低いＮ型層との間の前記Ｐ型ベースの前記第２縁に
形成された前記チャネル領域をも覆っている。該第３絶
縁ゲートは、電気的に前記第２絶縁ゲートに接続されて
おり、また、所望に応じて、前記第２絶縁ゲートを浮い
たままにしておくか、または除去してもよい。前記第１
および第３Ｐ型領域と前記第１絶縁ゲートには、前記第
１半導体表面上の前記カソードが接している。前記第２
半導体表面に配置された前記Ｐ型層にはアノード電極が
接続されている。前記第３絶縁ゲートにはゲート電極が
接続されている。
【００１６】前記第１の実施の形態におけるように、前
記Ｐ型層と前記相対的に不純物濃度の低いＮ型層との間
に配置されたＮ型層を更に備えることが好ましい。
【００１７】前記第１、第２および第３Ｐ型領域と前記
Ｐ型ベースとは不純物濃度が相対的に高く、前記Ｐ型層
と前記Ｎ型エミッタ領域とは不純物濃度が相対的に非常
に高いことが好ましい。所望に応じて、前記第１および
第２Ｐ型領域の間の前記チャネル領域に相対的に不純物
濃度の低いＰ型領域を設けてディプレション形ｐチャネ
ルＭＯＳＦＥＴを形成してもよい。また所望に応じて、
第３Ｐ形領域を不要としてもよい。
【００１８】本発明における全ての実施の形態では、寄
生サイリスタが無く、電流飽和特性を有するという利点
がある。全ての実施の形態においてターンオフ中はエミ
ッタとベースとの接合部が逆方向にバイアスされるた
め、より優れたターンオフ特性、および、より広い安全
動作領域が本発明によって実現される。さらに、接合パ
ターンを容易に作製することができる。
【００１９】本発明の他の特徴および利点は、添付図面
を参照しつつ行われる本発明ついての以下の説明から明
らかとなるであろう。
【００２０】
【発明の実施の形態】本発明に係るＭＯＳ制御型サイリ
スタの第１の実施の形態を図２に示す。ＭＯＳ制御型サ
イリスタ１１０は垂直導通型のデバイスである。
【００２１】Ｎ型層１１４および不純物濃度の非常に高
いＰ++型領域１１６が、Ｎ-型層１１８の下側に形成さ
れている。低電圧の用途（＜1200V）に対しては、Ｎ-層
１１８をＮ型エピタキシャル層／Ｐ++基板(N epi／P++
substrate)の上にエピタキシャル成長させるのが好まし
い。高電圧の用途（＞1200V）に対しては、Ｎ-層１１８
を出発の基板材料とするのが好ましく、Ｎ型層１１４お
よびＰ++型領域１１６を後方拡散によって形成する。
【００２２】デバイスの底部表面上のアノード電極１１
２は、Ｐ++型領域１１６を覆っている。アノード電極１
１２はアノード端子Ａに接続されている。
【００２３】層の厚みおよび不純物濃度はデバイスの阻
止電圧に依存する。2,500Vのデバイスに対しては、Ｎ-
型ドリフト領域の不純物濃度および厚みは、それぞれ約
2×1013cm-3および約500μmである。Ｐ++型領域１１６
は、不純物濃度を5×1019cm-3よりも高くし、厚みを１
μmよりも厚くするのが好ましい。Ｎ型層１１４は、不
純物濃度を5×1017cm-3程度とし、厚みを7μm程度とす
るのが好ましい。
【００２４】Ｎ-型層１１８内にＰ型ベース１２０が形
成されており、以下において更に詳しく説明するよう
に、このＰ型ベース１２０は本デバイスのｐチャネルＭ
ＯＳＦＥＴのソースをも形成する。Ｐ型ベース１２０内
にはＮ++型エミッタ領域１２２が配置されており、この
領域は、デバイスの上部表面上の浮遊金属ストラップ１
２４（これはデバイスのどの電極にも接続されていな
い）を介してＰ型ベース１２０に電気的に短絡されてい
る。
【００２５】Ｐ型ベース１２０は、Ｐ型領域１２６，１
２８によって取り囲まれているが、ウェハー表面まで延
在してチャネル領域１３０，１３２をそれぞれ形成する
Ｎ-型層１１８の比較的小さい領域によってＰ型領域１
２６，１２８とは隔離されている。
【００２６】第１絶縁ゲート１３８はチャネル領域１３
０を覆っている。ゲート端子Ｇにつながれた第２絶縁ゲ
ート１４０は、チャネル領域１３２を覆い、更に、ウェ
ハーの上部表面におけるＮ++型エミッタ領域１２２とチ
ャネル領域１３２との間のＰ型ベース１２０の一部分を
覆っている。ゲート１３８，１４０は、好ましくはポリ
シリコンで構成されており、酸化物層（図２には示され
ていない）によってデバイスの上部表面から絶縁されて
いる。カソード端子Ｋに接続されたカソード電極１３４
は、Ｐ型領域１２６および１２８と第１絶縁ゲート１３
８とにオーミック接触している。
【００２７】図２に示したデバイスの動作は以下の通り
である。オン状態（アノード１１２がカソード１３４に
対して正の電位となっている）において、ゲート１４０
に印加される電圧は、ゲート１４０の下方のｎチャネル
ＭＯＳＦＥＴ（Ｐ型ベース１２０内）をターンオンする
のに十分な正の電圧である。これにより、アノード電圧
が上昇するとＰ型ベース１２０の電位が上昇する。ゲー
ト１３８とＰ型ベース１２０との間の電位差がゲート１
３８のｐチャネルＭＯＳＦＥＴの閾値電圧よりも大きく
なるほどにＰ型ベース１２０の電位が上昇すると、ゲー
ト１３８の下方のｐチャネルＭＯＳＦＥＴがターンオン
し、Ｐ型ベース１２０をＮ-層１３０の表面に形成され
た反転のｐチャネルを介してＰ型領域１２６に接続す
る。これにより、Ｐ++型領域１１６、Ｎ型層１１４、Ｎ
-型層１１８を通り、ウェハーの表面のＰ型ベース１２
０内のｎチャネル（ゲート１４０によって形成される）
を通り、Ｎ++型エミッタ１２２を横切り、Ｐ型ベース１
２０へと至る金属ストラップ１２４を通り、チャネル領
域１３０内のｐチャネル（ゲート１３８によって形成さ
れる）を通り、カソード１２６へと至るＰ型領域１３０
を通って、アノードからカソードまで（図２における上
方向）の導通路を生成することにより、サイリスタ１１
０をトリガしてオン状態とする。
【００２８】Ｎ++型エミッタ１２２の横方向の長さは、
Ｎ++型エミッタとＰ型ベースとの接合部をオン状態にお
いて順方向にバイアスして、領域１２２，１２０，１１
８，１１４および１１６によって形成されるサイリスタ
をターンオンするために十分な電圧降下が生じるように
設計されている。これにより、サイリスタの電流の大半
は、ゲート１４０の下方のｎチャネルを避け、代わり
に、Ｐ++型領域１１６からデバイスを上方向にまっすぐ
に流れ、層１１４，１１８，１２０を通過してＮ++型エ
ミッタ１２２へ至り、そして浮遊金属ストラップ１２４
を経て１２０へ至り、その後、ゲート１３８の下方のｐ
チャネルＭＯＳＦＥＴを通過して、さらにＰ型領域１２
６を通過してカソード１３４に到達する。
【００２９】ゲート１３８の下方のｐチャネルＭＯＳＦ
ＥＴはサイリスタ（領域１１６，１１４，１１８，１２
０，１２２からなる）と直列につながっているため、デ
バイスを通過する電流は、ゲート１３８の下方のｐチャ
ネルＭＯＳＦＥＴの飽和電流によって制限される。した
がって、デバイスは電流飽和特性を有する。
【００３０】デバイスをターンオフするためには、カソ
ードに対して十分に負の電圧をゲート１４０に印加する
（ゲート１４０の下方のｎチャネルＭＯＳＦＥＴをター
ンオフし、ゲート１４０の下方のｐチャネルＭＯＳＦＥ
Ｔをターンオンするためである）。すると、Ｐ型ベース
１２０が、カソードと電気的に接続されているＰ型領域
１２８につながる。ゲート１３８，１４０のこれら各電
位は、順方向阻止状態（アノードがカソードに対して正
の電位）において維持される。ゲート１４０を負の電位
とすると、サイリスタのＰ型ベース１２０がＮ++型エミ
ッタ１２２よりも低い電位に保持されるため、デバイス
の降伏電圧が高くなる。
【００３１】順方向阻止状態ではＮ++型エミッタとＰ型
ベースとの接合が逆方向にバイアスされていることに注
意すべきである。この点はエミッタ・オープンのターン
オフの場合に類似しており、したがって、より優れた降
伏特性、ターンオフ特性、および、より広い安全動作領
域が本発明によって実現される。この点については、例
えば、ジャクソン(B. Jackson)およびチェン(D. Chen)
による「Effects of emitter-open switching on the t
urn-off charateristics of high voltage power trans
istors（高電圧パワートランジスタのターンオフ特性に
対するエミッタ・オープン・スイッチングの効果）」,Pow
er Electronics Specialist Conference,June 1980 を
参照されたい。
【００３２】本発明に係る高電圧ＭＯＳ制御型サイリス
タのオン状態における電圧降下は、高電圧サイリスタ
（領域１１２，１１６，１１４，１１８，１２０，１２
２からなる）による電圧降下と、ゲート１３８の下方の
低電圧ｐチャネルＭＯＳＦＥＴ（領域１２０，１３０，
１２６，１３４からなる）による電圧降下とを足し合わ
せたものである。より高い降伏電圧を有するようにデバ
イスを設計したとき、高電圧サイリスタによる電圧降下
は大きくは増加しない。これに対し、ＩＧＢＴでは、よ
り高い降伏電圧となるようにＩＧＢＴを設計すると、オ
ン状態における電圧降下が増加する。これは、サイリス
タではドリフト領域全体の伝導度が変調されるが、ＩＧ
ＢＴではドリフト領域の底部のみの伝導度が変調される
からである。したがって、本発明に係るＭＯＳ制御型サ
イリスタには、より降伏電圧の高い（＞1200V）デバイ
スにおける同一の電流に対して、ＩＧＢＴよりも順方向
の電圧降下が低いという利点がある。
【００３３】上記に加えて、本発明には、既に説明した
オン状態における電流飽和特性のため、短絡防止策を採
る必要がないという利点がある。これはＭＣＴと比較し
た場合の主要な利点である。また、本発明には性能を低
下させる寄生サイリスタを有さないという利点もある。
これは従来技術であるＥＳＴと比較した場合の主要な利
点である。
【００３４】最後に、本発明はＭＣＴに比較してターン
オフ損失が低いという利点がある。既に説明したよう
に、本発明に係るデバイスでは、Ｐ型ベースは横方向の
ｐチャネルＭＯＳＦＥＴを介して接地電位に接続されて
おり、Ｎ++型エミッタとＰ型ベースとの接合部が逆方向
にバイアスされている。これは、逆ベース駆動を行っ
て、ＭＣＴよりも速くサイリスタの動作を中断し、これ
によって電流をより速く減少させることにより、ＮＰＮ
トランジスタを不活性化する。本発明に係るデバイスの
ターンオフ時間は、このようにしてＩＧＢＴ（これはオ
ープン・ベースのＰＮＰトランジスタのターンオフ時間
とほぼ等しいターンオフ時間を有する）のターンオフ時
間に近くなる。
【００３５】上記において説明し図２に示した本発明の
実施の形態は、ＮＰＮトランジスタを順方向にバイアス
してサイリスタをラッチするのに、Ｐ型ベース１２０に
沿った横方向の電圧降下を利用したものである。したが
って、Ｐ型ベース１２０は、比較的長く不純物濃度が低
くなるように作製する必要がある。これに対し、図３に
示す他の実施の形態は、これを不要としたものである。
【００３６】図２と同様、図３のＭＯＳ制御型サイリス
タ２１０は垂直導通型のデバイスであって、Ｎ型層２１
４および不純物濃度の極めて高いＰ++型領域２１６がＮ
-型層２１８の下側に配置されている。デバイスの底部
表面上のアノード２１２はＰ++型領域２１６を覆ってい
る。層の厚みおよび不純物濃度はデバイスの阻止電圧に
依存し、図２のデバイスの場合と同一である。
【００３７】Ｎ-層２１８内には下記のものが配置され
ている。 １）Ｐ+型ベース２２１。 ２）デバイスのｐチャネルＭＯＳＦＥＴのソースを形成
するＰ+型領域２１９。これについては以下でさらに詳
述する。 ３）デバイスにおけるｐチャネルＭＯＳＦＥＴの各ドレ
インを形成するＰ+型領域２２６および２２８。これに
ついては以下でさらに詳述する。
【００３８】Ｎ++型エミッタ領域２２２は、Ｐ+型ベー
ス２２１内に形成され、デバイス上部の表面上の浮遊金
属ストラップ２２４（これはデバイスのどの電極にも接
続されていない）によってＰ+型領域２１９に電気的に
短絡されている。
【００３９】Ｐ+型領域２２６と２１９、Ｐ+型領域２１
９と２２１、およびＰ+型領域２２１と２２８は、ウェ
ハーの表面まで延在して各チャネル領域２３０，２３
１，２３３を形成するＮ-型層２１８の比較的小さい領
域により隔離されている。
【００４０】第１絶縁ゲート２３８はチャネル領域２３
０を覆っている。第２絶縁ゲート２４０はチャネル領域
２３３を覆うとともに、ウェハーの上部表面におけるＮ
++型エミッタ領域２２２とチャネル領域２３３との間の
Ｐ+型ベース２２１の部分を覆っている。第３絶縁ゲー
ト２４１は、チャネル領域２３１を覆うとともに、ウェ
ハーの上部表面におけるＮ++型エミッタ領域２２２とチ
ャネル領域２３１との間のＰ+型ベース２２１の部分を
覆っている。ゲート２３８，２４０，２４１は好ましく
はポリシリコンで構成されており、酸化物層（図３には
示されていない）によってデバイスの上部表面から絶縁
されている。ゲート２４０と２４１は一緒につながれて
いてもよい（電気的に接続されていてもよい）。ゲート
２４０はゲート電極に接触している。カソード電極２３
４は、Ｐ型領域２２６および２２８と第１絶縁ゲート２
３８とにオーミック接触している。
【００４１】図３に示したデバイスの動作は以下の通り
である。オン状態（アノード２１２がカソード２３４に
対して正の電位となっている）において、ゲート２４１
および２４０に印加される電圧は、ゲート２４１および
２４０の下方のｎチャネルＭＯＳＦＥＴ（Ｐ+型ベース
２２１内）をターンオンするのに十分な正の電圧であ
る。これにより、アノード電圧が上昇するとＰ+型領域
２１９の電位が上昇する。ゲート２３８とＰ型領域２１
８との間の電位差がゲート２３８の下方のｐチャネルＭ
ＯＳＦＥＴの閾値電圧よりも大きくなるほどにＰ+型領
域２１９の電位が上昇すると、ゲート２３８の下方のｐ
チャネルＭＯＳＦＥＴがターンオンし、Ｐ+型領域２１
９をＮ-層２３０の表面に形成された反転のｐチャネル
を介してＰ+型領域２２６に接続する。
【００４２】この状況において、Ｎ++型エミッタ２２２
が金属ストラップ２２４とチャネル領域２３０の反転に
よって形成される横方向ＰＭＯＳとを経て接地電位に接
続され、領域２１６，２１４，２１８，２２１によって
形成される垂直構造のＰＮＰトランジスタに対するベー
ス駆動が、ゲート２４０，２４１の下方のｎチャネルＭ
ＯＳＦＥＴを介してなされる。Ｐ++型領域とＮ型領域と
の接合に約0.7ボルトだけ順方向にバイアスされると、
Ｐ++型領域２１６は、領域２２２，２２１，２１８，２
１４によって形成されたＮＰＮトランジスタに対するベ
ース駆動を行わす正孔の注入を開始し、これにより、領
域２１６，２１４，２１８，２２１，２２２によって形
成されたサイリスタがラッチ状態に移行する。
【００４３】したがって、これにより、Ｐ++型領域２１
６、Ｎ型層２１４、Ｎ-型層２１８を通り、ウェハー表
面のＰ+型ベース２２１内のｎチャネル（ゲート２４１
および２４０によって形成される）を通り、Ｎ++型エミ
ッタ２２２を横切り、金属ストラップ２２４を通ってＰ
+型領域２１９へ至り、チャネル領域２３０内のｐチャ
ネル（ゲート２３８によって形成される）を通り、カソ
ード２３４へと至るＰ+型領域２２６を通って、アノー
ドからカソードまで（図３における上方向）通じる導通
路を生成することにより、サイリスタ２１０をトリガし
てオン状態とする。
【００４４】領域２１６，２１４，２１８，２２１およ
び２２２によって形成されるサイリスタがターンオンさ
れた後、電流の大半は、ゲート２４１および２４０の下
方のｎチャネルを避け、代わりに、Ｐ++型領域２１６か
らデバイスを上方向にまっすぐに流れ、領域２１４，２
１８，２２１を通過してＮ++型エミッタ２２２へ至り、
そして浮遊金属ストラップ２２４を経てＰ+型領域２１
９へ至り、その後、ゲート２３８の下方のｐチャネルＭ
ＯＳＦＥＴを通過してＰ+型領域２２６へ至り、そして
カソード２３４に到達する。
【００４５】ゲート２３８の下方のｐチャネルＭＯＳＦ
ＥＴはサイリスタ（領域２１６，２１４，２１８，２２
１，２２２からなる）に直列につながっているため、デ
バイスを通過する電流は、ゲート２３８の下方のｐチャ
ネルＭＯＳＦＥＴの飽和電流によって制限される。した
がって、図３のデバイスは、図２のデバイスと同様に、
電流飽和特性を有する。
【００４６】このサイリスタには、ゲート２４０，２４
１の電圧を十分な負の値（これはゲート２４０および２
４１の下方のｎチャネルＭＯＳＦＥＴをターンオフし、
ゲート２４０の下方のｐチャネルＭＯＳＦＥＴをターン
オンし、これによりＰ+型ベース２２１が、カソードと
電気的に接続されているＰ+型領域２２８につなが
る。）にまで低下させるだけでターンオフすることがで
きるという利点がある。ゲート２４０，２４１のこれら
各電位は、順方向阻止状態（アノードがカソードに対し
て正の電位）において維持される。ゲート２４０を負の
電位とすると、サイリスタのＰ+型ベース２２１がＮ++
型エミッタ２２２よりも低い電位に保持されるため、デ
バイスの降伏電圧が高くなる。
【００４７】図４は、図３のデバイスの変形例を示すも
ので、図３のデバイスにおけるＰ+型領域２２８と、こ
の領域に接触していたカソード２３４と、ゲート２４０
と、チャネル領域２３３とを除去している。この実施の
形態では、ターンオフ中の順方向阻止状態において、Ｎ
++型エミッタ２２２は、浮遊金属ストラップ２２４およ
びゲート２４１の下方のｐチャネル領域２３１を介して
Ｐ+型ベース領域２２１に短絡されるだけである。
【００４８】なお、図３のデバイスにおいて、ゲート２
４１を用いないか、または、ゲート２４１を電気的に浮
かせておいてもよい。
【００４９】以上では本発明を特定の実施の形態に関連
づけて説明したが、当業者にとっては他の変形（例え
ば、表面の平坦なゲートの代わりにトレンチ・ゲートを
使用し、ゲートやチャネル領域の異なる配列を使用する
もの）が容易にわかるであろう。したがって、本発明
は、ここでの特定の開示内容に限定されるものではな
く、添付された請求の範囲に基づいて解釈すべきであ
る。
【図面の簡単な説明】
【図１】 典型的な従来技術であるエミッタ・スイッチ
型サイリスタ（ＥＳＴ）の断面図。
【図２】 本発明の第１の実施の形態の断面図。
【図３】 本発明の第２の実施の形態の断面図。
【図４】 第３Ｐ型領域を有せず、それに対応する第３
ゲートも有さない、図３の実施の形態を変形した実施の
形態の断面図。
【符号の説明】
１１０，２１０ …ＭＯＳ制御型サイリスタ １１２，２１２ …アノード電極 １１４，２１４ …Ｎ型層 １１６，２１６ …Ｐ++型領域 １１８，２１８ …Ｎ-型層 １２０ …Ｐ型ベース（ソース） ２２１ …Ｐ+型ベース １２２，２２２ …Ｎ++型エミッタ領域 １２４，２２４ …浮遊金属ストラップ １２６，１２８ …Ｐ型領域 ２１９，２２６，２２８ …Ｐ+型領域 １３０，１３２，２３０，２３１，２３３ …チャネル
領域 １３４，２３４ …カソード電極 １３８，１４０，２３８，２４０，２４１ …ゲート

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 互いに平行に隔離している平坦な第１お
    よび第２半導体表面を有する半導体材料のウェハーであ
    って、前記第１半導体表面から延在するウェハーの厚み
    の少なくとも一部分は相対的に不純物濃度の低いＮ型層
    で構成されており、前記第２半導体表面から延在するウ
    ェハーの厚みの少なくとも一部分は相対的に不純物濃度
    の高いＰ型層で構成されている半導体材料のウェハー
    と、 前記相対的に不純物濃度の低いＮ型層内に形成され、前
    記第１半導体表面から該第１半導体表面の下方に第１深
    さまで延在しているＰ型ベースと、 前記Ｐ型ベース内に形成され、前記第１半導体表面から
    該第１半導体表面の下方に前記第１深さよりも浅い第２
    深さまで延在してＮ型エミッタとＰ型ベースとの接合部
    を形成するＮ型エミッタ領域であって、該Ｎ型エミッタ
    領域を前記Ｐ型ベースの周縁に沿った前記第１半導体表
    面に沿って径方向内側に隔離配置して前記Ｐ型ベースの
    周縁が前記第１半導体表面にまで延在するようにするこ
    とにより、前記周縁のうちの第１縁に沿って第１チャネ
    ル領域を形成し、前記第１半導体表面に金属ストラップ
    を設けて該金属ストラップで該Ｎ型エミッタ領域を前記
    周縁のうちの第２縁に沿った前記Ｐ型ベースに接続した
    Ｎ型エミッタ領域と、 前記相対的に不純物濃度の低いＮ型層内に形成され、前
    記ウェハーの前記第１半導体表面から延在している第１
    および第２Ｐ型領域であって、該第１および第２Ｐ型領
    域を前記Ｐ型ベースの前記第２および第１縁からそれぞ
    れ横方向に隔離して前記相対的に不純物濃度の低いＮ型
    層内に第２および第３チャネル領域をそれぞれ形成した
    第１および第２Ｐ型領域と、 少なくとも前記第２チャネル領域の上に配置された、前
    記第１半導体表面上の第１ゲート絶縁層手段と、 前記第１ゲート絶縁層手段の上に配置され、前記第２チ
    ャネル領域を覆う第１ゲート手段と、 少なくとも前記第１および第３チャネル領域の上に配置
    された、前記第１半導体表面上の第２ゲート絶縁層手段
    と、 前記第２ゲート絶縁層手段の上に配置され、前記第１お
    よび第３チャネル領域を覆う第２ゲート手段と、 前記第２半導体表面に配置された前記Ｐ型層に接続され
    たアノード電極手段と、 前記第１半導体表面上の前記第１および第２Ｐ型領域と
    前記第１ゲート手段とに接続されたカソード電極手段
    と、 前記第２ゲート手段に接続されたゲート電極手段と、を
    備えるＭＯＳ制御型サイリスタ。
  2. 【請求項２】 請求項１に記載のＭＯＳ制御型サイリス
    タであって、 前記Ｐ型層と前記相対的に不純物濃度の低いＮ型層との
    間に配置されたＮ型層を更に備えるＭＯＳ制御型サイリ
    スタ。
  3. 【請求項３】 請求項１に記載のＭＯＳ制御型サイリス
    タにおいて、 前記Ｎ型エミッタは、サイリスタがオン状態のときに前
    記Ｎ型エミッタとＰ型ベースとの接合部を順方向にバイ
    アスするために十分な電圧降下を前記Ｐ型ベースにおい
    て生じさせる横方向の長さを有しているＭＯＳ制御型サ
    イリスタ。
  4. 【請求項４】 請求項１に記載のＭＯＳ制御型サイリス
    タにおいて、 前記Ｐ型層および前記Ｎ型エミッタ領域の不純物濃度が
    相対的に高いＭＯＳ制御型サイリスタ。
  5. 【請求項５】 互いに平行に隔離している平坦な第１お
    よび第２半導体表面を有する半導体材料のウェハーであ
    って、前記第１半導体表面から延在するウェハーの厚み
    の少なくとも一部分は相対的に不純物濃度の低いＮ型層
    で構成されており、前記第２半導体表面から延在するウ
    ェハーの厚みの少なくとも一部分は相対的に不純物濃度
    の高いＰ型層で構成されている半導体材料のウェハー
    と、 前記相対的に不純物濃度の低いＮ型層内に形成され、前
    記第１半導体表面から該第１半導体表面の下方に第１深
    さまで延在しているＰ型ベースと、 前記Ｐ型ベース内に形成され、前記第１半導体表面から
    該第１半導体表面の下方に前記第１深さよりも浅い第２
    深さまで延在してＮ型エミッタとＰ型ベースとの接合部
    を形成するＮ型エミッタ領域であって、該Ｎ型エミッタ
    領域を前記Ｐ型ベースの周縁に沿った前記第１半導体表
    面に沿って径方向内側に隔離して前記Ｐ型ベースの周縁
    が前記第１半導体表面にまで延在するようにすることに
    より、前記周縁に沿って第１および第２チャネル領域を
    形成したＮ型エミッタ領域と、 前記相対的に不純物濃度の低いＮ型層内に形成され、前
    記ウェハーの前記第１半導体表面から延在している第１
    および第２Ｐ型領域であって、該第１および第２Ｐ型領
    域を互いに横方向に隔離するとともに前記Ｐ型ベースか
    らも横方向に隔離して前記相対的に不純物濃度の低いＮ
    型層内に第３および第４チャネル領域をそれぞれ形成
    し、前記第１半導体表面に金属ストラップを設けて該金
    属ストラップで前記Ｎ型エミッタ領域を該第２Ｐ型領域
    に接続した第１および第２Ｐ型領域と、 前記相対的に不純物濃度の低いＮ型層内に形成され、前
    記ウェハーの前記第１半導体表面から延在している第３
    Ｐ型領域であって、該第３Ｐ型領域を前記Ｐ型ベースか
    ら横方向に隔離して前記Ｎ型層内に第５チャネル領域を
    形成した第３Ｐ型領域と、 少なくとも前記第３チャネル領域の上に配置された、前
    記第１半導体表面上の第１ゲート絶縁層手段と、 前記第１ゲート絶縁層手段の上に配置され、前記第３チ
    ャネル領域を覆う第１ゲート手段と、 少なくとも前記第１および第４チャネル領域の上に配置
    された、前記第１半導体表面上の第２ゲート絶縁層手段
    と、 前記第２ゲート絶縁層手段の上に配置され、前記第１お
    よび第４チャネル領域を覆う第２ゲート手段と、 少なくとも前記第２および第５チャネル領域の上に配置
    された、前記第１半導体表面上の第３ゲート絶縁層手段
    と、 前記第３ゲート絶縁層手段の上に配置され、前記第２お
    よび第５チャネル領域を覆う第３ゲート手段と、 前記第２半導体表面に配置された前記Ｐ型層に接続され
    たアノード電極手段と、 前記第１半導体表面上の前記第１および第３Ｐ型領域と
    前記第１ゲート手段とに接続されたカソード電極手段
    と、 前記第２および第３ゲート手段に接続されたゲート電極
    手段と、を備えるＭＯＳ制御型サイリスタ。
  6. 【請求項６】 請求項５に記載のＭＯＳ制御型サイリス
    タであって、 前記Ｐ型層と前記相対的に不純物濃度の低いＮ型層との
    間に配置されたＮ型層を更に備えるＭＯＳ制御型サイリ
    スタ。
  7. 【請求項７】 互いに平行に隔離している平坦な第１お
    よび第２半導体表面を有する半導体材料のウェハーであ
    って、前記第１半導体表面から延在するウェハーの厚み
    の少なくとも一部分は相対的に不純物濃度の低いＮ型層
    で構成されており、前記第２半導体表面から延在するウ
    ェハーの厚みの少なくとも一部分は相対的に不純物濃度
    の高いＰ型層で構成されている半導体材料のウェハー
    と、 前記相対的に不純物濃度の低いＮ型層内に形成され、前
    記第１半導体表面から該第１半導体表面の下方に第１深
    さまで延在しているＰ型ベースと、 前記Ｐ型ベース内に形成され、前記第１半導体表面から
    該第１半導体表面の下方に前記第１深さよりも浅い第２
    深さまで延在してＮ型エミッタとＰ型ベースとの接合部
    を形成するＮ型エミッタ領域であって、該Ｎ型エミッタ
    領域を前記Ｐ型ベースの一つの周縁に沿った前記第１半
    導体表面に沿って径方向内側に隔離して前記Ｐ型ベース
    の該周縁が前記第１半導体表面にまで延在するようにす
    ることにより、該周縁に沿って第１チャネル領域を形成
    したＮ型エミッタ領域と、 前記相対的に不純物濃度の低いＮ型層内に形成され、前
    記ウェハーの前記第１半導体表面から延在している第１
    および第２Ｐ型領域であって、該第１および第２Ｐ型領
    域を互いに横方向に隔離するとともに該第２Ｐ型領域を
    前記Ｐ型ベースから横方向に隔離して前記相対的に不純
    物濃度の低いＮ型層内に第２および第３チャネル領域を
    それぞれ形成し、前記第１半導体表面に金属ストラップ
    を設けて該金属ストラップで前記Ｎ型エミッタ領域を該
    第２Ｐ型領域に接続した第１および第２Ｐ型領域と、 少なくとも前記第２チャネル領域の上に配置された、前
    記第１半導体表面上の第１ゲート絶縁層手段と、 前記第１ゲート絶縁層手段の上に配置され、前記第２チ
    ャネル領域を覆う第１ゲート手段と、 少なくとも前記第１および第３チャネル領域の上に配置
    された、前記第１半導体表面上の第２ゲート絶縁層手段
    と、 前記第２ゲート絶縁層手段の上に配置され、前記第１お
    よび第３チャネル領域を覆う第２ゲート手段と、 前記第２半導体表面に配置された前記Ｐ型層に接続され
    たアノード電極手段と、 前記第１半導体表面上の前記第１Ｐ型領域と前記第１ゲ
    ート手段とに接続されたカソード電極手段と、 前記第２ゲート手段に接続されたゲート電極手段と、を
    備えるＭＯＳ制御型サイリスタ。
  8. 【請求項８】 請求項５に記載のＭＯＳ制御型サイリス
    タにおいて、 前記第１、第２および第３Ｐ型領域と前記Ｐ型ベースと
    は不純物濃度が相対的に高く、前記Ｐ型層と前記Ｎ型エ
    ミッタとは不純物濃度が相対的に非常に高いＭＯＳ制御
    型サイリスタ。
  9. 【請求項９】 請求項５に記載のＭＯＳ制御型サイリス
    タにおいて、 前記第２ゲート手段は電気的に浮いているか又は存在し
    ないＭＯＳ制御型サイリスタ。
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