DE69310559T2

DE69310559T2 - Schaltungs-Halbleiterbauteil mit Gate

Info

Publication number: DE69310559T2
Application number: DE69310559T
Authority: DE
Inventors: Masahito C O Fuji Elect Otsuki; Ken Ya C O Fuji Electr Sakurai
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1992-02-03
Filing date: 1993-02-02
Publication date: 1997-10-09
Anticipated expiration: 2013-02-03
Also published as: EP0555047A3; DE69310559D1; EP0555047A2; EP0555047B1

Description

Die vorliegende Erfindung betrifft ein Halbleiterbauteil mit einer Schaltung und ein Verfahren zu dessen Betrieb. Insbesondere betrifft sie Halbleiterbauteile der Leistungselektronik mit zwei Gate- Elektroden zur Steuerung des Ein/Aus- Schaltens.
Das in Rede stehende Halbleiterbauteil besitzt die beiden nachstehenden bekannten Merkmale:
einer Kollektorzone eines ersten Leitfähigkeitstyps;
einer ersten Basiszone entgegengesetzten Leitfähigkeitstyps;
einer zweiten Basiszone des ersten Leitfähigkeitstyps, die in der ersten Basiszone angeordnet ist; und mit
einer ersten Emitterzone des zweiten Leitfähigkeitstyps, die in der zweiten Basiszone angeordnet ist, wobei die Kollektorzone, die erste Basiszone, die zweite Basiszone und die erste Emitterzone einen Thyristor festlegen;
eine erste Gate- Elektrode, die isoliert ist von und sich erstreckt über die erste Basiszone, zweite Basiszone und die erste Emitterzone, um damit einen ersten Transistor mit isoliertem Gate festzulegen; und mit
einer von der ersten Gate- Elektrode separierten, zweiten Gate- Elektrode, die isoliert ist von und sich erstreckt über die zweite Basiszone, die erste Emitterzone und eine zweite Emitterzone des ersten Leitfähigkeitstyps, die in der ersten Emitterzone angeordnet ist, um damit einen Transistor mit isoliertem Gate festzulegen.
Ein Halbleiterbauteil mit den zuvor genannten Merkmalen ist in Electronic, Band 39, Nr. 18, Seite 52, veröffentlicht am 31. August 1990, beschrieben worden.
In letzter Zeit hat sich die Qualität von Halbleiterbauteilen der Leistungselektronik schnell verbessert. In Hinblick auf bipolare Transistoren beispielsweise sind diese so ausgelegt worden, daß sie eine hohe Qualität und eine hohe Spannungsfestigkeit haben und in der Lage sind, hohe Betriebsströme zu handhaben. Darüber hinaus sind intelligente Module vorgeschlagen worden, die verschiedene eingebaute Schutzfunktionen haben. Darüber hinaus sind Leitmodulationstransistoren (IGBT) vorgeschlagen worden, die in der Lage sind, mit hoher Geschwindigkeit zu arbeiten. Diese Halbleiterbauteile der Leistungselektronik sind bei kleinen elektrischen Anwendungen eingeführt worden, die soweit miniaturisiert sind, daß sie von einer Batterie betrieben werden und einfach zu tragen sind, oder in elektrischen Fahrzeugen, die in Hinsicht auf den Umweltschutz eingeführt worden sind, und insbesondere ein Beitrag zum Stromsparen liefern. Um mit der seit kurzem wachsenden hohen Nachfrage nach elektrischer Leistung zu Rande zu kommen, ist es erforderlich, Bauteile der Leistungselektronik zu entwickeln, die ein weiteres Stromsparen ermöglichen und die den Leistungsverlust vermindern.
Beispielsweise sind MTC (MOS- gesteuerter Thyristor) zur Reduzierung der Durchlaßspannung durch die Verwendung eines Thyristoraufbaus entwickelt worden, um den Bauelementen einen schnellen Betrieb zu verleihen und um die zur Ansteuerung dieser Bauteile erforderliche elektrische Leistung zu reduzieren. Ein derartiger MTC ist ein Bauteil mit einem Aufbau und einer Ersatzschaltung, wie sie in den Figuren 1 bzw. 2 dargestellt sind und detailliert in dem Artikel von V. A. K. Temple mit dem Titel beschrieben "MOS controlled Thyristors" (IEEE International Electron Device Meeting Digest, 1984). MTC 60 enthält einen leitenden FET 62a und einen sperrenden FET 62b, die von einer einzigen Gate- Elektrode 61 gesteuert werden, und wenn ein elektrischer Strom durch den leitenden FET 62a und den sperrnden FET 62b fließt, gleichzeitig gesperrt wird, wird ein npnp- Thyristor in den Leitzustand versetzt, der eine n&spplus;- Kathodenschicht 64 enthält, die darauf mit einer Kathodenelektrode 63 bereitsteht, eine p&supmin;- Basisschicht 65, eine n- Basisschicht 66 und ein p&spplus;- Anodenschicht 67, die darauf mit einer Anodenelektrode 68 vorgesehen sind. Wenn andererseits ein elektrischer Strom durch den sperrnden FET 62b fließt und gleichzeitig der leitende FET 62a gesperrt ist, werden eine n&supmin;- Basisschicht 66 und Anodenelektrode 68 kurzgeschlossen, eine pnp- Transistor 69 ist gesperrt, und von daher befindet sich dieses Bauteil in einem gesperrten Zustand. Dieser pnp- Transistor 69 enthält eine p&supmin;- Basisschicht 65, eine n- Basisschicht 66 und ein p&spplus;- Anodenschicht 67. Da der MTC 60 das Bauteil durch die Wirkung eines MOS auf diese Weise in den leitenden Zustand versetzt, ist die Ansprechgeschwindigkeit sehr groß. Des weiteren wird der Thyristor in seinen leitenden Zustand versetzt, und folglich fällt die Durchlaßspannung des Bauteils sehr gering aus in der Größenordnung von etwa 1 V. Wie in Fig. 3 gezeigt, sind jedoch die Trägerdichten von Löchern und Elektronen innerhalb der Anodenschicht und präsent, und die Basisschichten 65 und 66 sind im Thyristorzustand hoch. Aus diesem Grund ist die Übergangszeit in den Sperrzustand dieses Bauteils ziemlich lang in der Größenordnung von etwa 2 bis 3 µsec aufgrund der sehr hohen Trägerdichten, und somit wird der Zeitverlust ein Problem. Insbesondere führt dies zu einem wesentlichen Anstieg des elektrischen Leistungsverlusts, wenn dieses Bauteil für hochfrequente Anwendungen eingesetzt wird.
In einem in Fig. 4 gezeigten IGBT hat der Kollektorstrom andererseits während des Gesperrtzustandes eine typische, in Fig. 5 dargestellte Wellenform. Wie aus Fig. 5 ersichtlich, umfaßt die Wellenform während des Sperrzustandes eine erste Phase 91 und eine zweite Phase 92. Die erste Phase 91 entspricht dem Phänomen, daß ein Kanal, der durch die Wirkung des Gates 87 verschwindet, gebildet wird, wobei die Lieferung von Elektronenstrom aus einer Emitterelektrode 88 an eine n&supmin;- Basisschicht 82 unterbrochen wird und folglich wird der Strom schnell reduziert, unmittelbar proportional dazu. Die zweite Phase 92 entspricht einem solchen Phänomen, daß die in der n&supmin;- Basisschicht zurückbleibenden Träger durch die Wirkung eines pnp- Transistor mit einer p&spplus;- Kollektorschicht 81, die n&supmin;- Basisschicht 82 und eine p- Basisschicht 83 wandern und aufgrund des Verschwindens der Träger durch die Rekombination innerhalb der Lebensdauer Tau derselben vermindert werden. Die Verminderung der Übergangszeit in den Sperrzustand von IGBT kann folglich bewerkstelligt werden durch Reduzieren des Injektionspegels eines Löcherstromes oder durch Verkürzung der Trägerlebensdauer Tau. Aus diesem Grund ist eine Technik vorgeschlagen worden, bei der eine n&spplus;- Schicht zwischen einer p&spplus; - Kollektorschicht 81 und einer n&supmin;- Basisschicht 82 zur Steuerung des Injektionspegels des Löcherstroms gebildet wird (siehe IEEE, IEDM Tecnical Digest, 4,3, 1983, Seiten 79 bis 82), und eine Technik, bei der eine Verunreinigungs- Dotierungskonzentration einer Kollektorschicht 81 gesteuert wird. Darüber hinaus sind als Verfahren zur Verkürzung der Lebensdauer Tau der Träger eine Technik vorgeschlagen worden, die von einer Technik Gebrauch macht, bei der ein Lebensdauer- Steuerprozeß, wie eine Bestrahlung mit einem Elektronenstrahl oder Schwermetalldiffusion Gebrauch macht (siehe IEEE, Trans. Electrone Divises, ED- 31, 1984, Seiten 1790 bis 1795). Diese Techniken ermöglichen es, die Abfallzeit während des Übergangs in den Sperrzustand etwa 200 nsec zu erreichen und um somit das Bauteil in die Lage zu versetzen, sogar im Hochfrequenzbereich verwendet werden zu können. Techniken, die dieses IGBT betreffen, sind übrigens in dem Artikel der Erfinder dieser Erfindung detailliert beschrieben ("NEW EIGBT Moduls with Improve Powerloss and High free can see PWM Mode", Electronica, 90, München).
Wie zuvor detailliert abgehandelt, hat IGBT einen Vorteil darin, daß eine kurze Abschaltzeit erzielt wird, aber daß es sich um ein Bauteil handelt, das einen hohen Spannungsverlust im leitenden Zustand hat in der Größenordnung von etwa 2 V, und bei es schwierig ist, den Verlust im leitenden Zustand zu vermindern. Dies liegt daran, weil die Dichte der p- Basisschicht 83 nicht ausreichend erhöht werden kann, um das Auftreten eines unerwünschten Sperrzustandes aufgrund der Operation eines parasitären Thyristors zu vermeiden. Beim IGBT ist der Emitterstrom IE gleich Ih + IMOS, wie in Fig. 4 dargestellt, und wenn die Verstärkung des pnp- Transistors mit der p- Basiszone 83, eine n&supmin;- Driftzone 82 und die p&spplus;- Kollektorzone 81 angenommen wird mit αpnp, gilt die folgende Beziehung:
Ih = ((αPNP/(1 - αPNP)) × IMOS.
Folglich kann die nachstehende Gleichung erzielt werden:
IE = ((1/(1 - αPNP)) × IMOS
mit Ih (Löcherstrom), und von daher variiert der Strom vom IGBT abhängig vom Wert von αPNP. Bei den vorstehenden Gleichungen bedeutet IMOS einen Elektronenstrom.
Eines der wichtigsten Schlüsseltechnologien zur Lösung des Problems der Verbesserung der Qualität, der Minituarisierung und der Kosteneinsparung im Gebiet der Leistungselektronik ist es, den Leistungsverlust der Leistungsbauteile zu verringern. Dies erfordert die Entwicklung eines Leistungsbauteils mit kurzer Abschaltzeit und gleichzeitig mit niedrigem Durchgangsspannungsverlust im leitenden Zustand. Wenn jedoch dieselben Mittel beim IGBT verwendet werden, d.h., die Reduzierung der Lebensdauer und der Bildung eines n&spplus;- Pufferschicht eingeführt werden, um die Übergangszeit in den Sperrzustand zu reduzieren, beispielsweise MCT, wie oben abgehandelt, steigt der Spannungsabfall im leitenden Zustand an, wie im Falle von IGBT. Aus diesem Grund ist es nicht möglich, die Vorteile von MTC zu nutzen, d.h., den niedrigen Spannungsabfall im Leitzustand. Darüber hinaus ist es erforderlich, gleichzeitig die im MCT akkumulierten Träger abzuziehen, um die Abschaltzeit zu verkürzen. Jedoch erfordert dies die Bildung eines zusätzlichen MOS- Gates zum Abziehen des Stromes, und die Ansteuerleistung muß erhöht werden, um die Träger abzuziehen. Des weiteren erfordert ein plötzlicher Abzug eines großen Stromes die Verwendung eines MOS- Gates mit einem niedrigen Durchgangswiderstand. Derzeit ist es möglich, von jedem Bauteil den besten Gebrauch zu machen, so daß ein niedriger Durchgangsspannungsverlust oder eine kurze Abschaltzeit separat genutzt werden, aber die Entwicklung eines Bauteils mit diesen beiden Eigenschaften ist sehr schwierig.
Ein alternatives MOS- gesteuertes Thyristorbauteil ist in der Deutschen Patentanmeldung DE- A- 4011509 beschrieben, mit einer Kollektorzone, einer ersten und zweiten Basiszone, einer ersten Emitterzone, die in der zweiten Basiszone festgelegt ist, und zweiten Emitterzonen, die in einer ersten Emitterzone festgelegt sind. Eine isolierte gemeinsame Gate- Elektrode ist vorgesehen und überlappt sich mit der zweiten Basiszone, der ersten Emitterzone und jeweiligen zweiten Emittterzonen jeder Seite der ersten Emitterzone. Dieses Bauteil ist als ein Zweirichtungsschalter vorgesehen und hat zweite Kollektorzonen, die innerhalb der zuerst erwähnten Kollektorzone festgelegt sind. Eine zweite gemeinsame isolierte Gate- Elektrode ist auf der Kollektorseite des Bauteils vorgesehen. Diese überlappt die erste Basiszone, die Kollektorzone und die zweiten Kollektorzonen auf jeder Seite der Kollektorzone. Somit ist ein FET vorgesehen, der einen schaltbaren internen Stromweg zwischen der ersten Basiszone und der Kollektorzone ermöglicht.
Die internationale Patentanmeldung Nr. WO 92/12541, veröffentlicht am 23. Juli 1992, wird bezüglich des Artikels 54(3) EPC erwähnt. Darin ist ein MCT Bauteil offenbart mit einem Ersatzschaltbild, wie es anhand Fig. 2 der anliegenden Zeichnung beschrieben ist. Der gesperrte Gate- Transistor hat eine isolierte Struktur, die von der zweiten Basiszone durch eine Oxidschicht festgelegt und getrennt ist.
Die Europäische Patentanmeldung EP- A- 0477594, veröffentlicht am 1. April 1992, wird auch bezüglich des Artikels 54(3) EPC erwähnt. Dort ist ein MCT- Bauteil mit einer ersten Gate- Elektrode offenbart, die isoliert ist von und sich erstreckt über eine zweite Basiszone und über eine erste und zweite Emitterzone, um einen ersten FET festzulegen. Vorgesehen ist ein zweiter FET, der isoliert und eine schaltbare Verbindung zwischen der ersten Emitterzone und einer Elektrode in elektrischen Kontakt mit der zweiten Emitterzone ermöglicht.
Im Lichte der vorstehenden Probleme ist es demgemäß eine Aufgabe der vorliegenden Erfindung, ein neues Leistungsbauteil zu schaffen, das hauptsächlich Gebrauch von der Kennlinie macht, die dem MCT eigen ist, d.h., niedriger Durchgangsspannungabfall und der Eigenschaft, die dem IGBT eigen ist, d.h. eine kurze Abschaltzeit.
Zur Lösung der vorstehenden Aufgabe haben die Erfinder dieser Erfindung ein neues Bauteil entwickelt, welches als Thyristor während des Leitendzustandes dient, wie der MCT, und als Thyristor während des Sperrzustandes, wie der IBGT.
Das Halbleiterbauteil nach der Erfindung mit den schon erwähnten Merkmalen ist gekennzeichnet durch: eine dritte Gate- Elektrode, die mit der ersten Gate- Elektrode, die sich deckt mit der ersten Gate- Elektrode, die isoliert von und sich erstreckend über die zweite Basiszone, die erste Emitterzone und die zweite Emitterzone (des ersten Leitfähigkeitstyps, die in der ersten Emitterzone angeordnet ist, um damit einen Transistor mit isoliertem Gate festzulegen.
Dieses Halbleiterbauteil hat einen Thyristoraufbau, der eine Kollektorzone des ersten Leitfähigkeitstyps hat, eine Basiszone eines zweiten Leitfähigkeitstyps, eine Basiszone des ersten Leitfähigkeitstyps und eine Emitterzone des zweiten Leitfähigkeitstyps und ist ausgestattet mit einem ersten FET, der Majoritätsträger in die Basiszone des zweiten Leitfähigkeitstyps injezieren kann; und einen zweiten FET, der unabhängig vom ersten FET leitend und gesperrt geschaltet werden kann und in der Lage ist, Majoritätsträger aus der Basiszone des ersten Leitfähigkeitstyps abzuziehen.
Dieses Halbleiterbauteil hat zusätzlich zu dem zweiten FET einen dritten FET mit einer Gate- Elektrode, die dem ersten FET gemeinsam ist und in der Lage ist, Majoritätsträger aus der Basiszone des ersten Leitfähigkeitstyps abzuziehen.
In dem nachstehend detailliert abgehandelten Ausführungsbeispiel wird die Emitterzone des ersten Leitfähigkeitstyps innerhalb der Basiszone des ersten Leitfähigkeitstyps zusätzlich zu der Emitterzone des vorstehenden zweiten Leitfähigkeitstyps gebildet. Bei der Verwendung wird gleichzeitig eine Emitterspannung an die Emitterzonen des ersten und zweiten Leitfähigkeitstyps angelegt. Genauer gesagt, die Emitterzone des ersten Leitfähigkeitstyps wird innerhalb der Emitterzone des zweiten Leitfähigkeitstyps gebildet. Ein Gate- Isolierfilm und eine zweite Gate- Elektrode des zweiten FET sind auf der Oberfläche der Emitterzone des ersten Leitfähigkeitstyps gebildet. Die Emitterzone des zweiten Leitfähigkeitstyps und die Basiszone des ersten Leitfähigkeitstyps. Die Emitterzone des zweiten Leitfähigkeitstyps dient als Kanalzone. Darüber hinaus ist die erste Gate- Elektrode des ersten und dritten FET gemeinsam auf der Oberfläche der Emitterzone des ersten Leitfähigkeitstyps gebildet, der Emitterzone des zweiten Leitfähigkeitstyps der Basiszone des ersten Leitfähigkeitstyps und der Basiszone des zweiten Leitfähigkeitstyps mit einem Gate- Isolierfilm dazwischen. Die Basiszone des ersten Leitfähigkeitstyps dient als Kanalzone für den ersten FET, und die Emitterzone des zweiten Leitfähigkeitstyps dient als Kanalzone für den dritten FET.
Vorzugsweise ist beim Halbleiterbauteil die zweite Basiszone mit einer Dosis von nicht weniger als 2 × 10¹³ cm&supmin;², nicht mehr als 1 × 10¹&sup4; cm&supmin;² dotiert, und die erste Emitterzone ist mit einer Dosis dotiert, die ebensogroß wie oder größer als die der zweiten Basiszone (4) und nicht mehr als 1 × 10¹&sup4; cm&supmin;².
Darüber hinaus kann das Halbleiterbauteilso aufgebaut sein, daß dessen zweite Basiszone eine Mulde des ersten Leitfähigkeitstyps und einen peripheren Abschnitt des ersten Leitfähigkeitstyps aufweist, der flacher als die Mulde ist und eine hohe bzw. niedrige Dotierungsdosis aufweist. Wenn in diesem Falle die Mulde Halbleiterbauteil des ersten Leitfähigkeitstyps durch Oberfflächendiffusion gebildet ist, beträgt die Dotierung vorzugsweise nicht weniger als 1 × 10¹³ cm&supmin;² und nicht mehr als 5 × 10¹&sup5; cm&supmin;² ist. Wenn alternativ die Mulde des ersten Leitfähigkeitstyps hoher Dotierung eine eingebettete Schicht ist, beträgt die Dotierung vorzugsweise nicht weniger als 1 × 10¹² cm&supmin;² und nicht mehr als 3 × 10¹&sup4; cm&supmin;² ist. Wenn darüber hinaus die Mulde des ersten Leitfähigkeitstyps als eingebettete Schicht hoch dotiert ist, wird die Kante eines Diffusionsfenstern der Mulde des ersten Leitfähigkeitstyps hoher Dotierung innerhalb einer Zone positioniert, die zwischen der Innenkante der Emitterzone des ersten Leitfähigkeitstyps und der Innenkante der zweiten Elektrode des zweiten FET festgelegt ist.
Die Emitterzone des zweiten Leitfähigkeitstyps kann ebenso eine Mulde des zweiten Leitfähigkeitstyps hoher Dotierung aufweisen, deren peripherer Abschnitt flacher ist als die Mulde. In diesem Fall beträgt die Oberflächenkonzentration der zweiten Mulde des zweiten Leitfähigkeitstyps vorzugsweise nicht weniger als 5 × 10¹&sup7; cm&supmin;³ und nicht mehr 5 × 10²&sup0; cm&supmin;³. Darüber hinaus ist die Diffusionstiefe der Mulde des zweiten Leitfähigkeitstyps vorzugsweise nicht geringer als die Diffusionstiefe des peripheren Abschnitts und beträgt nicht mehr als 1,9 µm. Vorzugsweise beträgt die Gate- Länge der ersten Gate- Elektrode nicht weniger als 20 µm und nicht mehr als 30 µm und die Gate- Länge des zweiten Gates nicht weniger 1 µm und nicht mehr als 8 µm und die Kontaktlänge einer Emitterelektrode im leitenden Kontakt mit den Emitterzonen nicht weniger als 1 µm und nicht mehr als 6 µm.
Darüber hinaus kann eine flache Zone des zweiten Leitfähigkeitstyps vorgesehen sein, die in der Oberfläche der zweiten Basiszone im Gebiet des ersten Transistors mit isoliertem Gate angeordnet ist. Des weiteren kann eine Zone des ersten Leitfähigkeitstyps hoher Dotierung an der Oberfläche der zweiten Basiszone im Gebiet des zweiten FET vorgesehen sein.
Bei dem vorstehenden Halbleiterbauteil werden die Majoritätsträger in der Emitterzone des zweiten Leitfähigkeitstyps in die Basiszone des zweiten Leitfähigkeitstyps injeziert, wenn der erste FET in Betrieb ist, abhängig davon Minoritätsträger in die Kollektorzone des ersten Leitfähigkeitstyps in die Basiszone des zweiten Leitfähigkeitstyps injeziert werden. Folglich ist der Transistor mit der Kollektorzone des ersten Leitfähigkeitstyps, der Basiszone des zweiten Leitfähigkeitstyps und der Basiszone des ersten Leitfähigkeitstyps in leitendem Zustand. Somit werden Majoritätsträger in die Basiszone des ersten Leitfähigkeitstyps injeziert, und gleichzeitig ist der Transistor mit der Basiszone des zweiten Leitfähigkeitstyps, der Basiszone des ersten Leitfähigkeitstyps und der Emitterzone des zweiten Leitfähigkeitstyps in leitendem Zustand. Der Thyristor mit der Kollektorzone des ersten Leitfähigkeitstyps, der Basiszone des zweiten Leitfähigkeitstyps, der Basiszone des ersten Leitfähigkeitstyps und der Emitterzone des zweiten Leitfähigkeitstyps ist folglich in leitendem Zustand. Folglich kann die Durchlaßspannung herabgesetzt werden.
Wenn andererseits der zweite FET zur Betriebsumschaltung in Betrieb genommen wird, während der erste FET im leitfähigen Zustand ist, fließen Majoritätsträger der Basiszone des ersten Leitfähigkeitstyps aus der Emitterzone des ersten Leitfähigkeitstyps durch den zweiten FET, und im Ergebnis ist der Transistor mit der Basiszone des zweiten Leitfähigkeitstyps, der Basiszone des ersten Leitfähigkeitstyps und der Emitterzone des zweiten Leitfähigkeitstyps im Sperrzustand. Aus diesem Grund wird das Bauteil in einen Transistorzustand versetzt, wie der IGBT durch den Thyristorzustand, und dies führt zu einem Absinken der Trägerdichte im Bauteil. Dieses gestattet die Verkürzung der Übergangszeit in den Sperrzustand, die beobachtet wird, wenn der erste FET danach in Sperrzustand ist und dieses Halbleiterbauteil im Sperrzustand ist.
Da das Bauteil über einen dritten FET verfügt, ist die Wirkung, nämlich das Abziehen überschüssiger Träger aus der Emitterzone des ersten Leitfähigkeitstyps, des Bauteils verbessert, wenn sowohl der erste als auch der dritte FET in Betrieb sind.
Da die erste Gate- Elektrode des ersten MISFET so aufgebaut ist, daß sie die erste Emitterschicht, die in der Emitterzone des zweiten Leitfähigkeitstyps gebildet ist, und da sie sich über die Emitterzone des zweiten Leitfähigkeitstyps, die Basiszone des ersten Leitfähigkeitstyps und über die Basiszone des zweiten Leitfähigkeitstyps erstreckt, können Majoritätsträger, die in der Emitterzone des zweiten Leitfähigkeitstyps präsent sind, in die Basiszone des zweiten Leitfähigkeitstyps während des leitenden Zustands injeziert werden, während Minoritätsträger aus der Basiszone des ersten Leitfähigkeitstyps abgezogen und in die erste Emitterschicht während des Sperrzustands injeziert werden, damit die Übergangszeit in den Sperrzustand weiter verkürzt wird. Da der dritte FET und der erste FET eine gemeinsame Gate- Elektrode besitzen, ist der dritte FET in dem leitenden Zustand, wenn der erste FET im nichtleitenden Zustand ist. In getrennter Weise kann der Durchlaßspannungsabfall auf geringen Pegel gesteuert werden, und der steuerbare Träger kann erhöht werden, wenn die Basiszone steuerbaren Typs eine Mulde des ersten Leitfähigkeitstyps hoher Dotierung enthält und ein peripherer Abschnitt eines ersten Leitfähigkeitstyps flacher als die Mulde ist. Wenn in alternativer Weise die Emitterzone des zweiten Leitfähigkeitstyps eine Mulde eines zweiten Leitfähigkeitstyps hoher Dotierung und einen peripheren Abschnitt des zweiten Leitfähigkeitstyps hat, der flacher als die Mulde ist, kann der Durchlaßspannungsabfall weiter reduziert werden, und der steuerbare Strom kann weiter erhöht werden. Darüber hinaus gestattet die Bildung der flachen Gegendotierungszone der Basiszone des zweiten Leitfähigkeitstyps auf der Oberfläche des ersten Leitfähigkeitstyps die Verkleinerung beim Realisieren solch einer Ersatzschaltstruktur, eine Emitterzone des ersten Leitfähigkeitstyps wird innerhalb der Basiszone des ersten Leitfähigkeitstyps zusätzlich zu der Emitterzone des vorstehenden zweiten Leitfähigkeitstyps gebildet, in die eine Emitterspannung gleichzeitig mit den Emitterzonen des ersten und zweiten Leitfähigkeitstyps angelegt wird. Genauer gesagt, die Emitterzone des ersten Leitfähigkeitstyps ist innerhalb der Emitterzone des zweiten Leitfähigkeitstyps gebildet. Eine zweite Gate- Elektrode des zweiten MISFET ist auf der Oberfläche der Emitterzone des ersten Leitfähigkeitstyps gebildet, der Emitterzone des zweiten Leitfähigkeitstyps und der Basiszone des ersten Leitfähigkeitstyps durch einen Gate- Isolationsfilm, wobei die Emitterzone des zweiten Leitfähigkeitstyps als Kanalzone dient. Darüber hinaus ist die erste Gate- Elektrode gemeinsam dem ersten und dritten FET auf der Oberfläche der Emitterzone des ersten Leitfähigkeitstyps gebildet, der Emitterzone des zweiten Leitfähigkeitstyps, der Basiszone des ersten Leitfähigkeitstyps und der Basiszone des zweiten Leitfähigkeitstyps durch einen Gate- Isolationsfilm, indem die Basiszone des ersten Leitfähigkeitstyps als Kanal für den ersten FET dient und die Emitterzone des zweiten Leitfähigkeitstyps als Kanalzone für den dritten FET dient; in diesem Falle ist es vorzuziehen, daß die Basiszone des ersten Leitfähigkeitstyps mit einer Dotierung von nicht weniger als 1 × 10¹&sup4; cm&supmin;² dotiert ist und diejenige der Emitterzone des zweiten Leitfähigkeitstyps mit einer gleichen oder höheren Dosis dotiert ist als diejenige für die Basiszone des ersten Leitfähigkeitstyps und die nicht mehr als 1 × 10¹&sup4; cm&supmin;² beträgt.
Obige und andere Aufgaben, Wirkungen, Merkmale und Vorteile der vorliegenden Erfindung werden aus der nachstehenden Beschreibung von Ausführungsbeispielen derselben in Verbindung mit der beiliegenden Zeichnung deutlich.
Fig. 1 ist eine Querschnittsansicht, die ein Ausführungsbeispiel der Struktur vom MCT zeigt;
Fig. 2 ist ein Schaltbild, das die Ersatzschaltung des MCT zeigt;
Fig. 3 ist ein Graph, der die Trägerdichte des MCT veranschaulicht;
Fig. 4 ist eine Querschnittsansicht, die ein Ausführungsbeispiel der IGBT- Struktur zeigt;
Fig. 5 ist eine Wellenformtafel, die die Wellenform des IGBT beim Umschalten in den Sperrzustand zeigt;
Fig. 6 ist eine Querschnittsansicht, die den Aufbau eines Halbleiterbauteils nach dem Ausführungsbeispiel 1 der vorliegenden Erfindung zeigt;
Fig. 7 ist eine Aufsicht, die den Aufbau des Halbleiterbauteils nach Ausführungsbeispiel 1 zeigt;
Fig. 8 ist ein Schaltbild, das die Ersatzschaltung des Halbleiterbauteils nach Ausführungsbeispiel 1 zeigt;
Fig. 9 ist ein Diagramm zur Erläuterung der Betriebsbedingung des Halbleiterbauteils gemäß Ausführungsbeispiel 1;
Fig. 10a ist eine Querschnittsansicht des Halbleiterbauteils nach Ausführungsbeispiel 1, das den Stromdurchgang durch das Bauteil im Thyristorzustand zeigt;
Fig. 10b ist eine Querschnittsansicht desselben Halbleiterbauteils, das den Stromdurchgang durch das Bauteil im Transistorzustand zeigt;
Fig. 11a ist ein Graph, der die Trägerdichte des Halbleiterbauteils nach Ausführungsbeispiel 1 im Thyristorzustand veranschaulicht;
Fig. 11b ist ein Graph, der die Trägerdichte desselben Halbleiterbauteils im Transistorzustand veranschaulicht;
Fig. 12 ist ein Graph, der eine Umschaltkennlinie des Halbleiterbauteils gemäß Ausführungsbeispiel 1 veranschaulicht;
Fig. 13 ist ein Graph, der die Umschalteigenschaften des Halbleiterbauteils gemäß Ausführungsbeispiel 1 veranschaulicht;
Fig. 14 ist ein Graph, der die Beziehung zwischen der Dosis der p- Basisschicht des Halbleiterbauteils nach Ausführungsbeispiel 1 zeigt, und den Durchlaßspannungsabfall im Thyristorzustand unerwünschten Sperrzustand im Transistorzustand zeigt;
Fig. 15 ist ein Graph, der die Dosis der n- Emitterschicht des Halbleiterbauteils nach Ausführungsbeispiel 1 zeigt und den Durchlaßspannungsabfall im Thyristorzustand oder den Einraststrom im Transistorzustand;
Fig. 16 ist eine Querschnittsansicht, die den Aufbau eines Halbleiterbauelements nach Ausführungsbeispiel 2 der vorliegenden Erfindung zeigt;
Fig. 17 ist ein Graph, der die Beziehung zwischen der Dosis der P&spplus;- Mulde veranschaulicht, die durch die Oberflächendiffusionstechnik gebildet ist, und dem Einraststrom im Transistorzustand, beobachtet am Halbleiterbauteil gemäß Ausführungsbeispiel 2;
Fig. 18 ist ein Graph, der die Beziehung zwischen der Dosis der durch Oberflächendiffusionstechnik gebildeten P&spplus;- Mulde und dem Durchlaßspannungabfall im Transistorzustand, der am Halbleiterbauelement nach Ausführungsbeispiel 2 beobachtet wird;
Fig. 19 ist ein Graph, der die Beziehung zwischen der P&spplus;- Mulde, die als eingebettete Schicht gebildet ist, und dem Durchlaßspannungsabfall in dem Thyristorzustand oder den Einraststrom im Transistorzustand zeigt, der am Halbleiterbauelement nach Ausführungsbeispiel 2 beobachtet wird;
Fig. 20 ist eine Querschnittsansicht, die die relative Beziehung der Kantenposition X des Diffusionsfenstern der P&spplus;- Mulde, die als eingebettete Schicht gebildet ist, und die Gate- Elektrode, die auf dem Halbleiterbauelement gemäß dem Ausführungsbeispiel 2 zu sehen ist;
Fig. 21 ist ein Graph, der die Beziehung zwischen der Kantenposition X des Diffusionsfensters und dem Durchlaßspannungsabfalls im Thyristorzustand oder dem Einraststrom im Transistorzustand zeigt, der am Halbleiterbauteil nach Ausführungsbeispiel 2 beobachtet wird;
Fig. 22 ist eine Querschnittsansicht, die den Aufbau eines Halbleiterbauteils nach Ausführungsbeispiel 3 der vorliegenden Erfindung zeigt;
Fig. 23 ist ein Graph, der die Beziehung zwischen der Oberflächenkonzentration der n&spplus;- Muldenschicht und dem Durchlaßspannungsabfall im Thyristorzustand oder dem Einraststrom im Transistorzustand zeigt, der am Halbleiterbauelement nach Ausführungsbeispiel 3 beobachtet wird;
Fig. 24 ist ein Graph, der die Beziehung zwischen der Diffusionstiefe der n&spplus;- Mulde und dem Durchlaßspannungsabfall im Thyristorzustand oder den Einraststrom im Transistorzustand zeigt, der am Halbleiterbauteil nach Ausführungsbeispiel 3 beobachtet wird;
Fig. 25 ist eine Querschnittsansicht, die die Gate- Länge Lg1 der ersten Gate- Elektrode veranschaulicht, die Gate- Länge Lg2 der zweiten Gate- Elektrode und die Kontaktlänge LE der Emitterelektrode im Halbleiterbauteil nach Ausführungsbeispiel 3;
Fig. 26 ist ein Graph, der die Beziehung zwischen der Gate- Länge Lg1 und dem Einraststrom im Transistorzustand oder den Durchlaßspannungsabfall im Transistorzustand zeigt, der am Halbleiterbauteil nach Ausführungsbeispiel 3 beobachtet wird;
Fig. 27 ist ein Graph, der die Beziehung zwischen der Gate- Länge Lg2 und dem Durchlaßspannungsabfall im Transistorzustand oder den Durchlaßspannungsabfall im Thyristorzustand zeigt, der am Halbleiterbauteil nach Ausführungsbeispiel 3 beobachtet wird;
Fig. 28 ist ein Graph, der die Beziehung zwischen der Kontaktlänge LE der Emitterelektrode und den Einraststrom im Transistorzustand oder den Durchlaßspannungsabfall im Thyristorzustand zeigt, der am Halbleiterbauteil nach Ausführungsbeispiel 3 beobachtet wird.

Auführungsbeispiel 1

Fig. 6 ist eine Querschnittsansicht entlang der Linie A-A' der in Fig. 7 dargestellten Aufsicht und zeigt den Zellaufbau eines Halbleiterbauteils, das mit einem Doppel- Gate, mit einem ersten und einem zweiten Gate gemäß Ausführungsbeispiel 1 ausgestattet ist. Das Halbleiterbauteil nach Ausführungsbeispiel 1 verfügt ein p&spplus;- Substrat als Kollektorschicht 2, die darauf mit einer Kollektorelektrode 1 vorgesehen ist, die auf der Rückseite desselben gebildet ist&sub6; und eine n&supmin;- Basisschicht 3, die auf Kollektorschicht 2 durch Epitaxialtechnik oder dgl. aufgetragen ist. Eine p- Basisschicht 4 als eine muldenförmige p oder p&spplus;- Diffusionsschicht ist auf der Oberfläche der n&supmin;- Basisschicht 3 gebildet. Des weiteren sind Emitterschichten 5a und 5b auf der Innenoberfläche dieser p- Basisschicht 4 als zwei Mulden des n- Typs gebildet. Darüber hinaus sind zwei p&spplus;- Emitterschichten 6a und 6b auf der Innenoberfläche dieser n- Emitterschichten 5a bzw. 5b gebildet. Eine Emitterelektrode 6 ist mit diesen beiden p&spplus;- Emitterschichten 6a und 6b und mit n- Emitterschichten 5a und 5b verbunden. Darüber hinaus sind eine erste Gate- Elektrode 11 (gemeinsame Gate- Elektrode), die einen ersten MOS 13n und eine dritten MOSFET 13p darstellen, in der Weise gebildet, daß die p&spplus;- Emitterschicht 6a bedeckt wird und daß über die Oberflächen der n- Emitterschicht 5a oder 5b, p- Basisschicht 4 und n&supmin;- Basisschicht 3 durch einen Gate- Oxidfilm 8 sich erstreckt. Andererseits ist eine zweite Gate- Elektrode 12, die einen zweiten MOS 14 darstellt, in der Weise gebildet, daß er die p&spplus;- Emitterschicht 6b überdeckt, und daß er sich über die Oberfläche der n- Emitterzone 5a oder 5b und die p- Basisschicht 4 durch einen Gate- Oxidfilm 8 erstreckt. Die erste und zweite Gate- Elektrode 11 und 12 sind separat und unabhängig hergestellt, und jede hat einen solchen Aufbau, daß eine Gate- Steuerspannung unabhängig angelegt werden kann. Genauer gesagt, wie beispielsweise in Fig. 7 gezeigt, sind die erste und die zweite Gate- Elektrode 11 und 12 in Fadenform hergestellt.
Da die Strukturen der Bauelemente in Hinsicht auf diese beiden n- Emitterschichten 5a und 5b einander identisch sind, wird das Bauteil nachstehend anhand lediglich einer n- Emitterschicht 5a beschrieben. MOS 13 mit Gate- Elektrode 11 kann in einen MOS 13n des n- Kanaltyps geliefert werden, der über eine n- Emitterschicht 5a eine p- Basisschicht 4 und eine n&supmin;- Basisschicht 3 und einen dritten MOS 13p des p- Kanaltyps aufweisen, der eine p&spplus;- Emitterschicht 6a, eine n- Emitterschicht 5a und eine p- Basisschicht 4 besitzt. Andererseits ist der zweite MOS 14 mit einer Gate- Elektrode 12 ein MOSFET des p- Kanaltyps.
Fig. 8 zeigt das Ersatzschaltbild dieses Bauteils. In diesem Bauteil bilden eine n- Emitterschicht 5a, eine p- Basisschicht 4 und eine n&supmin;- Basisschicht 3 einen npn- Transistor Qnpn. Darüber hinaus bilden p- Basisschicht 4, eine n&supmin;- Basisschicht 3 und p&spplus;- Kollektorschicht 2 einen pnp- Transistor Qpnp. Somit bilden die Transistoren Qnpn und Qpnp einen Thyristor 15. Dort sind zwei Thyristoren um einen Kollektor 1 abgebildet, und ein Emitter 7 ist in der Mitte der in Fig. 8 dargestellten Ersatzschaltung positioniert, aber diese sind zur Vereinfachung separiert gezeigt, und diese Thyristoren sind untereinander identisch.
Zusätzlich zu diesen Transistoren Qnpn und Qpnp ist ein erster MOS 13 zur Verbindung des Kollektors des Transistors Qnpn und der Basis des Transistors Qpnp mit einer Emitterzonenelektrode 7 vorgesehen. Darüber hinaus ist ein dritter MOS zur Verbindung der Basis des Transistors Qnpn mit der Elektrode 7 durch eine p&spplus;- Emitterschicht 6a vorgesehen. Andererseits ist ein zweiter MOS 14 zur Verbindung der Basis des Transistors Qnpn mit der Emitterelektrode durch 7 durch eine p&spplus;- Emitterschicht 6b vorgesehen.
Wenn bei diesem Bauteil mit dem zuvor erwähnten Aufbau hohe Spannungen an eine Gate- Elektrode 11 und eine zweite Gate- Elektrode 12 angelegt werden, wird ein erster MOSFET 13n in seinen leitenden Zustand gebracht, während der zweite MOSFET 14 und der dritte MOSFET 13p noch in ihrem Sperrzustand sind. Genauer gesagt, die Oberfläche der n- Emitterzone 5a rechts unter der Gate- Elektrode 11 dient als eine n&spplus;- Akkumulationsschicht, wobei die Oberfläche der p- Basisschicht 4 als eine n- Inversionsschicht dient, und die Emitterelektrode ist mit n&supmin;- Basisschicht 3 durch eine n- Emitterschicht 5a verbunden, n&spplus;- Akkumulationsschicht, die auf der Oberfläche der Emitterschicht befindet, und die n- Inversionsschicht, die auf der Oberfläche der p- Basisschicht 4 ist. Folglich werden Elektronen durch Emitterelektrode 7 in die n&supmin;- Basisschicht 3 injeziert, die als Driftzone dient, und abhängig davon werden anwesende Löcher in die p&spplus;- Kollektorschicht 2 gleichermaßer injeziert. Dies bedeutet, daß der pnp- Transistor Qpnp in seinem leitenden Zustand ist. Darüber hinaus dient der Löcherstrom dieses Transistors Qpnp als Basisstrom für den Transistor Qnpn, der eine n- Emitterschicht 5a besitzt, eine p- Basisschicht 4 und eine n&supmin;- Basisschicht 3, und folglich ist der Transistor Qnpn in seinem leitenden Zustand. Mit anderen Worten, der Thyristor 15 mit p&spplus;- Kollektorschicht 2, n&supmin;- Basisschicht 3, p- Basisschicht 4 und n- Emitterschiht 5a befindet sich somit in seinem leitenden Zustand, Träger sind im Bauteil in hoher Konzentration präsent, und folglich besitzt die Einrichtung einen geringen Widerstand. Wenn hohe Spannungen an die Gate- Elektrode 11 und an die Gate- Elektrode 12 dieses Bauteils angelegt werden, ist nur der erste MOSFET 13n in seinem leitenden Zustand, wie schon erwähnt, Majoritätsträger (Elektronen) werden in die n&supmin;- Basisschicht 3 injeziert, und folglich kann ein Thyristorzustand erzielt werden wie im Falle des schon erwähnten MCT. Folglich dient dieses Bauteil als Leistungsbauteil mit einem geringen Durchlaßspannungsabfall. In dieser Hinsicht dient der erste MOSFET 13n als MOSFET zur Einstellung des Thyristorbetriebs.
Wenn bei diesem leitenden Zustand des Thyristors ein negatives Potential an die Gate- Elektrode 12 des zweiten MOS 14 angelegt wird, während die erste Gate- Elektrode 11 auf hohem Potential beibehalten wird, ist der zweite MOS 14 in seinem leitenden Zustand. Mit anderen Worten, die Oberfläche der n- Emitterzone 5a direkt unter der Elektrode 12 ist invertiert in eine solche des p- Typs, und ein Kurzschluß zwischen der p- Basisschicht 4 und der Oberfläche der n- Emitterschicht 5a gebildet, die in eine des p- Typs invertiert wurde und die p&spplus;- Emitterschicht 6b. Aus diesem Grund wird der gesamte Strom, der durch die p&spplus;- Kollektorschicht 2 injeziert wurde, zur Emitterelektrode 7 durch p- Basisschicht 4 und p&spplus;- Emitterschicht 6b entladen. Folglich ist der Transistor Qnpn mit n- Emitterschicht 5a, p- Basisschicht 4 und n&supmin;- Basisschicht 3 in seinem Sperrzustand. Im Ergebnis wird der Thyristorbetrieb verschwinden und ein Transistorzustand eintreten, bei dem nur der Transistor Qpnp mit p- Basisschicht 4, n&supmin;- Basisschicht 3 und p&spplus;- Basisschicht 4 eingerichtet ist. Dieser Zustand ist identisch mit dem Betriebszustand des zuvor erläuterten IGBT, und folglich entspricht dieser Zustand der Dichte von Trägern, die im Bauteil reduziert präsent sind. Somit kann dort die erforderliche Zeit zum Beseitigen der Träger während des Sperrzustandes beobachtet werden, wenn ein negatives Potential zuerst den MOSFET 13n sperrt und der dritte MOSFET und 13p im leitenden Zustand ist. Genauer gesagt, die Injektion der Trägermajorität (Elektronen) in die n&supmin;- Basisschicht 3 wird unterbrochen, der zweite MOS 14 zieht die Majoritätsträger (Löcher) aus der p- Basisschicht 4 ab. Gleichzeitig wird die p- Basis 4 mit der p&spplus;- Emitterschicht 6a durch die Inversionsschicht auf der Oberfläche der Schicht 5a gebildet, und folglich werden Mojoritätsträger (Löcher) aus der p- Basisschicht 4 abgezogen. Folglich werden in der p- Basisschicht 4 verbleibende Löcher schnell durch die Emitterelektrode 7 durch die Wirkung des zweiten MOSFET 14 und des dritten MOSFET 13p abgezogen, und folglich kann die Abschaltzeit weiter verkürzt werden. In dieser Hinsicht zieht der dritte MOSFET 13p Löcher in der Nähe der Peripherie der p- Basisschicht 4 ab, während der zweite MOSFET 14 Löcher abzieht, die in der Mitte der p- Basiszone präsent sind.
Fig. 9 zeigt Gate- Steuerspannungen, die an die erste Gate- Elektrode 11 und die zweite Gate- Elektrode 12 angelegt werden. Wenn hohe Spannungen zuerst an die Gate- Elektroden 11 und 12 angelegt werden, ist das Bauteil im Leitzustand, und das Bauteil, welches in einem Thyristorzustand ist, zeigt einen geringen Durchlaßspannungsabfall in der Größenordnung von etwa 1,5 V, wie in Fig. 9 dargestellt. Andererseits wird das Bauteil in einen Transistorzustand versetzt, wenn das negative Potential an die Gate- Elektrode 12 angelegt wird, während eine hohe Spannung noch an der Gate- Elektrode 11 anliegt. Wenn bei diesem Zustand ein negatives Potential an die Gate- Elektrode 11 angelegt wird, während die Gate- Elektrode 12 auf einem negativen Potential beibehalten wird, ist das Bauteil in seinem Sperrzustand mit einer kurzen Abschaltzeit in der Größenordnung von etwa 1,0 µsec. Darüber hinaus wird der Übergang des Thyristorzustands in den Transistorzustand innerhalb einer Zeit von nicht mehr als etwa 0,5 µsec abgeschlossen. Wie zuvor erläutert, ist dieses Bauteil im leitenden Zustand bei einem geringen Durchlaßspannungabfall wie beim MCT, und das Bauteil ist im Sperrzustand innerhalb einer kurzen Abschaltzeit wie beim IGBT. Somit dient das Bauteil als Leistungsbauteil mit einem geringen Umschaltverlust, sogar bei Hochfrequenzanwendung durch die wiederholte abwechselnde Umschaltung zwischen dem Thyristorzustand und dem Transistorzustand, wie in Fig. 9 gezeigt.
Der Stromfluß und die Trägerverteilung im Thyristor- und Transistorzustand wird nachstehend erläutert. Figuren 10a und 10b sind Diagramme, die Stromflüsse im Thyristorzustand bzw. im Transistorzustand zeigen. Im Thyristorzustand (Fig. 10a) sind der Löcherstrom und ein Elektronenstrom vereint und durchlaufen in der Reihenfolge die p- Basisschicht 4, die n&supmin;¹- Basisschicht 3 und die Emitterelektrode 7, um einen Thyristorbetrieb einzurichten. Andererseits durchläuft im Transistorzustand ein Löcherstrom die B- Basisschicht 4 und entlädt in die Emitterelektrode 7 durch MOS 14, während ein Elektronenstrom die n&supmin;¹- Basisschicht 3 durchläuft und in Emitterelektrode 7 durch MOS 13n zu entladen, wie im Falle vom IGBT.
Figuren 11a und 11b sind Diagramme, die Trägerdichten im Thyristor- bzw. Transistorzustand zeigen. Diese Figuren zeigen Ergebnisse, die bei Simulation von Löcherdichte 21 und Elektronendichte 22 gewonnen werden über eine Zone, die sich von der Oberfläche des Halbleiterbauteils entsprechend diesem Ausführungsbeispiel erstreckt, auf das die Emitterelektrode gebildet ist, auf deren Rückseite die Kollektorelektrode gebildet ist. In diesen Figuren ist die Trägerdichte der Löcher oder die Elektronen auf der Ordinate aufgetragen, und die Abstandsform der Oberfläche des Halbleiterbauteils auf der Abszisse. Fig. 11a zeigt die Trägerdichte des Bauteils, das sich im Thyristorzustand befindet, und die Dichten beider Träger, die auf der Zone verteilt sind, die sich von der Oberfläche des Bauteils zur p- Basisschicht 4 und n&supmin;¹- Basisschicht 3 erstreckt, sind hohe Pegel in der Ordnung von 10¹&sup6; bis 10¹&sup7;/cm³. Angemerkt sei, daß die p&spplus;- Kollektorschicht 2, die die Rückseite des Halbleiterbauteils bildet, eine hohe Dichte 21 von Löcher als Majoritätsträger hat und eine geringe Elektronendichte 22, die im Transistorzustand, wie in Fig. 11b gezeigt, die Trägerdichte auf etwa 10¹&sup4;/cm³ in der Nähe der Grenze zwischen der p- Basisschicht 4 und der n&supmin;- Basisschicht 3 reduziert. Der Thyristorzustand wird auf diesem Wege in den Transistorzustand überführt, und folglich wird die Trägerdichte innerhalb des Bauteils verringert. Dies gestattet die Abkürzung der Abschaltzeit. Somit kann die Abschaltzeit dieses Bauteils vrkürzt werden, wie beim IGBT.
Fig. 12 zeigt die Ergebnisse, die gewonnen werden durch Simulation des Durchlaßspannungsabfalls in diesem Bauteil. Es wird angenommen, daß der Durchlaßspannungsabfall VON die Kollektor- Emitter- Spannung VCE ist, bei der der Kollektorstrom IC 200 A/cm² erreicht, VON im Thyristorzustand beträgt etwa 1,0 V, während er im Transistorzustand etwa bei 1,8 V liegt. Somit ermöglicht dieses Bauteil, den Durchlaßspannungsabfall auf einen niedrigen Pegel durch Realisierung eines Thyristorzustands zu steuern, wenn das Bauteil in Betrieb ist.
Fig. 13 zeigt Gate- Spannungen der Gates 11 und 12 betreffs des Leitendbetriebs und des Sperrbetriebs dieses Bauteils und Variationen des Kollektorstroms 1 und der Kollektor- Emitterspannung VCE dieses Bauteils. Die Arbeitsweise dieses Bauteils in jedem Zustand wird hierbei fortgelassen, da er schon detailliert beschrieben worden ist, aber wenn ein hohes Potential an den Gates 11 und 12 anliegt, unterliegt dieses Bauteil einem Thyristorbetrieb bei einer hohen Geschwindigkeit entsprechend der Abschaltzeit in der Größenordnung von 0,3 µsec und richtet einen niedrigen Durchlaßspannungsabfall ein, und wenn eine negative Sapnnung dann an das Gate 12 angelegt wird, wird das Bauteil vom Thyristorzustand in den Transistorzustand überführt, und diese Überführung wird abgeschlossen in einer Zeit von nicht länger als 0,5 µsec. Danach kann das Sperren innerhalb einer kurzen Abfallzeit in der Größenordnung von 0,3 µsec ausgeführt werden.
Wie schon bechrieben, ist dieses Bauteil dieses Ausführungsbeispiels ein völlig neues Bauteil, welches einen Thyristorzustand gemäß MTC und einen Transistorzustand entsprechend IGBT durch Verwendung zweier unabhängiger Gate- Elektroden 11 und 12 einrichtet. Als Techniken, die den Bauteilen eine hohe Qualität verleihen, wie beispielsweise der MCT und der IGBT, ist ein Verfahren zur Beschleunigung dieser Bauteile und zur Herabsetzung der erforderlichen elektrischen Leistung zur Ansteuerung derselben durch Verwendung von MOS- unabhängigen Gate- Bauteilen vorgeschlagen; ein Verfahren zur Reduzierung des Durchlaßspannungsabfalls, während Gebrauch von einem Thyristoraufbau gemacht wird; und ein Verfahren, das jenen Bauteilen eine hohe Qualität durch Kombination einer Vielzahl von Bauteilstrukturen verleiht. Jedoch ist bisher noch kein Bauteil entwickelt worden, das den Durchlaßspannungsabfall substanziell herabsetzen und gleichzeitig bedeutsam den Übergang zum Sperren zu verbessern kann. Im Gegenteil, das Bauteil der vorliegenden Erfindung ist auf der Grundlage des neuen Konzeptes entwickelt worden, das ein Bauteil in zwei verschiedene Zustände überführt wird, die für den leitenden und gesperrten Zustand jeweils zu favorisieren sind. Somit kann die vorliegende Erfindung ein hochqualitatives Bauteil der Leistungselektronik verbessern, dessen Durchlaßspannungsabfall einem MTC vergleichbar und dessen Kurzschlußzeit einem IBGT vergleichbar ist.
In Hinsicht auf diese Bauteile mit dem vorgenannten Aufbau ist es sehr wichtig, die Verteilung der Verunreinigungsdotierung sowohl in der p- Basisschicht 4 und den n- Emitterschichten 5a und 5b (5) zu optimieren. Genauer gesagt, wenn der erste MOSFET 13 im leitenden Zustand ist, im Thyristorzustand, wird die Stärke der von der n- Emitterschicht 5 injezierten Elektronen in die p- Basisschicht 4 weitgehend durch den Grad der in der p- Basisschicht 4 anwesenden Verunreinigung und in der n- Emitterschicht 5 bewirkt. Mit anderen Worten, ein Anstieg des Umfangs der Verunreinigung in der n- Emitterschicht 5 ist begleitet von einem exponentiellen Anstieg des Betrages der injezierten Elektronen, während ein Anstieg der in der p- Basisschicht 4 anwesenden Verunreinigung substantiell die Stärke der in die p- Basisschicht 4 injezierten Elektronen begrenzt. Aus diesem Grund kann der Durchlaßspannungsabfall des Thyristors durch Erhöhung der Verunreinigung reduziert werden, die in der n- Emitterschicht 5 präsent ist, und ein gleichzeitiges Verringern der Verunreinigung in der p- Basisschicht 4. Andererseits fließt der gesamte Strom durch den unteren Teil der n- Emitterschicht 5 im Transistorzustand, wie in Fig. 10b gezeigt. Wenn folglich die Verunreinigungskonzentration in der p- Basisschicht 4 gering ist, wird ein Einrastphänomen verursacht. Bei dem Einrastphänomen ist der Transistor Qnpn mit der n- Emitterschicht 5, der p- Basisschicht 4 und der n&supmin;- Basisschicht 3 in seinem leitenden Zustand aufgrund des Spannungsabfalls, der aus einem Parasitärwiderstand der p- Basisschicht 4 resultiert, und der Transistorzustand wird überführt in eine Thyristorzustand. Folglich kann das Einrastphänomen während des Transistorzustands durch Erhöhung der Verunreinigungskonzentration in der p- Basisschicht 4 unterdrückt werden. Aus diesem Grund muß die Verunreinigungskonzentrationen in der p- Basisschicht 4 und der n- Emitterschicht 5 so optimiert werden, daß der Durchlaßspannungsabfall beim Thyristorzustand bei einem niedrigen Pegel beibehalten wird, und gleichzeitig das Einrastphänomen während des Transistorzustands vermieden werden kann.
Die Wirkung der Verunreinigungsverteilung in der p- Basisschicht 4 bezüglich Kennlinien des Elements wurde bewertet durch Bauteilsimulation unter Verwendung eines Halbleitersubstrats, das aus einer Kollektorschicht 2 des p- Typs mit einem spezifischen Widerstand von 0,01 Ω × cm, einer Pufferschicht des n&spplus;- Typs, die auf der Kollektorschicht 2 des p- Typs gebildet ist und einen spezifischen Widerstand von 0,1 Ωcm aufweist und eine Stärke von 20 µm; und einer Schicht 4 des n- Typs, die nach dem Epitaxiverfahren auf der n&spplus;- Pufferschicht mit einem spezifischen Widerstand von 40 Ωcm und einer Stärke von 60 µm aufgebaut ist. Fig. 14 ist ein Graph, der die Beziehung zwischen der Dotierung der p- Basisschicht 4 und dem Durchlaßspannungsabfall im Thyristorzustand oder den Einraststrom (der beobachtete steuerbare Strom, bis das Einrastphänomen auftritt) im Transistorzustand, beobachtet, wenn eine n- Emitterschicht 5 mit einer Oberflächenkonzentration von 1 × 10¹&sup7; cm&supmin;³ und eine Diffusionstiefe von 1 µm gebildet sind. In diesem Fall beträgt die Diffusionstiefe der p- Basisschicht 4 8 µm. Wenn die Dotierung der p- Basisschicht 4 herabgesetzt ist, wie aus dieser Figur ersichtlich, wird der Wert des Durchlaßspannungsabfalls herabgesetzt, aber der Einraststrom IL wird gleichermaßen reduziert, und folglich ist es wahrscheinlich, daß das Einrastphänomen stattfindet. Da die Verwendung des Bauteils als Bauteil der Leistungselektronik einen Einraststrom IL von wenigstens etwa 300 Acm&supmin;² erfordert, beträgt für die p- Basisschicht 4 die untere Grenze der Dotierung 2 × 10¹³ cm&supmin;². Wenn diese Dotierung nicht geringer ist als die untere Grenze, kann ein Einraststrom sichergestellt werden, und ein Bauteil mit Starkstromfähigkeit kann erzielt werden. Wenn die Dotierung zu hoch ist, steigt der Durchlaßspannungsabfall im Thyristorzustand andererseits an. Wenn der Durchlaßspannungsabfall des Bauteils dieses Ausführungsbeispiels mit 1,5 V angenommen wird, während die Tatsache berücksichtigt wird, daß der Durchlaßspannungsabfalls vom IGBT etwa 1,7 V beträgt, ist die obere Grenze der Dotierung für die p- Basisschicht 4 gleich 1 × 10¹&sup4; cm&supmin;². Wenn darüber hinaus die Dotierung der p- Basisschicht 4 gleich 1 × 10¹&sup4; cm&supmin;² ist, übersteigt die Schwellwertspannung des ersten MOSFET 13n 10 V, und dies führt zu einem Anstieg der Gate- Steuerspannung. Somit kann ein Bauteil mit einer Starkstromfähigkeit (hinreichender Widerstand zum Einrasten) und ein niedriger Durchlaßspannungsabfall realisiert werden durch Begrenzung der Dotierung der p- Basis 4 auf nicht weniger als 2 × 10¹³ cm&supmin;² und nicht mehr als 1 × 10¹&sup4; cm&supmin;².
Fig. 15 ist ein Graph, der die Beziehung zwischen der Dotierung der n- Emitterschicht 5 und dem Durchlaßspannungsabfall im Thryristorzustand oder den Einraststrom (den steuerbaren Strom, der beobachtet wird, bis das Einrastphänomen stattfindet) im Transistorzustand, beobachtet, wenn eine p- Basisschicht 4 mit einer Dotierung von 1,25 × 10¹³ cm&supmin;² gebildet ist. Wenn die Dotierung der n- Emitterschicht 5 gering ist, wie aus dieser Figur ersichtlich, wird der Durchlaßspannungsabfall groß, während, wenn er zu groß ist, der Einraststrom IL reduziert ist. Wenn der Durchlaßspannungsabfall auf 1,5 V gesetzt wird, muß die Dotierung der n- Emitterschicht nicht weniger als 1,25 × 10¹³ cm&supmin;² betragen, verglichen mit demjenigen der p- Basisschicht, während wenn der Einraststrom IL auf 300 Acm&supmin;² gesetzt wird, die Dotierung der n- Emitterschicht nicht größer als 1 × 10¹&sup4; cm&supmin;² betragen darf. Wenn die Dotierung derselben zu hoch ist, übersteigt die Schwellwertspannung des zweiten MOSFET 14 und des dritten MOSFET 13p 10 V, und dies führt zu einem Anstieg der Gate- Steuerspannung. Somit ist die Dotierung der n- Emitterschicht 5 nicht geringer als die der p- Basisschicht 4 und nicht mehr als 1 × 10¹&sup4; cm&supmin;².

Ausführungsbeispiel 2

Fig. 16 zeigt den Aufbau eines Halbleiterbauteils, das mit einem Doppelgate mit einem ersten und einem zweiten Gate gemäß dem zweiten Ausführungsbeispiel nach der vorliegenden Erfindung ausgestattet ist. Der Aufbau und die Arbeitsweise des Halbleiterbauteils nach diesem Ausführungsbeispiel sind in etwa identisch mit jenen des Halbleiterbauteils nach dem ersten Ausführungsbeispiel, und folglich sind mit diesem gemeinsame Teile mit denselben Bezugszeichen dargestellt, und eine Erläuterung dieser wird hier fortgelassen. Das Halbleiterbauteil nach dem zweiten Ausführungsbeispiel enthält gleichermaßen ein p&spplus;- Substrat als Kollektorschicht 2 auf der Rückseite, auf der eine Kollektorelektrode 1 gebildet ist, eine n&supmin;- Basisschicht 3, die auf der Kollektorschicht gebildet ist, und eine p- Basisschicht 4, die auf der Oberfläche der Basisschicht 3 gebildet ist. Eine n&spplus;- Pufferschicht kann zwischen der Kollektorschicht 2 und der Basisschicht 3 plaziert sein. Im Bauteil dieses Ausführungsbeispiels enthält die Basisschicht 4 eine relativ tiefe Mulde 4a des p&spplus;- Typs, die im Mittenabschnitt positioniert ist, und eine periphere Schicht des p- Typs (Kanalabschnitt) 4b, der dünner ist als die Mulde des p&spplus;- Typs und um die Mulde des p&spplus;- Typs gebildet ist. Wie im Ausführungsbeispiel 1 sind die n- Emitterschichten 5a und 5b p&spplus;- Emitterschichten 6a und 6b auf der inneren Oberfläche dieser p- Basisschicht 4 gebildet. Des weiteren bildet eine erste Gate- Elektrode 11 erste und dritte MOSFET 13n und 13p, und eine zweite Gate- Elektrode 12 bildet einen zweiten MOSFET 14. In dem Bauteil dieses Ausführungsbeispiels ist eine Gegendotierschicht 9, die dotiert ist mit einer Dotierung des n&spplus;- Typs zur Reduzierung der Kanallänge, ist auf der Oberfläche der n&supmin;¹- Basisschicht 3 gebildet, die den MOS 13n darstellt. Eine Schicht 10 hoher Kontzentrationsdotierung, die dotiert ist mit einer p&spplus;- Dotierung, ist auf der Oberfläche der p- Basisschicht 4 hinter der Gate- Elektrode 12 gebildet, die den zweiten MOS 14 darstellt.
Wenn im Bauteil dieses Ausführungsbeispiels mit einem derartigen Aufbau eine Spannung an eine Gate- Elektrode 11 von MOS 13 und eine Gate- Elektrode 12 des MOS 14 angelegt wird, dann ist eine Emitterelektrode 7 elektrisch mit der n&supmin;- Basisschicht 3 durch n- Emitterschicht 5a, eine n&spplus;- Akkumulationsschicht, die auf der Emitterschicht gebildet ist, eine n- Inversionsschicht, die auf der Oberfläche der p- Basisschicht 4 gebildet ist, und eine Gegendotierungsschicht 9 verbunden. Somit kann die Kanallänge eines Kanals des n- Typs, der während des leitenden Zustands gebildet wird, durch die Wirkung der Gegendotierungsschicht 9 reduziert werden, wenn ein Thyristor 15 (Fig. 7) in seinem leitenden Zustand ist. Genauer gesagt, die Aus- und Einschaltkennlinie des Bauteils dieses Ausführungsbeispiels kann wegen der erhöhten Arbeitsgeschwindigkeit des ersten MOSFET 13n verbessert werden.
Wenn darüber hinaus eine negative Spannung an die Gate- Elektrode 12 des zweiten MOS 14 angelegt ist, die vom leitenden Zustand ausgeht, wird die Oberfläche der n- Emitterschicht 5a direkt unter der Gate- Elektrode 12 in eine des p- Typs invertiert, und ein Kurzschluß entsteht zwischen der p- Basisschicht 4, der p&spplus;- Schicht hoher Dotierungskonzentration 10, der Oberfläche der n- Emitterschicht 5, die eine des in den p- Typ invertierten ist, und einer p&spplus;- Emitterschicht 6a. Im Ergebnis endet die Thyristoroperation, und das Bauteil wird in seinen Transistorzustand überführt, wie die Betriebsbedingung des IGBT, bei dem nur der Transistor Qpnp arbeitet. Der Transistor umfaßt eine p- Basisschicht 4, n&supmin;- Basisschicht 3 und p&spplus;- Kollektorschicht 2. Da das Bauteil dieses Ausführungsbeispiels die p&spplus;- Schicht 10 hoher Dotierungskonzentration enthält, kann ein starker Löcherstrom in dem Moment gewonnen werden, bei dem der Thyristorzustand in den Transistorzustand überführt wird. Somit kann die Zeit abgekürzt werden, die erforderlich ist zur Überführung des Thyristorzustands in den Transistorzustand.
Angemerkt sei, daß die Mulde 4a des p&spplus;- Typs ist aus folgendem Grund vorgesehen ist. Die Einbeziehung der Mulde 4a des p&spplus;- Typs in dieses Bauteils ermöglicht es, den Pegel des Einraststroms während des Transistorbetriebs und auch den Steuerbahnstrom zu erhöhen. Wenn in dieser Hinsicht die Dotierung zu hoch ist, steigt der Durchlaßspannungsabfall des Thyristors an. Folglich muß die Dotierung optimiert werden. Die Dotierung der Mulde 4a des p- Typs wird nachstehend genauer untersucht für die Fälle, bei denen sie durch Oberflächendiffusion hergestellt wird oder durch eine eingebettete Schicht.
Zunächst wird der Fall genau untersucht, bei dem die Mulde des p- Typs durch Oberflächendiffusion hergestellt ist. Fig. 17 ist ein Graph, der die Beziehung zwischen der Dotierung der Mulde des p- Typs, die durch Oberflächendiffusion hergestellt ist, und den Einraststrom (steuerbarer Strom, der beobachtet wird, bis das Verriegelungsphänomen verursacht wird) im Transistorzustand, der beobachtet wird, wenn sich eine periphere Schicht des p- Typs (Kanalabschnitt) mit einer Diffusionstiefe von 6 µm bildet. In dieser Beziehung wird die Diffusionstiefe Xj der Mulde des p&spplus;- Typs als Parameter verwendet, und ein Sternchen, das in der Figur erscheint, stellt einen Wert dar, der beobachtet wird, wenn eine Mulde des p&spplus;- Typs nicht gebildet ist. Wie sich aus der Figur ergibt, steigt der Einraststrom mit dem Anstieg der Dotierung unabhängig von den Werten der Diffusionstiefe Xj an. Der Einraststrom IL, der beobachtet wird, wenn die Mulde des p&spplus;- Typs nicht gebildet ist, beträgt etwa 300 A cm&supmin;², und weist somit einen hinreichenden Widerstand zur Verriegelung auf, der bei einer Dotierung von nicht weniger als 1 × 10¹³ cm&supmin;² erzielt werden kann. Andererseits ist Fig. 18 ein Graph, der die Beziehung zwischen der Dotierung der Mulde des p&spplus;- Typs durch die Oberflächendiffusion bildet, und der Durchlaßspannungsverlust im Transistorzustand, der beobachtet wird, wenn eine periphere Schicht des p- Typs (Kanalabschnitt) eine Diffusionstiefe von 6 µm hat. Wenn 8 µm beträgt, steigt der Durchlaßspannungsabfall mit dem Anstieg der Dotierung an, jedoch ist die Änderungsrate desselben vernachlässigbar gering. Folglich kann die obere Grenze der Dotierung auf der Grundlage der Produktivität festgelegt werden, wie einer Ionenimplantationzeit, und die praktische obere Grenze desselben ist mit 5 × 10¹&sup5; cm&supmin;2 anzustreben. Folglich wird die Dotierung der Mulde des p&spplus;- Typs nicht geringer als 1 × 10¹³ cm&supmin;² gewählt und nicht höher als 5 × 10¹&sup5; cm&supmin;².
Die Mulde 4a des p&spplus;- Typs, gebildet als eingebettete Schicht, wird nun untersucht. Fig. 19 ist ein Graph, der die Beziehung zwischen der Dotierung der Mulde des p&spplus;- Typs veranschaulicht, der als eingebettete Schicht gebildet ist, und den Durchlaßspannungsabfall im Thyristorzustand oder den Einraststrom (steuerbarer Strom, der beobachtet wird, bis die Verriegelung stattfindet) im Transistorzustand, der beobachtet wird, wenn die Mulde 4a des p&spplus;- Typs als eingebettete Schicht hergestellt ist. Wie sich aus dieser Figur ergibt, steigt der Einraststrom IL mit dem Anstieg der Dotierung an. Wenn die Dotierung 1 × 10¹² cm&supmin;² beträgt, ist der Einraststrom IL etwa 350 Acm&supmin;², wodurch ein hinreichender Widerstand zur Verriegelung bereitgestellt ist. Der Durchlaßspannungsabfall VON steigt gleichermaßen mit der Dotierung an, und der Durchlaßspannungsabfall VON beträgt etwa 1,5 V bei einer Dotierung von 3 × 10¹&sup4; cm&supmin;². Somit ist die erforderliche Dotierung zur Bildung der Mulde 4a des p&spplus;- Typs als eingebettete Schicht vorzugsweise nicht geringer als 1 × 10¹² cm&supmin;² und nicht höher als 3 × 10¹&sup4; cm&supmin;².
Wenn die Mulde 4a des p&spplus;- Typs als eingebettete Schicht gebildet ist, kann die optimale Position des Diffusionsfensters folgendermaßen bestimmt werden. Wie sich aus Fig. 20 ergibt, wird ein Abstand vom Mittelpunkt der zweiten Gate- Elektrode 12 zum Mittelpunkt der ersten Gate- Elektrode 11 genommen, der als Ursprung angenommen wird, und 25 µm besitzt, und die Kantenposition des Diffusionsfensters mit X bezeichnet. Fig. 21 ist ein Graph, der die Beziehung zwischen der Kantenposition X des Diffusionsfensters und dem Durchlaßspannungsabfall im Thyristorzustand zeigt, oder den Einraststrom (steuerbarer Strom, der beobachtet wird, bis das Verriegelungsphänomen stattfindet) im Transistorzustand. Je näher die Kantenposition X des Diffusionsfensters an der Gate- Elektrode 11 ist, um so höher fällt der Einraststrom IL aus, und folglich ist der zugehörige Durchlaßspannungsabfall VON höher. Wenn der Durchlaßspannungsabfall VON mit 1,5 V angenommen wird, ist X = 16 µm, und die Kantenposition des Diffusionsfensters liegt nahe an der Innenkante der p&spplus;- Emitterschicht 6a. Somit ist es für die Position der Kante des Diffusionsfensters erforderlich, an einem Punkt nahe der Innenkante der p&spplus;- Emterschicht 6a zu liegen, und auf der Seite der Gate- Elektrode 12, um einen hohen steuerbaren Strom zu gewinnen, während der Durchlaßspannungsabfall nicht mehr als 1,5 v beträgt.

Ausführungsbeispiel 3

Fig. 22 ist eine Querschnittsansicht, die den Aufbau eines Halbleiterbauteils nach dem dritten Ausführungsbeispiel der vorliegenden Erfindung zeigt, das mit einem Doppelgate mit ersten und zweiten Gates ausgestattet ist. Der Aufbau und die Arbeitsweise des Halbleiterbauteils dieses Ausführungsbeispiels sind ungefähr mit jenem des Halbleiterbauteils nach dem zweiten Ausführungsbeispiel identisch, und folglich werden gleiche Teile durch gleiche Bezugszeichen versehen, und deren Erläuterung wird hier fortgelassen. Eine p- Basisschicht 4 ist auf der Oberfläche einer n- Basisschicht 3 gebildet. Die Basisschicht 4 enthält eine tiefe Muldenschicht 4a des p&spplus;- Typs, die durch ein Diffusionsverfahren hergestellt oder als eine eingebettete Schicht gebildet ist, und eine periphere Schicht (Kanalabschnitt) 4b des p- Typs, die schmaler als die Muldenschicht 4a des p&spplus;- Typs ist, und um die Mitte der Mulde des p&spplus;- Typs gebildet ist, und n- Emitterschichten 5a und 5b und p&spplus;- Emitterschichten 6a und 6b sind auf der Innenoberfläche der p- Basisschicht 4 gebildet, wie aus dem zweiten Ausführungsbeispiel zu sehen ist. Eine erste Gate- Elektrode 11 bildet erste und dritte MOSFET 13n und 13p, und des weiteren bildet eine zweite Gate- Elektrode 12 einen zweiten MOSFET 14. In diesem Ausführungsbeispiel umfassen die n- Emitterschichten 5a und 5b jeweils eine tiefe Mulde 5aa oder 5ba des n&spplus;- Typs und eine periphere Schicht 5ab und 5bb des n- Typs, die schmaler als die Schicht des n&spplus;- Typs und um die Mitte der Mulde des n&spplus;- Typs gebildet ist. Das Einbeziehen der n- Emitterschicht mit einem derartigen Aufbau in das Bauteil kann einen hohen Einraststrom schaffen und einen niedrigen Durchlaßspannungsabfall, wie nachstehend beschrieben ist.
Im ersten und zweiten Ausführungsbeispiel bilden n- Emitterschichten 5a und 5b Kanalzonen für den zweiten MOSFET 14 bzw. den dritten MOSFET 13p, und folglich ist es erforderlich, die Konzentrationen der n- Emitterschichten 5a und 5b zu einem gewissen Ausmaß herabzusetzen, um die Schwellwertspannung der MOS zu reduzieren und gleichzeitig einen höheren Einraststrom zu gewinnen, während es erforderlich ist, die Konzentrationen der n- Emitterschicht 5a und 5b zu einem gewissen Ausmaß zur Reduzierung des Durchlaßspannungsabfalls während des Thyristorbetriebs zu erhöhen. Im ersten Ausführungsbeispiel werden die Konzentrationen der n- Emitterschichten 5a und 5b auf optimale Werte eingestellt, um gleichzeitig den beiden Erfordernissen zu genügen. Gemäß diesem Ausführungsbeispiel können diese beiden Erfordernisse jedoch immer befriedigt werden durch Verwendung der tiefen Muldenschichten 5aa und 5ba des n&spplus;- Typs und schmaler peripherer Schichten 5ab und 5bb des n- Typs. Genauer gesagt, die Anwesenheit der tiefen Muldenschichten 5aa und 5ba des n&spplus;- Typs gestattet die Reduzierung des Durchlaßspannungsabfalls während des Thyristorbetriebs, und die Anwesenheit der schmalen peripheren Schichten 5ab und 5bb des n- Typs gestattet die Verringerung der Oberflächenkonzentrationen. Folglich kann ein starker Einraststrom erzielt werden. Darüber hinaus ist die Anwesenheit der Muldenschichten 5aa und 5ba des n&spplus;- Typs ebenfalls zur Erzielung eines guten Ohmschen Kontakts mit der Emitterelektrode 7 wirksam.
Fig. 23 ist ein Graph, der die Beziehung zwischen der Oberflächenkonzentration der Muldenschicht des n&spplus;- Typs und dem Durchlaßspannungsabfall im Thyristorzustand veranschaulicht, oder den Einraststrom (steuerbarer Strom, der beobachtet wird, bis die Verriegelung verursacht wird) im Transistorzustand, der beobachtet wird, wenn eine Muldenschicht n&spplus;- Typs eine Diffusionstiefe von 1,5 µm hat. Wie sich aus der Figur ergibt, muß die Oberflächenkonzentration der Muldenschicht des n&spplus;- Typs nicht weniger als 5 × 10¹&sup7; cm&supmin;³ betragen, um einen hohen Einraststrom IL aufrecht zu erhalten und um den Durchlaßspannungsabfall VON zu reduzieren (auf nicht mehr als 1,5 V). Für die gegenwärtigen Halbleiterherstelltechniken ist es schwierig, eine Konzentration von weniger als 5 × 10²&sup0; cm&supmin;³ herzustellen, und eine solch hohe Konzentration ist erforderlich. Folglich wird die Oberflächenkonzentration der Muldenschicht des n&spplus;- Typs vorzugsweise nicht geringer als 5 × 10¹&sup7; cm&supmin;³ gewählt und nicht höher als 5 × 10²&sup0; cm&supmin;³.
Fig. 24 ist eine Graph, der die Beziehung zwischen der Diffusionstiefe der Muldenschicht des n&spplus;- Typs und dem Durchlaßspannungsabfall im Thyristorzustand oder den Einraststrom (steuerbarer Strom, der beobachtet wird, bis das Verriegelungsphänomen stattfindet) im Transistorzustand, der beobachtet wird, wenn die Oberflächenkonzentration der Muldenschicht des n&spplus;- Typs auf 1 × 10¹&sup7; cm&supmin;³ gesetzt ist und die Diffusionstiefe der peripheren Schicht des n- Typs auf 0,6 µm gesetzt ist. Wie aus dieser Figur ersichtlich, nähert sich die Diffusionstiefe der Muldenschicht des n&spplus;- Typs derjenigen der peripheren Schicht des n- Typs (Kanalabschnitt) an, wobei der Durchlaßspannungsabfall entsprechend ansteigt. Wenn darüber hinaus die Diffusionstiefe der Muldenschicht des n&spplus;- Typs nicht weniger als 1,5 µm beträgt, fällt der Einraststrom IL etwa linear ab. Die Diffusionstiefe der Muldenschicht des n&spplus;- Typs darf nicht geringer als die Diffusionstiefe der peripheren Schicht des n- Typs (Kanalabschnitt) sein und nicht mehr als 1,9 µm, um einen Einraststrom von wenigstens 300 A cm&supmin;² zu erzielen.
Wie in Fig. 25 gezeigt, werden dann die Gate- Länge Lg1 der ersten Gate- Elektrode 11, die Gate- Länge Lg2 der zweiten Gate- Elektrode 12 und die Kontaktlänge LE der Emitterelektrode 7 festgelegt. Fig. 26 ist ein Graph, der die Beziehung zwischen der Gate- Länge Lg1 und dem Einraststrom im Transistorzustand oder den Durchlaßspannungsabfall im Transistorzustand, der beobachtet wird, wenn die Gate- Länge Lg2 4 µm beträgt. Wie aus dieser Figur ersichtlich, beträgt der Durchlaßspannungsabfall bei Lg1/2 von 10 µm etwa 7 V, und folglich ist der Durchlaßspannungsabfall zu groß, wenn die Gate- Länge kürzer als diser Wert ist und dann praktisch nicht mehr akzeptabel ist. Wenn andererseits die Gate- Länge Lg1 weiter ansteigt, wird der Durchlaßspannungsabfall verringert, und der Einraststrom wird ebenfalls verringert. Lg1/2 muß auf einen Pegel von nicht mehr als 15 µm gebracht werden, um sicherzustellen, daß der Einraststrom IL etwa 300 A cm&supmin;² beträgt. Somit ist die Gate- Länge der ersten Gate- Elektrode 11 vorzugsweise nicht kürzer als 20 µm und nicht länger als 30 µm. Nebenbei bemerkt, wenn die Gate- Länge nicht mehr als 8 µm beträgt, kann der Transistor nicht mehr in den leitenden Zustand kommen.
Fig. 27 ist ein Graph, der die Beziehung zwischen der Gate- Länge Lg2 und dem Einraststrom im Transistorzustand oder den Durchlaßspannungsabfall im Thyristorzustand zeigt, der beobachtet wird, wenn die Gate- Länge Lg1 15 µm beträgt. In diesem Falle hat die p- Basisschicht 4b eine Oberflächenkonzentration von 3 × 10¹&sup7; cm&supmin;³ und eine Diffusionstiefe von 8 µm, und die n- Emitterschicht 5ab hat eine Oberflächenkonzentration von 5 × 10¹&sup7; cm&supmin;³ und eine Diffusionstiefe von 1 µm. Darüber hinaus wird eine Gegendotierungsschicht wie im Ausführungsbeispiel 2 gebildet. Diese Figur zeigt deutlich, daß der Einraststrom IL bei Lg2/2 nicht mehr 4 µm nicht kleiner als 300 A cm&supmin;² wird. Wenn darüber hinaus Lg2 reduziert wird, wird gleichermaßen der Durchlaßspannungsabfall verringert, und somit kommt die untere Grenze der Gate- Länge nicht in Frage. Jedoch ist die Feinverarbeitung in der Größenordnung einer Untermikrogröße in Hinsicht auf die Kosten oder dgl. nicht ratsam, und somit liegt die untere Grenze vorzugsweise bei 1 µm. Folglich ist die Gate- Länge Lg2 der zweiten Gate- Elektrode 12 vorzugsweise nicht kleiner als 1 µm und nicht größer als 8 µm.
Fig. 28 ist ein Graph, der die Beziehung zwischen der Kontaktlänge LE der Emitterelektrode 7 und dem Einraststrom im Transitorzustand oder den Durchlaßspannungsabfall im Thyristorzustand zeigt, wobei die p- Basisschicht 4b eine Oberflächenkonzentration von 2,7 × 10¹&sup6; cm&supmin;³ aufweist und eine Diffusionstiefe von 6 µm, die n- Emitterschicht 5ab hat eine Oberflächenkonzentration 1,0 × 10¹&sup7; cm&supmin;³ und ein Diffusionstiefe von 1,0 µm, und die Muldenschicht 5a des n&spplus;- Typs hat eine Oberflächenkonzentration von 1,0 × 10¹&sup9; cm &supmin;³ und eine Diffusionstiefe von 1,5 µm. Diese Figur zeigt deutlich, daß der Einraststrom IL mit ansteigender Kontaktlänge LE verringert wird. Da der Einraststrom IL etwa 300 A cm&supmin;² beträgt, wenn LE gleich 6 µm ist, ist die Obergrenze derselben vorzugsweise 6 µm. Die Untergrenze derselben ist nicht kritisch, aber die Feinverarbeitung in der Größenordnung der Untermikrogröße ist in Hinsicht auf die Kosten oder dgl. nicht zu favorisieren, und somit ist eine untere Grenze von 1 µm wünschenswert. Folglich beträgt die Kontaktlänge LE der Emittterelektrode 7 vorzugsweise nicht weniger als 1 µm, aber nicht mehr als 6 µm.
In diesem Ausführungsbeispiel 2 und dem vorstehenden Ausführungsbeispiel 1 sind die Bauelemente auf der Grundlage von Vertikalbauelementen erläutert worden, bei denen die Emitterelektrode und die Kollektorelektrode jeweils auf der Oberfläche der Rückseite des Bauteiles positioniert sind, aber das Bauteil nach der vorliegenden Erfindung kann tatsächlich vom Horizontaltyp sein, bei dem diese Emitter- und Kollektorelektroden auf der gleichen Fläche des Bauteiles angeordnet sind. Darüber hinaus ist es auch möglich, ein Substrat des Leitfähigkeitstyps zu verwenden, der demjenigen des Halbleitersubstrats entgegengesetzt ist, das in den vorherstehenden Ausführungsbeispielen verwendet wurde. Des weiteren sind die Strukturen der Basis- und Emitterschichten nicht auf jene beschränkt, die in den vorstehenden Ausführungsbeispielen verwendet wurden, und eine Vielzahl anderer Strukturen kann eingeführt werden. Der erste und der zweite MOS können tatsächlich eine Vielzahl von Strukturen aufweisen, die sich von den zuvor beschriebenen unterscheiden.
Wie zuvor detailliert beschrieben worden ist, macht es das Halbleiterbauteil nach der vorliegenden Erfindung möglich, einen niedrigen Durchgangsspannungsabfall wie beim MCT während des leitenden Zustandes zu erreichen und eine kurze Umschaltzeit wie beim IGBT während des Sperrzustandes durch Verwendung des ersten und zweiten MISFET. Folglich kann der Ablauf der Umschaltzeit und der Durchgangsspannungsabfall wesentlich verbessert werden und ist nicht mehr zu vergleichen mit herkömmlichen Bauteilen der Leistungselektronik wie MCT, IGBT und GTO. Beispielsweise gestattet das Bauteil das Erzielen einer Leitendschaltzeit von nicht mehr als 1 µsec und einer Abfallzeit von nicht mehr als 0,3 µsec und einen Durchgangsspannungsabfall in der Größenordnung von 1,0 V/300 A/cm². Folglich macht es die vorliegende Erfindung möglich, die Qualität der Leistungsbauteile wesentlich zu verbessern, die in Bauteilen und/oder Schaltungen verwendet werden, durch welches Medium hohe elektrische Ströme fließen können, und die ein Medium haben, das eine hohe Spannungsfestigkeit aufweist. Darüber hinaus kann das Bauteil nach der vorliegenden Erfindung mit einer Frequenz bis zu 100 kHz arbeiten und gestattet somit eine wesentliche Reduzierung der Verluste bei Hochfrequenzanwendungen. Wie aus der obigen Beschreibung hervorgeht, sind die Herabsetzung der Verluste in den verschiedensten Bauteilen und die Miniatuisierung derselben kürzlich aus dem Gesichtspunkt insbesondere der Stromeinsparung gefordert worden, und denen entsprochen werden kann, indem vom Bauteil nach der vorliegenden Erfindung Gebrauch gemacht wird.

Claims

1. Halbleiterbauteil, mit:

einer Kollektorzone (2) eines ersten Leitfähigkeitstyps;

einer ersten Basiszone (3) entgegengesetzten Leitfähigkeitstyps;

einer zweiten Basiszone (4) des ersten Leitfähigkeitstyps, die in der ersten Basiszone (3) angeordnet ist; und mit

einer ersten Emitterzone (5a, 5b) des zweiten Leitfähigkeitstyps, die in der zweiten Basiszone (4) angeordnet ist, wobei die Kollektorzone (2), die erste Basiszone (3), die zweite Basiszone (4) und die erste Emitterzone (5a, 5b) einen Thyristor (2, 3, 4, 5a, 5b) festlegen;

eine erste Gate-Elektrode (11), die isoliert ist von und sich erstreckt über die erste Basiszone (3), zweite Basiszone (4) und die erste Emitterzone (5a, 5b), um damit einen ersten Transistor (13n) mit isoliertem Gate festzulegen; und mit

einer von der ersten Gate-Elektrode (11) separierten, zweiten Gate-Elektrode (12), die isoliert ist von und sich erstreckt über die zweite Basiszone (4), die erste Emitterzone (5a, 5b) und eine zweite Emitterzone (6b) des ersten Leitfähigkeitstyps, die in der ersten Emitterzone (5a, 5b) angeordnet ist, um damit einen Transistor (14) mit isoliertem Gate festzulegen, gekennzeichnet durch:

eine dritte Gate-Elektrode (11), die mit der ersten Gate- Elektrode (11), die sich deckt mit der ersten Gate-Elektrode (11) , die isoliert von und sich erstreckend über die zweite Basiszone (4), die erste Emitterzone (5a, 5b) und die zweite Emitterzone (6a) des ersten Leitfähigkeitstyps, die in der ersten Emitterzone (5a, 5b) angeordnet ist, um damit einen Transistor (13p) mit isoliertem Gate festzulegen.

2. Halbleiterbauteil nach Anspruch 1, dessen zweite Basiszone (4) mit einer Dosis von nicht weniger als 2 × 10¹³ cm&supmin;², nicht mehr als 1 × 10¹&sup4; cm&supmin;² dotiert ist, und dessen erste Emitterzone (5a, 5b) mit einer Dosis dotiert ist, die ebensogroß oder größer als die der zweiten Basiszone (4) und nicht mehr als 1 × 10¹&sup4; cm&supmin;² ist.

3. Halbleiterbauteil nach einem der Ansprüche 1 oder 2, dessen zweite Basiszone (4) eine Mulde (4a) des ersten Leitfähigkeitstyps und einen peripheren Abschnitt (4b) des ersten Leitfähigkeitstyps aufweist, der (4b) flacher als die Mulde ist und eine hohe bzw. niedrige Dotierungsdosis aufweist.

4. Halbleiterbauteil nach Anspruch 3, dessen Mulde (4a) des ersten Leitfähigkeitstyps hoher Dotierung eine Oberflächendiffusion mit einer Dosis nicht geringer als 1 × 10¹³ cm&supmin;² und nicht großer 5 × 10¹&sup5; cm&supmin;² ist.

5. Halbleiterbauteil nach Anspruch 3, dessen Mulde (4a) des ersten Leitfähigkeitstyps hoher Dotierung eine beerdigte Schicht mit einer Dotierung von nicht weniger als 1 × 10¹² cm&supmin;² und nicht mehr als 3 × 10¹&sup4; cm&supmin;² ist.

6. Halbleiterbauteil nach Anspruch 5, bei dem eine Kante (X) der Mulde (4a) des ersten Leitfähigkeitstyps zwischen der Innenkante (16) der zweiten Emitterzone (6a) des Transistors (13n) mit isoliertem Gate und der Innenkante (18) der zweiten Gate-Elektrode (12) positioniert ist.

7. Halbleiterbauteil nach Anspruch 1, dessen erste Emitterzone (5a, 5b) eine Mulde (5aa, 5ba) des zweiten Leitfähigkeitstyps mit einem peripheren Abschnitt (5ab, 5bb) des zweiten Leitfähigkeitstyps enthält, der flacher als die Mulde ist und eine hohe bzw. niedrige Dotierungsdosis aufweist.

8. Halbleiterbauteil nach Anspruch 7, bei dem die Oberflächendotierungskonzentration der zweiten Mulde (5aa, 5ba) des zweiten Leitfähigkeitstyps nicht geringer als 5 × 10¹&sup7; cm&supmin;³ und nicht hoher als 5 × 10²&sup0; cm&supmin;³ ist.

9. Halbleiterbauteil nach einem der Ansprüche 7 und 8, bei dem die Diffusionstiefe der Mulde (5aa, 5ba) des zweiten Leitfähigkeitstyps nicht geringer als die Diffusionstiefe des peripheren Abschnitts (5ab, 5bb) ist und nicht mehr als 1,9 µm beträgt.

10. Halbleiterbauteil nach einem der Ansprüche 7 bis 9, bei dem die Gate-Länge der ersten Gate-Elektrode (11) nicht weniger als 20 µm und nicht mehr als 30 µm beträgt.

11. Halbleiterbauteil nach einem der Ansprüche 7 bis 10, bei dem die Gate-Länge des zweiten Gates (12) nicht weniger als 1 µm und nicht mehr als 8 µm beträgt.

12. Halbleiterbauteil nach einem der Ansprüche 7 bis 11, bei dem die Kontaktlänge einer Emitterelektrode (E) in leitendem Kontakt mit den Emitterzonen (5a, 5b, 6a, 6b) nicht weniger als 1 µm und nicht mehr als 6 µm beträgt.

13. Halbleiterbauteil nach einem der vorstehenden Ansprüche, das eine flache Zone (9) des zweiten Leitfähigkeitstyps enthält, die in der Oberfläche der zweiten Basiszone (4) im Gebiet des ersten Transistors (13n) mit isoliertem Gate angeordnet ist.

14. Halbleiterbauteil nach einem der vorstehenden Ansprüche, das eine Zone (10) des ersten Leitfähigkeitstyps hoher Dotierung an der Oberfläche der zweiten Basiszone (4) im Gebiet des zweiten Transistors (14) mit isoliertem Gate enthält.

15. Thyristorschaltung, mit:

einem Halbleiterbauteil nach einem der vorstehenden Ansprüche; und mit

Gate-Spannungsanlegemitteln, die mit der ersten und dritten Gate-Elektrode (11) und mit der zweiten Gate-Elektrode (12) verbunden sind, und die der Lieferung jeweiliger Spannungen an diese dienen, um den ersten Transistor (13n) mit isoliertem Gate leitend zu schalten und den zweiten und dritten Transistor (14, 13p) gleichzeitig zu sperren und danach den zweiten Transistor (14) mit isoliertem Gate leitend zu schalten, bevor der erste Transistor (13n) mit isoliertem Gate gesperrt und der dritte Transistor (13p) mit isoliertem Gate leitend geschaltet wird.

16. Verfahren zum Betrieb eines Halbleiterbauteils, mit den Verfahrensschritten:

Anlegen jeweiliger Kollektor- und Emitter- Versorgungsspannungen an die Kollektorzone (2) und Emitterzonen (5a, 5b, 6a, 6b) des Halbleitersbauteils nach einem der vorstehenden Ansprüche 1 bis 14;

Anlegen jeweiliger erster Gatespannungen an die erste und zweite Gate-Elektrode (11, 12), um den ersten Transistor mit isoliertem Gate (13n) leitend zu schalten und den zweiten und dritten Gate-Transistor (14, 13p) gleichzeitig zu sperren;

danach Anlegen einer zweiten Gate-Spannung an die zweite Gate- Elektrode (12), um den zweiten Transistor (14) mit isoliertem Gate leitend zu schalten, während die jeweilige erste Gatespannung noch an der ersten Gate-Elektrode (11) anliegt, wodurch der erste Transistor (13n) mit isoliertem Gate leitend gehalten und der dritte Transistor (13p) gesperrt gehalten wird;

und danach Anlegen einer dritten Gate-Spannung an die erste Gate-Elektrode (11), um den ersten Transistor (13n) mit isoliertem Gate zu sperren und den dritten Transistor (13p) mit isoliertem Gate leitend zu schalten, während die zweite Gatespannung noch an der zweiten Gate-Elektrode (12 ) anliegt, wodurch der zweite Transistor mit isoliertem Gate leitend gehalten wird.