CN108054207A - 一种双沟道mos栅控晶闸管及其制造方法 - Google Patents
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Abstract
本发明涉及功率半导体技术领域，具体的说是一种双沟道MOS栅控晶闸管及其制造方法。本发明主要是在相同元胞宽度下增加多晶硅栅极的密度，从而在不改变掩膜版数目的情况下，增加栅极密度，从而增加了栅电容，减小栅极电压振荡，避免了栅控晶闸管在脉冲应用条件下出现因栅介质击穿而发生失效的问题。
Description
技术领域
本发明涉及功率半导体技术领域，具体的说是适用于脉冲功率领域的一种双沟道MOS栅控晶闸管及其制造方法。
背景技术
功率半导体器件作为开关器件，可以应用于电力电子和脉冲功率领域。在脉冲功率领域中，经常利用电容或者电感储能的方式并结合功率半导体开关器件产生瞬态电压或者电流脉冲。对于电流脉冲信号，一般要求其具有高的上升沿di/dt和峰值电流。为了满足脉冲应用的要求，一需要对外部放电电容、回路电感以及电容充电电压进行合理配置，二需要对功率半导体器件进行优化设计。
一般来说，当外部放电电容、回路电感以及电容充电电压的配置一定时，需要对功率半导体器件进行优化设计。常规MOS控制晶闸管(MOS-Control Thyristors，简称MCTs)具有大电流密度、低开态损耗和大开关速度等优良性能，很适合应用于功率脉冲领域，但仍存在需要优化的地方，理论研究表明，当外部参数一定时，开关器件的导通电阻越小，在脉冲放电过程中电流的上升率di/dt和峰值电流就会越大。为了减小器件的导通电阻，提出了一种具有阴极短路结构的MOS控制晶闸管，该器件能在较小的导通电流下被触发，使其在较大电流范围内具有较小的导通电阻，因此相对于常规MOS控制晶闸管来说更加适用于脉冲电容放电应用。但是该器件也存在一个缺点，在高上升沿di/dt的情况下，从器件阴极到地的寄生电感会产生很大的瞬时感应电压，导致器件的栅电容两端出现很大的电势差，从而使得器件栅极发生不可恢复击穿，导致脉冲放电系统发生失效。
发明内容
本发明的目的，就是为了避免栅控晶闸管应用于脉冲功率领域时因栅介质击穿导致脉冲系统发生失效的问题。
本发明的技术方案：一种双沟道MOS栅控晶闸管，其元胞结构包括由阳极9和位于阳极9底部的阳极金属10构成的阳极结构、位于阳极结构顶部的漂移区1和分别位于漂移区1顶部的栅极结构与阴极结构；所述N型漂移区1中具有向下凸起结构的P型阱区2，所述P型阱区2上层具有第一N型阱区51和第二N型阱区52，第一N型阱区51和第二N型阱区52分别位于凸起结构的两侧，所述第一N型阱区51上层具有第一P型源区61，第二N型阱区52上层具有第二P型源区62；其特征在于，所述栅极结构包括第一栅极和第二栅极，所述第一栅极位于N型漂移区1上表面一侧，第一栅极由第一栅氧化层31和位于第一栅氧化层31上表面的第一多晶硅41构成，所述第一栅氧化层31的底部同时与N型漂移区1的上表面、部分P型阱区2的上表面、部分第一N型阱区51的上表面和部分第一P型源区61的上表面接触；所述第二栅极位于P型阱区2上表面中部，第二栅极由第二栅氧化层32和位于第二栅氧化层32上表面的第二多晶硅42构成，所述第二栅氧化层32的底部同时与部分P型阱区2的上表面、部分第一N型阱区51的上表面、部分第一P型源区61的上表面、部分第二N型阱区52的上表面和部分第一P型源区62的上表面接触；在第二栅极远离第一栅极一侧的部分第二N型阱区52的上表面、部分第一P型源区62的上表面以及部分P型阱区2的上表面具有阴极金属8，且阴极金属8向第一栅极的方向延伸并覆盖第一栅极和第二栅极的正上方，阴极金属8还沿第一栅极和第二栅极之间的间隙与第一P型源区61的上表面接触，阴极金属8和第一栅极与第二栅极之间通过绝缘介质层7完全隔离。
一种双沟道MOS栅控晶闸管的制造方法，其特征在于，包括以下步骤：
第一步：采用衬底硅片制作结终端，形成N型漂移区1；
第二步：在N型漂移区1上层生成P型阱区环；
第三步：在N型漂移区1上表面的一侧以及中间通过热氧生成第一栅氧化层31和第二栅氧化层32，在第一栅氧化层31和第二栅氧化层32表面淀积第一多晶硅41和第二多晶硅42再刻蚀形成栅极；
第四步：在N型漂移区1上表面注入P型杂质并推结，与P型阱区环形成具有凸起的P型阱区2，P型阱区2的上表面与部分第一栅氧化成31接触；
第五步：在P型阱区2中注入N型杂质形成第一N型阱区51和第二N型阱区52，第一N型阱区51和第二N型阱区52分别位于凸起的两侧，且第一N型阱区51的上表面分别与第一栅氧化成31和第二栅氧化成32的底部接触；
第六步：在第一N型阱区51中注入P型杂质形成第一P型源区61，在第二N型阱区52中注入P型杂质形成第二P型源区62；
第七步：在器件表面淀积BPSG绝缘介质层7，刻蚀欧姆接触孔，所述绝缘介质层7完全覆盖第一多晶硅41和第二多晶硅42的上表面和侧面以及第一栅氧化层31和第二栅氧化层32的侧面；
第八步：在器件表面淀积金属，形成阴极金属8；
第九步：淀积钝化层；
第十步：对N型漂移区1下表面进行减薄、抛光处理，注入P型杂质并进行离子激活，形成阳极区9；
第十一步：背金，在阳极区9底部淀积阳极金属10形成阳极。。
本发明的效益是，提供了双沟道MOS栅控晶闸管，避免了栅控晶闸管应用于脉冲功率领域时因栅介质击穿导致脉冲系统发生失效的问题，增大了该器件在脉冲功率领域的应用性。同时只采用了普通阴极短路MOS控制晶闸管的制作工艺，并未增加额外的工艺步骤。
附图说明
图1是原有阴极短路MOS控制晶闸管的结构示意图；
图2是实施例中双沟道MOS栅控晶闸管的结构示意图；
图3是实施例的工艺流程中一块N型硅片示意图；
图4是实施例的工艺流程中在N型硅片上制作P型环阱区的示意图；
图5是实施例的工艺流程中在N型硅片上制作栅电极的示意图；
图6是实施例的工艺流程中在N型硅片上制作P型阱区的示意图；
图7是实施例的工艺流程中在P阱区中制作N型阱区的示意图；
图8是实施例的工艺流程中在N阱区中制作P型源区的示意图；
图9是实施例的工艺流程中淀积BPSG层的示意图；
图10是实施例中的工艺流程中淀积金属层的示意图；
图11是实施例中的工艺流程中在N型硅片背面制作P型阳极区的示意图；
图12是实施例中的工艺流程中在P型阳极区上淀积阳极金属的示意图；
图13是电容脉冲放电条件下的电路原理图；
图14是不同栅电容下器件栅极-阴极两端电势差的仿真结果。
具体实施方式
下面结合附图和实施例，详细描述本发明的技术方案：
图1为原有的阴极短路MOS控制晶闸管和本发明中一种双沟道MOS栅控晶闸管的结构示意图，两者均利用器件内部寄生晶闸管导通获得高的电流上升沿di/dt和峰值电流，从而满足脉冲功率应用的条件。但是在实际应用中，由于阴极存在到地的寄生电感，使得阴极上的电压在脉冲放电时发生振荡，进而导致栅极介质无法承受高耐压发生击穿，器件失效。理论表明，当栅电容较大时，由于高上升沿di/dt在栅-阴极两端产生的感应电压差值就越小，从而可以减小栅极介质在脉冲放电系统中发生失效的概率。
提高器件栅电容可以通过减小栅介质的厚度来实现，但是直接减小栅介质的厚度会让栅介质的耐压降低，更不利于其在脉冲放电系统中应用。则可以通过增加多晶硅栅极的面积来实现，与图1中原有的阴极短路MOS控制晶闸管相比，本发明中(图2)的一种双沟道MOS栅控晶闸管在相同元胞宽度下增加多晶硅栅极的密度，不仅不会增加芯片面积，而且提高了栅电容，此外，并没有增加额外的制作工艺步骤。
图3到图12表示制作过程的示意图，图13代表的是电容脉冲放电条件下的等效电路图，当器件开启后高电流上升沿di/dt会在阴极电感LC上产生较大的感应电压，该电压会对栅极-阴极电容CGC和栅极-阳极电容CGA进行充放电，从而使得电容两端出现较大的电压波动。当电压波动峰值大于栅介质耐压时，就会导致栅介质击穿，从而让整个脉冲放电系统失效。由于以栅极-阴极电容电压和栅极-阳极电容电压为输出端的RC网络构成一个低通滤波器，当栅极电容增加时，即栅极-阴极电容CGC以及栅极-阳极电容CGA增加时，对来自电感LC上的高频输入电压信号的衰减作用更加显著。图14是不同栅电容下器件栅极-阴极两端电压差的波形仿真结果，从图14可以看出，当栅电容从0.5nF增加到1.5nF的时候，栅-阴极两端的电压振荡正向峰值从110V减小到70V，反向峰值从-80V减小到-50V，正负电压振荡峰值减小了40％左右，说明栅电容的增加能够有效地减小栅极-阴极两端的电压差，进而有利于避免栅控晶闸管应用于脉冲功率领域时因栅介质击穿导致脉冲系统发生失效的问题。
以图2所示的器件结构示意图为例，其制作方法包括以下步骤：
第一步：采用衬底硅片制作结终端，形成N型漂移区1；
第二步：在N型漂移区1上层生成P型阱区环；
第三步：在N型漂移区1上表面的一侧以及中间通过热氧生成第一栅氧化层31和第二栅氧化层32，在第一栅氧化层31和第二栅氧化层32表面淀积第一多晶硅41和第二多晶硅42再刻蚀形成栅极；
第四步：在N型漂移区1上表面注入P型杂质并推结，与P型阱区环形成具有凸起的P型阱区2，P型阱区2的上表面与部分第一栅氧化成31接触；
第五步：在P型阱区2中注入N型杂质形成第一N型阱区51和第二N型阱区52，第一N型阱区51和第二N型阱区52分别位于凸起的两侧，且第一N型阱区51的上表面分别与第一栅氧化成31和第二栅氧化成32的底部接触；
第六步：在第一N型阱区51中注入P型杂质形成第一P型源区61，在第二N型阱区52中注入P型杂质形成第二P型源区62；
第七步：在器件表面淀积BPSG绝缘介质层7，刻蚀欧姆接触孔，所述绝缘介质层7完全覆盖第一多晶硅41和第二多晶硅42的上表面和侧面以及第一栅氧化层31和第二栅氧化层32的侧面；
第八步：在器件表面淀积金属，形成阴极金属8；
第九步：淀积钝化层；
第十步：对N型漂移区1下表面进行减薄、抛光处理，注入P型杂质并进行离子激活，形成阳极区9；
第十一步：背金，在阳极区9底部淀积阳极金属10形成阳极。
应当说明，本发明的核心发明点在于针对脉冲功率应用对原有阴极短路MOS控制晶闸管进行了改进，提出了一种双沟道MOS栅控晶闸管及其制造方法，后者在相同元胞宽度下，增加了多晶硅栅极的密度，从而提高了栅电容，且并未增加额外的工艺步骤。
Claims (2)
1.一种双沟道MOS栅控晶闸管，其元胞结构包括由阳极(9)和位于阳极(9)底部的阳极金属(10)构成的阳极结构、位于阳极结构顶部的漂移区(1)和分别位于漂移区(1)顶部的栅极结构与阴极结构；所述N型漂移区(1)中具有向下凸起结构的P型阱区(2)，所述P型阱区(2)上层具有第一N型阱区(51)和第二N型阱区(52)，第一N型阱区(51)和第二N型阱区(52)分别位于凸起结构的两侧，所述第一N型阱区(51)上层具有第一P型源区(61)，第二N型阱区(52)上层具有第而P型源区(62)；其特征在于，所述栅极结构包括第一栅极和第二栅极，所述第一栅极位于N型漂移区(1)上表面一侧，第一栅极由第一栅氧化层(31)和位于第一栅氧化层(31)上表面的第一多晶硅(41)构成，所述第一栅氧化层(31)的底部同时与N型漂移区(1)的上表面、部分P型阱区(2)的上表面、部分第一N型阱区(51)的上表面和部分第一P型源区(61)的上表面接触；所述第二栅极位于P型阱区(2)上表面中部，第二栅极由第二栅氧化层(32)和位于第二栅氧化层(32)上表面的第二多晶硅(42)构成，所述第二栅氧化层(32)的底部同时与部分P型阱区(2)的上表面、部分第一N型阱区(51)的上表面、部分第一P型源区(61)的上表面、部分第二N型阱区(52)的上表面和部分第一P型源区(62)的上表面接触；在第二栅极远离第一栅极一侧的部分第二N型阱区(52)的上表面、部分第一P型源区(62)的上表面以及部分P型阱区(2)的上表面具有阴极金属(8)，且阴极金属(8)向第一栅极的方向延伸并覆盖第一栅极和第二栅极的正上方，阴极金属(8)还沿第一栅极和第二栅极之间的间隙与第一P型源区(61)的上表面接触，阴极金属(8)和第一栅极与第二栅极之间通过绝缘介质层(7)完全隔离。
2.一种双沟道MOS栅控晶闸管的制造方法，其特征在于，包括以下步骤：
第一步：采用衬底硅片制作结终端，形成N型漂移区(1)；
第二步：在N型漂移区(1)上层生成P型阱区环；
第三步：在N型漂移区(1)上表面的一侧以及中间通过热氧生成第一栅氧化层(31)和第二栅氧化层(32)，在第一栅氧化层(31)和第二栅氧化层(32)表面淀积第一多晶硅(41)和第二多晶硅(42)再刻蚀形成栅极；
第四步：在N型漂移区(1)上表面注入P型杂质并推结，与P型阱区环形成具有凸起的P型阱区(2)，P型阱区(2)的上表面与部分第一栅氧化成(31)接触；
第五步：在P型阱区(2)中注入N型杂质形成第一N型阱区(51)和第二N型阱区(52)，第一N型阱区(51)和第二N型阱区(52)分别位于凸起的两侧，且第一N型阱区(51)的上表面分别与第一栅氧化成(31)和第二栅氧化成(32)的底部接触；
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第七步：在器件表面淀积BPSG绝缘介质层(7)，刻蚀欧姆接触孔，所述绝缘介质层(7)完全覆盖第一多晶硅(41)和第二多晶硅(42)的上表面和侧面以及第一栅氧化层(31)和第二栅氧化层(32)的侧面；
第八步：在器件表面淀积金属，形成阴极金属(8)；
第九步：淀积钝化层；
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