CN107527951B - 一种具有高输入电容的阴极短路栅控晶闸管 - Google Patents
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Abstract
本发明属于功率半导体技术领域，特别涉及一种具有高输入电容的阴极短路栅控晶闸管。本发明中的一种具有高输入电容的阴极短路栅控晶闸管结构，通过元胞内部引入额外的多晶硅栅极结构，进而增大器件的输入电容。本发明的有益效果为，不显著影响器件导通特性的情况下提高了阴极短路栅控晶闸管的输入电容，使脉冲放电过程中器件输入电容上的电势差减小，进而有利于避免栅介质击穿，提高器件在脉冲应用情况下的鲁棒性。
Description
技术领域
本发明属于功率半导体技术领域，特别涉及一种具有高输入电容的阴极短路栅控晶闸管。
背景技术
在脉冲功率领域，常常利用电容储能或电感储能方式并结合功率半导体开关器件产生瞬态电流或电压脉冲信号。对于脉冲电流信号，往往要求具有高的上升沿di/dt和峰值电流。为此，一方面需要对外部放电电容、回路电感以及电容充电电压进行合理配置，另一方面则需要对功率半导体器件进行优化设计，以保证器件本身能满足脉冲应用情况的要求。
理论分析表明，当回路电感值、放电电容的容值和预充电压值等外部电路参数一定时，开关器件的导通电阻越小则脉冲放电过程中上升沿di/dt和峰值电流会越大。(ChenW,Sun R,et al.A behavioral model for MCT surge current analysis in pulsedischarge[J].Solid-State Electronics,2014,99:31-37.)为了减小器件的导通电阻，一种阴极短路栅控晶闸管(Cathode-Short MOS-Controlled Thyristor—CS-MCT)被提出(Chen W,et al.Experimentally demonstrate a cathode short MOS-controlledthyristor(CS-MCT)for single or repetitive pulse applications[C].ISPSD 2016,2016:311-314.)，由于该结构中的晶闸管能在较小的导通电流下被触发，导致该器件能在较大电流范围内具有较小导通电阻，因而非常适用于电容放电应用。然而在高di/dt情况下，由器件阴极到地的寄生电感上会产生极大的瞬时感应电压，导致器件的输入电容两端出现很大的电势差，进而使器件栅介质层发生不可恢复击穿，最终导致脉冲放电系统发生失效。(Liu C,Chen W,et al.Transient overvoltage induced failure of MOS-controlled thyristor under ultra-high di/dt condition[C].ISPSD 2017:139-142.)。
发明内容
本发明的目的，就是避免原有阴极短路栅控晶闸管在脉冲应用条件出现因栅介质击穿而发生失效的问题。
本发明的技术方案：一种具有高输入电容的阴极短路栅控晶闸管，如图2所示，其元胞结构包括从下至上依次层叠设置的阳极9、阳极P+区5、N漂移区4和阴极8；所述N漂移区4上层具有以元胞垂直中线呈对称分布的2个P阱区2，所述P阱区2上层具有N阱区1，所述N阱区1上层具有阴极P+区3，且阴极P+区3位于远离另一个P阱区的一侧；在元胞两端及中部的阴极8与N漂移区4之间具有栅极7，且所述栅极7通过介质层6与阴极8以及N漂移区4隔离；所述P阱区2和N阱区1两端的上表面位于栅极7下方，所述阴极P+区3的一部分位于栅极7下方，另一部分与阴极8接触。
进一步的，所述位于元胞中部的栅极7，在沿器件同时垂直于水平面和垂直面的第三维方向，其中部的一段部分被阴极8隔离为以元胞垂直中线呈对称分布的两部分，且该两部分栅极7下方具有P型注入区，该P型注入区用于连接两侧分离的P阱区2并将其短接到阴极8。
本发明的有益效果为，与现有技术相比,可以在不显著影响器件导通特性的情况下有效避免器件在脉冲放电过程中因栅介质发生击穿而失效，提升了器件在脉冲应用条件下的鲁棒性。
附图说明
图1是现有的阴极短路栅控晶闸管的三维结构示意图；
图2是本发明中一种具有高输入电容的阴极短路栅控晶闸管的三维结构示意图；
图3是本发明中器件的多晶硅层版图布局；
图4是沿图3的AA’位置处的横截面结构示意图；
图5是沿图3的BB’位置处的横截面结构示意图；
图6是电容脉冲放电条件下的电路原理图；
图7是栅电阻和输入电容构成的低通滤波器的传输函数；
图8是不同输入电容下器件栅极-阴极两端电势差的仿真结果。
具体实施方式
下面结合附图对本发明进行详细的描述
图1和2分别为现有的阴极短路栅控晶闸管和本发明中一种具有高输入电容的阴极短路栅控晶闸管的三维结构示意图，二者都是利用器件内部的晶闸管在触发后具有的低阻特性来保证脉冲放电系统的电流上升率和峰值电流能力。但是在实际应用中，由于阴极存在到地的寄生电感，导致阴极上的电压在脉冲放电时会出现大幅度震荡，进而使栅极介质因承受过高的耐压而发生击穿。通过理论分析发现，由于栅电阻和输入电容Ciss构成的RC结构存在滤波作用，当器件的Ciss较大时，一定的外部di/dt下在栅介质两端产生的感应电压值就越小,进而有利于避免栅极在脉冲放电过程中出现失效。
提高器件Ciss的大小可以通过增加多晶硅栅极的面积或者减小栅介质厚度来实现，但栅极厚度的减小会弱化栅极介质的耐压能力，而简单的扩展原有多晶硅栅极的面积会减小芯片中N阱区所占面积的比例，进而使器件内部晶闸管结构的有效导通面积减小，导致器件导通电阻增大。通过仿真分析发现，在脉冲放电过程中，靠近多晶硅栅极的N阱区/P阱区结会充分导通，而远离栅极的N阱区/P阱区结因为正向压降较小而难以充分导通，故对器件导通特性的影响不显著。如图2所示，本发明在远离原有多晶硅栅极的区域引入额外的多晶硅栅结构，进而可以在不显著影响器件正向特性的前提下，提升器件在高di/dt情况下的鲁棒性。图3为本发明中多晶硅层版图布局，在元胞的内部引入的额外多晶硅层有效增加了器件的输入电容Ciss。图4是图2在图3中AA’位置处的横截面结构示意图，由于多晶硅栅极的引入会导致栅极两侧出现两个分离的浮空P阱区，进而使器件失去耐压能力。图5是图2在图3中BB’位置处的横截面结构示意图，在新引入多晶硅层的中部设置P阱区注入窗口，通过该窗口注入的P型杂质层将两侧分离的P阱区短接到地，从而保证器件的耐压能力。图6是电容脉冲放电条件下的等效电路图，器件开启后迅速变化的脉冲电流会在阴极电感LC上产生较大的感应电压，该电压会对栅极-阴极电容CGC和栅极-阳极电容CGA构成的输入电容Ciss进行充放电，进而导致电容两端出现较大的电压波动。以输入电容电压为输出端的RC网络构成一个低通滤波器，其3dB带宽为BW＝1/(2πRGCiss)。如图7所示，当Ciss越大时，其带宽越小，对来自电感LC上频率为fin的高频输入电压信号的衰减作用更显著。图8是不同输入电容Ciss下器件栅极-阴极两端压降的波形仿真结果,其中LC＝1nH,LA＝9nH，RG＝10Ω,C＝1μF，预充电压VC0＝1400V。可以看出，当Ciss从5nF增大为20nF后,脉冲放电过程中，栅极介质上的电压峰值约减小为原来的一半，进而有利于避免器件在脉冲放电应用中因栅极发生击穿而失效。
Claims (1)
1.一种具有高输入电容的阴极短路栅控晶闸管，其元胞结构包括从下至上依次层叠设置的阳极(9)、阳极P+区(5)、N漂移区(4)和阴极(8)；所述N漂移区(4)上层具有以元胞垂直中线呈对称分布的2个P阱区(2)，所述P阱区(2)上层具有N阱区(1)，所述N阱区(1)上层具有阴极P+区(3)，且阴极P+区(3)位于远离另一个P阱区的一侧；在元胞两端及中部的阴极(8)与N漂移区(4)之间具有栅极(7)，且所述栅极(7)通过介质层(6)与阴极(8)以及N漂移区(4)隔离；所述P阱区(2)和N阱区(1)两端的上表面位于栅极(7)下方，所述阴极P+区(3)的一部分位于栅极(7)下方，另一部分与阴极(8)接触，所述位于元胞中部的栅极(7)，在沿器件同时垂直于水平面和垂直面的第三维方向，其中部的一段部分被阴极(8)隔离为以元胞垂直中线呈对称分布的两部分，且该两部分栅极(7)下方具有P型注入区，该P型注入区用于连接两侧分离的P阱区(2)并将其短接到阴极(8)。
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