CN111129129A - 陪栅浮空型沟槽栅igbt芯片 - Google Patents
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Abstract
本发明提出了一种解决了沟槽栅IGBT在低感应用环境下栅阻对开通di/dt控制有限的问题的陪栅浮空型沟槽栅IGBT芯片，包括若干个相互并联的元胞，每个所述元胞包括依次排列的第一沟槽真栅、第二沟槽真栅及一个或多个沟槽陪栅，各沟槽真栅与栅极区相连，其特征在于，所述沟槽陪栅浮空设置，本发明的陪栅浮空型沟槽栅IGBT芯片解决了沟槽栅IGBT在低感应用环境下栅阻对开通di/dt控制有限的问题，实现了栅极电阻对IGBT开通速度(di/dt)的有效的调控,并优化了开通速度di/dt和开通损耗两者间的权衡关系。在不增加di/dt的情况下开通损耗也能得到有效的控制。
Description
技术领域
本发明涉及半导体器件领域，尤其涉及一种陪栅浮空型沟槽栅IGBT芯片。
背景技术
绝缘栅双极晶体管(IGBT)具有通态压降低、电流容量大、输入阻抗高、响应速度快和控制简单的特点，被广泛用于工业、信息、新能源、医学、交通、军事和航空领域。为了降低IGBT的导通压降，人们采用沟槽栅结构，将沟道从横向变为纵向，消除了导通电阻中RJFET的影响。同时缩小了元胞尺寸，大大提高元胞密度，每个芯片的沟道总宽度增加，减小了沟道电阻。另一方面，由于多晶硅栅面积增大，减少了分布电阻，有利于提高开关速度。
随着沟槽栅密度的增加，芯片的饱和电流过大，影响了芯片的安全工作区特性。于是出现了设置有陪栅的沟槽栅IGBT芯片。现有技术中设置有陪栅的沟槽栅IGBT芯片的剖面示意图如图1和图2所示。其中，第一沟槽、第二沟槽对应IGBT芯片的常规栅极，第三沟槽对应IGBT芯片的陪栅。其中，在常规栅极的一侧设置有源极区和发射极，而在陪栅极的两侧没有设置源极区和发射极。并且，虚栅极与常规栅极相连(图1)或虚栅极与发射极相连(图2)。由于芯片的开关响应速度与栅电容栅电阻的乘积有关，导致现有的沟槽栅型IGBT芯片的开通速度慢，影响其性能。并且在低感应用环境下栅阻对开通速度di/dt控制有限。
因此需要一种新型的沟槽栅型IGBT芯片，以期解决上述问题。
发明内容
为了解决沟槽栅IGBT在低感应用环境下栅阻对开通速度di/dt控制有限的问题，本发明提供了一种新型的陪栅浮空型沟槽栅IGBT芯片。
本发明的陪栅浮空型沟槽栅IGBT芯片，包括若干个相互并联的元胞，每个所述元胞包括依次排列的第一沟槽真栅、第二沟槽真栅及一个或多个沟槽陪栅，各沟槽真栅与栅极区相连，所述沟槽陪栅浮空设置。
在一个实施方式中，沟槽与沟槽之间通过第一导电类型阱区隔离，所述第一沟槽真栅与第二沟槽真栅之间设置有发射极和源极，所述发射极和源极位于所述第一导电类型阱区内，所述发射极通过所述源极与第一导电类型阱区连接在一起，所述发射极和源极通过发射极金属层与外部电路相连，所述陪栅上方设置有介电层，所述沟槽陪栅通过所述介电层与所述发射极金属层及栅极区相隔离。
在一个实施方式中，所述发射极位于邻近第一沟槽真栅和临近第二沟槽真栅的位置，所述源极位于所述发射极之间。
在一个实施方式中，所述沟槽真栅之间互相连接。
在一个实施方式中，各个所述沟槽真栅与沟槽陪栅的宽度相同，和/或，各个所述沟槽真栅和所述沟槽陪栅的沟槽深度相同。
在一个实施方式中，所述沟槽与真栅栅极之间或沟槽与陪栅栅极之间通过介电材料隔离。
在一个实施方式中，所述陪栅浮空型沟槽栅IGBT芯片还包括第二导电类型基区，所述沟槽栅形成于所述第二导电类型基区内部，所述第二导电类型基区下方设置有第一导电类型集电层并通过集电极金属层和外电路连接。
在一个实施方式中，所述陪栅浮空型沟槽栅IGBT芯片还设置有第二导电类型缓冲层，所述第二导电类型缓冲层形成于所述第二导电类型基区与所述第一导电类型集电层之间或由形成于第二导电类型硅片上的外延层组成。
在一个实施方式中，所述沟槽与真栅栅极之间或沟槽与陪栅栅极之间设置有栅氧化层，栅氧化层厚度为1000～1300埃。
在一个实施方式中，所述沟槽深度为3～7微米。
在一个实施方式中，在所述第一导电类型阱区和所述第二导电类型基区之间还设置有第二导电类型阱区。
在一个实施方式中，所述源极的导电类型为第一导电类型。
在一个实施方式中，所述第一导电类型为P型，第二导电类型为N型。
与现有技术相比，本发明的陪栅浮空型沟槽栅IGBT芯片解决了沟槽栅IGBT在低感应用环境下栅阻对开通di/dt控制有限的问题，实现了栅极电阻对IGBT开通速度(di/dt)的有效的调控,并优化了开通速度di/dt和开通损耗两者间的权衡关系。在不增加di/dt的情况下开通损耗也能得到有效的控制。
并且本发明的陪栅浮空型沟槽栅IGBT芯片的开通速度di/dt受集电极和发射极间电压差影响可以忽略，从而使其在高频,相对高压和低杂散电感的应用比如电动和混合电动汽车中有很大的竞争优势。
上述技术特征可以各种技术上可行的方式组合以产生新的实施方案，只要能够实现本发明的目的。
附图说明
在下文中将基于仅为非限定性的实施例并参考附图来对本发明进行更详细的描述。其中：
图1显示了现有技术中陪栅和真栅互联的沟槽栅IGBT芯片的元胞结构的剖面示意图；
图2显示了现有技术中陪栅和发射极互联(或接地)的沟槽栅IGBT芯片的元胞结构的剖面示意图；
图3是本发明提供的一种陪栅浮空型沟槽栅IGBT芯片的元胞结构的剖面示意图；
图4是本发明的陪栅浮空型沟槽栅IGBT芯片和图1中传统沟槽栅IGBT芯片的开通di/dt和导通电阻(Rgon)的关系对比图；
图5是本发明的陪栅浮空型沟槽栅IGBT芯片含有多个沟槽陪栅(大于或等于2)且沟槽陪栅都浮空的元胞结构的剖面示意图；
图6是本发明的陪栅浮空型沟槽栅IGBT芯片在不含N+阱的结构中,设置有一个或多个沟槽陪栅且沟槽陪栅都浮空的的元胞结构的剖面示意图；
图7是本发明的陪栅浮空型沟槽栅IGBT芯片在不含N+缓冲层的结构中，设置有一个或多个沟槽陪栅且沟槽陪栅都浮空的元胞结构的剖面示意图；
图8是本发明的陪栅浮空型沟槽栅IGBT芯片基于穿通型IGBT(PT-IGBT)，设置有一个或多个沟槽陪栅且沟槽陪栅都浮空的元胞结构的剖面示意图。
在图中，相同的构件由相同的附图标记标示。附图并未按照实际的比例绘制。
图中，附图标记为：
1、第一沟槽真栅；2、第二沟槽真栅；3、沟槽陪栅；4、栅氧化层；5、介电层；6、发射极金属层；7、发射极；8、栅极区；9、P阱；10、N阱；11、N基层；12、N+缓冲层；13、P+集电层；14、集电极金属层；15、集电极；16、N外延层；17、N+衬底；100、陪栅浮空型沟槽栅IGBT芯片。
具体实施方式
以下将结合说明书附图和具体实施例对本发明做进一步详细说明。需要说明的是，只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本发明的保护范围之内。
本发明的陪栅浮空型沟槽栅IGBT芯片，包括若干个相互并联的元胞，每个元胞包括依次排列的第一沟槽真栅、第二沟槽真栅及一个或多个沟槽陪栅，沟槽真栅与栅极区相连，且沟槽陪栅浮空设置。
沟槽与沟槽之间通过第一导电类型阱区隔离，第一沟槽真栅与第二沟槽真栅之间设置有发射极和源极，发射极和源极位于第一导电类型阱区内，发射极通过源极与第一导电类型阱区连接在一起，发射极和源极通过发射极金属层与外部电路相连，陪栅上方设置有介电层以隔离发射极金属层。
实施例1
在本实施例中，第一导电类型为P型，第二导电类型为N型。如图3所示，本发明的陪栅浮空型沟槽栅IGBT芯片100，包括若干个相互并联的元胞，每个元胞包括依次排列的第一沟槽真栅1、第二沟槽真栅2及一个沟槽陪栅3，沟槽与沟槽之间通过P阱9和N阱10隔离，N阱10位于P阱9的下方。在第一沟槽真栅1与第二沟槽真栅2之间分别靠近栅极地方的N+分别用以形成N+发射极，在此两个N+发射极之间有P+形成源极以将P阱9和N+发射极连接到一起，源极和N+发射极位于P阱9内。
N+发射极和源极通过发射极金属层6与外电路相连，沟槽真栅与芯片的栅极区8相连，沟槽陪栅3为浮空状态，故沟槽陪栅3即不与发射极7相连，也不与栅极区8相连，在沟槽陪栅3以及与其相邻的沟槽真栅上方设置有介电层5，介电层5可以使得沟槽陪栅3与发射极金属层6及栅极区8相隔离。
在N阱10的下方为N基区11，沟槽栅形成于N基区11内部，在N基区11下方设置有N+缓冲层12及P+集电层13，并通过集电极金属层14同外电路连接。
如图4所示，为实施例1中的陪栅浮空型沟槽栅IGBT芯片100与图2现有技术中的传统芯片(即陪栅与发射极连接)进行对比，
从图中可以看出,对于本发明的陪栅浮空型沟槽栅IGBT芯片100来说,当开通电阻从2.0欧姆加到6.5欧姆时,开通速度di/dt从5500安培/微秒降至2000安培/微秒，降幅达64％；而与之对应的，对于传统的采用陪栅和发射极互联的芯片来说，开通速度di/dt只是从6800安培/微秒降至5000安培/微秒，降幅只有26％，由此可见，本发明的陪栅浮空型沟槽栅IGBT芯片有非常好的开通速度di/dt可控性。这是因为浮空陪栅的杂散电容在开关过程中只能通过栅极局部的充放电，从而有效调节开通速度di/dt。同时也可以看出陪栅浮空型沟槽栅IGBT芯片的di/dt数值比传统芯片要低不少，这也意味着，对于陪栅浮空型沟槽栅IGBT芯片来说开通电阻还有进一步的降低空间，从而可以降低开通损耗，这样可以进一步优化芯片开通速度di/dt和开通损耗间的权衡关系。
举例来说，在相同开通速度di/dt(比如6000安培/微秒)的情况下，陪栅浮空型沟槽栅IGBT芯片的开通损耗要比传统芯片低大概36％。
实施例2
本发明同样适用于含有两个或更多个沟槽陪栅且所有的沟槽陪栅都浮空的沟槽栅IGBT芯片，如图5所示，为本发明的实施例2的陪栅浮空型沟槽栅IGBT芯片的元胞结构剖面图，与实施例1不同的是，本实施例中陪栅浮空型沟槽栅IGBT芯片100，设置有多个(至少两个)沟槽陪栅3，多个沟槽陪栅3相邻，且所有的沟槽陪栅3均为浮空状态设置，即所有的沟槽陪栅3不与发射极7相连，也不与栅极区8相连，所有的沟槽陪栅3上方设置有介电层5，沟槽陪栅3通过介电层5与发射极金属层6及栅极区8隔离。
实施例3
本发明也适用于没有N阱的情况下，含有一个或多个沟槽陪栅且沟槽陪栅都浮空的沟槽栅IGBT芯片。如图6所示，为本发明的实施例3的陪栅浮空型沟槽栅IGBT芯片的元胞结构剖面图，与实施例2所不同的是，实施例3中陪栅浮空型沟槽栅IGBT芯片100的沟槽与沟槽之间只通过P阱隔离，不包含N阱，所有的沟槽陪栅3均为浮空设置，不与发射极7及栅极区8相连接，多个沟槽陪栅3上方设置有介电层5，沟槽陪栅3通过介电层5与发射极金属层6及栅极区8隔离。
实施例4
本发明也适用于非穿通型NPT-IGBT，含有一个或多个沟槽陪栅且沟槽陪栅都浮空的沟槽栅IGBT芯片。如图7所示，为本发明的实施例4的陪栅浮空型沟槽栅IGBT芯片的元胞结构剖面图，与实施例3不同的是，实施例4中的陪栅浮空型沟槽栅IGBT芯片100不含有N+缓冲层，其余均与实施例3相同，在此不再赘述。
实施例5
本发明也适用于穿通型PT-IGBT，含有一个或多个沟槽陪栅且沟槽陪栅都浮空的沟槽栅IGBT芯片。如图8所示，为本发明的实施例5的陪栅浮空型沟槽栅IGBT芯片的元胞结构剖面图，与上述实施例不同的是，实施例5中的陪栅浮空型沟槽栅IGBT芯片100不含有N+缓冲层，而是在N+衬底17的硅片上生长N外延层16，其余结构特征与其余实施例相同，在此不再赘述。
在本发明实施例中，所有沟槽的各个沟槽参数可以相同，也可以不同，作为优选实施例，所有沟槽的各个沟槽参数相同。所述沟槽参数包括沟槽形状、槽顶角与底角的弧度以及沟槽深度和宽度。当沟槽的各个沟槽参数相同时，工艺实现简单。另外，相邻两个沟槽的间距也优选相等，这样可以使得每个沟槽均处于相同的刻蚀气氛中，能够保证工艺的一致性。
在一个优选的实施例中，各个沟槽的沟槽深度为3～7微米。
在一个可选实施方式中，沟槽与真栅栅极之间或沟槽与陪栅栅极之间设置栅氧化层4，优选的，栅氧化层4可以为二氧化硅。
在一个可选实施方式中，栅氧化层4的厚度为1000～1300埃。
除非另外定义，本发明使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明中使用的术语“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。在本发明的描述中，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变，因此不能理解为对本发明的限制。
至此，本领域技术人员应该认识到，虽然已经参考优选实施例对本发明进行了描述，但在不脱离本发明的范围的情况下，可以对其进行各种改进并且可以用等效物替换其中的部件。尤其是，只要不存在结构冲突，各个实施例中所提到的各项技术特征均可以任意方式组合起来。本发明并不局限于文中公开的特定实施例，而是包括落入权利要求的范围内的所有技术方案。
Claims (10)
1.一种陪栅浮空型沟槽栅IGBT芯片，包括若干个相互并联的元胞，每个所述元胞包括依次排列的第一沟槽真栅、第二沟槽真栅及一个或多个沟槽陪栅，各沟槽真栅与栅极区相连，其特征在于，所述沟槽陪栅浮空设置。
2.根据权利要求1所述的陪栅浮空型沟槽栅IGBT芯片，其特征在于，各沟槽之间通过第一导电类型阱区隔离，所述第一沟槽真栅与第二沟槽真栅之间设置有发射极和源极，所述发射极和源极位于所述第一导电类型阱区内，所述发射极通过所述源极与第一导电类型阱区连接在一起，所述发射极和源极通过发射极金属层与外电路相连，在所述沟槽陪栅上方设置有介电层，所述沟槽陪栅通过所述介电层与所述发射极金属层及栅极区相隔离。
3.根据权利要求2所述的陪栅浮空型沟槽栅IGBT芯片，其特征在于，所述发射极分别位于邻近第一沟槽真栅和临近第二沟槽真栅的位置，所述源极位于所述发射极之间。
4.根据权利要求1至3任一项所述的陪栅浮空型沟槽栅IGBT芯片，其特征在于，各个沟槽的宽度相同，和/或，各个沟槽的深度相同。
5.根据权利要求4所述的陪栅浮空型沟槽栅IGBT芯片，其特征在于，所述沟槽与真栅栅极之间或沟槽与陪栅栅极之间设置有栅氧化层。
6.根据权利要求2或3所述的陪栅浮空型沟槽栅IGBT芯片，其特征在于，所述元胞还包括第二导电类型基区，沟槽栅形成于所述第二导电类型基区内部，所述第二导电类型基区下方设置有第一导电类型集电层，并通过集电极金属层和外电路连接。
7.根据权利要求6所述的陪栅浮空型沟槽栅IGBT芯片，其特征在于，所述元胞还包括第二导电类型缓冲层，所述第二导电类型缓冲层形成于所述第二导电类型基区与所述第一导电类型集电层之间或由形成于第二导电类型硅片上的外延层组成。
8.根据权利要求5所述的陪栅浮空型沟槽栅IGBT芯片，其特征在于，所述栅氧化层的厚度为1000～1300埃。
9.根据权利要求4所述的陪栅浮空型沟槽栅IGBT芯片，其特征在于，所述沟槽深度为3～7微米。
10.根据权利要求6或7所述的陪栅浮空型沟槽栅IGBT芯片，其特征在于，在所述第一导电类型阱区和所述第二导电类型基区之间还设置有第二导电类型阱区。
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