CN113764527B - 一种mosfet器件沟槽终端及制备方法 - Google Patents

一种mosfet器件沟槽终端及制备方法 Download PDF

Info

Publication number
CN113764527B
CN113764527B CN202111046492.4A CN202111046492A CN113764527B CN 113764527 B CN113764527 B CN 113764527B CN 202111046492 A CN202111046492 A CN 202111046492A CN 113764527 B CN113764527 B CN 113764527B
Authority
CN
China
Prior art keywords
region
peripheral voltage
groove
resistant
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202111046492.4A
Other languages
English (en)
Other versions
CN113764527A (zh
Inventor
苏毅
常虹
完颜文娟
袁力鹏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huayi Microelectronics Co ltd
Original Assignee
Huayi Microelectronics Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huayi Microelectronics Co ltd filed Critical Huayi Microelectronics Co ltd
Priority to CN202111046492.4A priority Critical patent/CN113764527B/zh
Publication of CN113764527A publication Critical patent/CN113764527A/zh
Application granted granted Critical
Publication of CN113764527B publication Critical patent/CN113764527B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/66704—Lateral DMOS transistors, i.e. LDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7823—Lateral DMOS transistors, i.e. LDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7825—Lateral DMOS transistors, i.e. LDMOS transistors with trench gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开了一种MOSFET器件沟槽终端及制备方法，涉及半导体功率器件领域。解决现有MOSFET器件制备时，为了提升器件耐压力存在生产工艺难度以及成本高的问题。包括：有源区沟槽，一个第一外围耐压区沟槽，多个第二外围耐压区沟槽，第一导电类型漂移层、第二导电类型体区和第一导电类型源区；所述第一导电类型漂移层上设置所述有源区沟槽、所述第一外围耐压区沟槽和所述第二外围耐压区沟槽；有源区沟槽远离第一外围耐压区沟槽的一侧设置所述第一导电类型源区，第一导电类型源区的底部与第二导电类型体区的上表面相接触；第一外围耐压区沟槽与第二外围耐压区沟槽之间、多个第二外围耐压区沟槽之间以及多个第二外围耐压区沟槽上设置接触孔。

Description

一种MOSFET器件沟槽终端及制备方法
技术领域
本发明涉及半导体功率器件技术领域，更具体的涉及一种MOSFET器件沟槽终端及制备方法。
背景技术
传统功率器件MOSFET(英文为：Metal-Oxide-Semiconductor Field-EffectTransistor，中文为：金属氧化物半导体场效晶体管)外围耐压设计中，目前主要采用JTE结构或者沟槽两种耐压终端结构，其中JTE结构利用PN结进行耐压，这种终端结构的缺点是最外围耐压环的由于工艺中热过程的作用，其扩散是不可控的且需要占用很大终端面积，从而压缩实际器件工作区域的面积，目前传统的做法是需要通过一层光刻工艺形成；而沟槽型终端结构主要受沟槽内部氧化层的影响，其耐压范围主要在低压领域，且当器件受到外部冲击时，表现不稳定且可靠性较差。
综上所述，现有MOSFET器件制备时，为了能够提升器件的耐压能力，存在工艺难度和生产成本高的问题。
发明内容
本发明实施例提供一种MOSFET器件沟槽终端及制备方法，用于解决现有MOSFET器件制备时，为了提升器件耐压力存在生产工艺难度以及成本高的问题。
本发明实施例提供一种MOSFET器件沟槽终端，包括：有源区沟槽，一个第一外围耐压区沟槽，多个第二外围耐压区沟槽，第一导电类型漂移层、第二导电类型体区和第一导电类型源区；
所述第一导电类型漂移层上设置所述有源区沟槽、所述第一外围耐压区沟槽和所述第二外围耐压区沟槽，所述第一外围耐压区沟槽位于所述有源区沟槽和所述第二外围耐压区沟槽之间；
所述有源区沟槽远离所述第一外围耐压区沟槽的一侧设置所述第一导电类型源区，所述第一导电类型源区的底部与所述第二导电类型体区的上表面相接触；
所述第一外围耐压区沟槽与所述第二外围耐压区沟槽之间、多个所述第二外围耐压区沟槽之间以及多个所述第二外围耐压区沟槽上设置接触孔。
优选地，还包括外围耐压区沟槽阵列金属层；
所述第一外围耐压区沟槽与所述第二外围耐压区沟槽之间、与所述第一外围耐压区沟槽相邻的所述第二外围耐压区沟槽上设置的所述接触孔为所述外围耐压区沟槽阵列金属层中的第一组接触孔。
优选地，所述外围耐压区沟槽阵列金属层包括多组接触孔。
优选地，还包括截止环区沟槽；
所述第一外围耐压区沟槽和所述第二外围耐压区沟槽组成外围耐压沟槽区阵列；
所述截止环区沟槽位于所述外围耐压区沟槽阵列的一侧，且远离所述有源区沟槽；
所述截止环沟槽的宽度大于第二外围耐压区沟槽的宽度，所述截止环沟槽的深度大于所述第二外围耐压区沟槽的深度；
所述第二外围耐压区沟槽的宽度与所述第一外围耐压区沟槽的宽度相等，所述第二外围耐压区沟槽的深度与所述第一外围耐压区沟槽的深度相等。
优选地，还包括源极区金属层和外围截止区金属层；
所述源极区金属层通过设置在所述有源区沟槽之间的接触孔与所述第二导电类型体区相接触；
所述外围截止区金属层通过设置在所述截止环沟槽上的接触孔和所述截止环沟槽一侧的接触孔分别与多晶硅层和所述第一导电类型源区相接触。
本发明实施例还提供一种MOSFET器件沟槽终端的制备方法，包括：
通过刻蚀方法在第一导电类型漂移层内形成有源区沟槽、第一外围耐压区沟槽和第二外围耐压区沟槽；在所述第一导电类型漂移层上、所述有源区沟槽内、所述第一外围耐压区沟槽和所述第二外围耐压区沟槽内形成栅极氧化层；
在所述有源区沟槽内所述第一外围耐压区沟槽和所述第二外围耐压区沟槽内形成第一导电类多晶硅层；
通过离子注入方式在所述有源区沟槽之间、所述第一外围耐压区沟槽和所述第二外围耐压区沟槽之间以及所述有源区沟槽与所述第一外围耐压区沟槽之间形成第二导电类型体区以及第一导电类型源区；其中，所述第一外围耐压区沟槽位于所述有源区沟槽和所述第二外围耐压区沟槽之间，所述第一导电类型源区位于所述有源区沟槽远离所述第一外围耐压区沟槽的一侧；
在所述有源区沟槽之间、所述第一外围耐压区沟槽和所述第二外围耐压区沟槽之间、所述第二外围耐压区沟槽上形成接触孔，通过所述接触孔形成源极区金属层和外围耐压区沟槽阵列金属层。
优选地，所述在所述有源区沟槽内所述第一外围耐压区沟槽和所述第二外围耐压区沟槽内形成第一导电类多晶硅层之后，还包括：
通过光刻去掉所述有源区沟槽、所述第一外围耐压区沟槽和所述第二外围耐压区沟槽表面的所述第一导电类多晶硅层。
优选地，所述通过离子注入方式在所述有源区沟槽之间、所述第一外围耐压区沟槽和所述第二外围耐压区沟槽之间以及所述有源区沟槽与所述第一外围耐压区沟槽之间形成第二导电类型体区以及第一导电类型源区，具体包括：
通过第一次离子注入在在所述有源区沟槽内所述第一外围耐压区沟槽和所述第二外围耐压区沟槽之间形成所述第二导电类型体区；
通过第二次离子注入在所述有源区沟槽远离所述第一外围耐压区沟槽的一侧形成第一导电类型源区。
优选地，所述在所述有源区沟槽之间、所述第一外围耐压区沟槽和所述第二外围耐压区沟槽之间、所述第二外围耐压区沟槽上形成接触孔，通过所述接触孔形成源极区金属层和外围耐压区沟槽阵列金属层，具体包括：
通过淀积工艺在所述有源区沟槽上所述第一外围耐压区沟槽和所述第二外围耐压区沟槽上形成二氧化硅层，通过光刻工艺在所述二氧化硅层上形成多个接触孔；
位于所述有源区沟槽之间的接触孔的下端与所述第二导电类型体区相接触，上端与金属层接触形成源极区金属层；
位于所述第一外围耐压区沟槽与所述第二外围耐压区沟槽之间、多个所述第二外围耐压区沟槽之间以及多个所述第二外围耐压区沟槽上的接触孔的下端与所述第二导电类型体区相接触，上端与金属层接触形成多组接触孔，多组接触孔组成所述外围耐压区沟槽阵列金属层。
优选地，还包括在所述第二外围耐压区沟槽的一侧且远离所述第一外围耐压区沟槽形成截止环。
本发明实施例提供本发明实施例提供一种MOSFET器件沟槽终端及制备方法，MOSFET器件沟槽终端包括：有源区沟槽，一个第一外围耐压区沟槽，多个第二外围耐压区沟槽，第一导电类型漂移层、第二导电类型体区和第一导电类型源区；所述第一导电类型漂移层上设置所述有源区沟槽、所述第一外围耐压区沟槽和所述第二外围耐压区沟槽，所述第一外围耐压区沟槽位于所述有源区沟槽和所述第二外围耐压区沟槽之间；所述有源区沟槽远离所述第一外围耐压区沟槽的一侧设置所述第一导电类型源区，所述第一导电类型源区的底部与所述第二导电类型体区的上表面相接触；所述第一外围耐压区沟槽与所述第二外围耐压区沟槽之间、多个所述第二外围耐压区沟槽之间以及多个所述第二外围耐压区沟槽上设置接触孔。该MOSFET器件沟槽终端采用等电位沟槽耐压环阵列的方式提升器件耐压，外围耐压区沟槽阵列与有源区沟槽同时形成，且外围耐压区沟槽阵列与有源区沟槽内的栅氧化层和多晶硅层同时生长和淀积，降低了制备工艺难度；再者，外围耐压区沟槽阵列包括的第一外围耐压区沟槽和第二外围耐压区沟槽之间的第二导电类型体区分别通过接触孔和金属层连接，可以实现多沟槽等电位；该MOSFET器件沟槽终端仅使用多个沟槽，离子注入，接触孔以及金属层四层光罩就能实现沟槽MOSFET器件的制作，能明显降低制造工艺难度和生产成本。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种MOSFET器件沟槽终端部分结构示意图；
图2为本发明实施例提供的一种MOSFET器件沟槽终端俯视结构示意图；
图3为本发明实施例提供的一种MOSFET器件沟槽终端的制备方法流程示意图；
图4A为本发明实施例提供的第一导电类型漂移层制备示意图；
图4B为本发明实施例提供的有源区沟槽、外围耐压区沟槽阵列和截止环区沟槽制备示意图；
图4C为本发明实施例提供的栅极氧化层制备示意图；
图4D为本发明实施例提供的多晶硅层制备示意图；
图4E为本发明实施例提供的第二导电类型体区和第一导电类型源区制备示意图；
图4F为本发明实施例提供的外围耐压区沟槽阵列中第一组接触孔制备示意图；
图4G为本发明实施例提供的外围耐压区沟槽阵列中第二组接触孔制备示意图；
图4H为本发明实施例提供的外围耐压区沟槽阵列中第三组接触孔制备示意图；
图4I为本发明实施例提供的外围耐压区沟槽阵列中第四组接触孔制备示意图；
图4J为本发明实施例提供的外围耐压区沟槽阵列中第五组接触孔制备示意图；
图4K为本发明实施例提供的源极区金属层、外围截止区金属层和外围耐压区沟槽阵列中第一组金属层制备示意图；
图4L为本发明实施例提供的源极区金属层、外围截止区金属层和外围耐压区沟槽阵列中第二组金属层制备示意图；
图4M为本发明实施例提供的源极区金属层、外围截止区金属层和外围耐压区沟槽阵列中第三组金属层制备示意图；
图4N为本发明实施例提供的源极区金属层、外围截止区金属层和外围耐压区沟槽阵列中第四组金属层制备示意图；
其中，第一导电类型衬底层～101，第一导电类型漂移层～102，有源区沟槽～103，外围耐压区沟槽阵列～104，截止环区沟槽～105，栅极氧化层～106，多晶硅层～107，第二导电类型体区～108，第一导电类型源区～109，二氧化硅层～110，第一组接触孔～111A，第二组接触孔～111B，第三组接触孔～111C，第四组接触孔～111D，第五组接触孔～111E，有源区接触孔～112，截止环区接触孔～113，第一组金属层～114A，第二组金属层～114B，第三组金属层～114C，第四组金属层～114D，第五组金属层～114E，源极区金属层～115，截止环区金属层～116，漏极区金属层～117。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1示例性的示出了本发明实施例提供的一种MOSFET器件沟槽终端部分结构示意图，图2为本发明实施例提供的一种MOSFET器件沟槽终端俯视结构示意图；如图1和图2所示，该MOSFET器件沟槽终端主要包括有源区沟槽103，第一外围耐压区沟槽，第二外围耐压区沟槽，第一导电类型漂移层102、第二导电类型体区108和第一导电类型源区109。
如图1所示，有源区沟槽103，第一外围耐压区沟槽，第二外围耐压区沟槽均设置在第一导电类型漂移层102上，其中，第一外围耐压区沟槽位于有源区沟槽103和第二外围耐压区沟槽之间。在本发明实施例中，第一外围耐压区沟槽和第二外围耐压区沟槽组成了外围耐压区沟槽阵列104。进一步地，第一外围耐压区沟槽的数量只包括一个，且该第一外围耐压沟槽位于有源区沟槽103和第二外围耐压区沟槽之间，第二外围耐压区沟槽的数量包括有多个；进一步地，其中，第一外围耐压区沟槽为悬浮状态，其作为第一分压环存在的，主要作用是分割器件击穿电压。
需要说明的是，第一外围耐压区沟槽和第二外围区耐压沟槽的宽度和深度均相等；第一外围耐压区沟槽和第二外围区耐压沟槽之间、第二外围耐压区沟槽之间的间隔宽度也相等。进一步地，外围耐压区沟槽阵列104包括的沟槽和有源区沟槽103的宽度和深度也相等。
如图1所示，在有源区沟槽103，一个第一外围耐压区沟槽，多个第二外围耐压区沟槽和截止环区沟槽105内通过热氧化工艺生长了一层栅氧化层；进一步地，在源区沟槽，一个第一外围耐压区沟槽，多个第二外围耐压区沟槽和截止环区沟槽105内的栅氧化层上通过淀积工艺淀积一层N型重掺杂多晶硅层107。
需要说明的是，为了防止器件外围环境对器件特性的干扰，优选地，截止环区沟槽105位于第二外围耐压区沟槽的另一侧，其沟槽宽度和深度均大于第二外围耐压区沟槽的宽度和深度。
在本发明实施例中，有源区沟槽103包括有多个，因此，在多个有源区沟槽103之间均包括有第二导电类型体区108；外围耐压区沟槽阵列104也包括有多个沟槽，因此，外围耐压区沟槽阵列104所包括的一个第一外围耐压区沟槽和多个第二外围耐压区沟槽之间均包括有第一导电型体区；截止环区沟槽105只包括一个，因此在截止环区沟槽105的两侧也包括有第二导电类型体区108；进一步地，有源区沟槽103与第一外围耐压区沟槽相邻的区域包括有第二导电类型体区108。
进一步地，在第二导电类型体区108内还包括有第一导电类型源区109，具体地，位于有源区沟槽103一侧的第二导电类型体区108上设置有第一导电类型源区109；位于截止环区沟槽105且与第二外围耐压区沟槽不相邻的一侧第二导电类型体区108上也设置有第一导电类型源区109。
如图1所示，位于有源区沟槽103之间的第二导电类型体区108上设置接触孔，该接触孔位于有源区沟槽103之间，因此可以称为有源区接触孔112，当有源区接触孔112内设置金属且该有源区接触孔112贯穿隔离二氧化硅层110与设置在二氧化硅层110上方的金属层接触之后，则可以形成源极区金属层115；位于截止环区沟槽105以及该截止环区沟槽105一侧的第二导电类型体区108上均设置接触孔，该接触孔可以称为截止环区接触孔113，当截止环区接触内设置金属且该截止环区接触孔113贯穿隔离二氧化硅层110与设置在二氧化硅层110上方的金属层接触之后，则可以形成截止环区金属层116。
在本发明实施例中，为了吸收第一导电类型体区中的表面电荷和金属电荷，使得体区和沟槽中多晶硅同电位，提升分压能力。优选地，在第一外围耐压区沟槽和第二外围耐压区沟槽之间的第二导电类型体区108上、以及与第一外围耐压区沟槽相邻的第二外围耐压区沟槽上分别设置有接触孔，因为这里的接触孔为外围耐压区沟槽阵列104接触孔所包括的第一组接触孔111A，因此也称为第一组接触孔111A；进一步地，在第一个第二外围区耐压沟槽和第二个第二外围耐压区沟槽之间的第二导电类型体区108上、以及第二个第二外围耐压区沟槽上分别设置有接触孔，因为这里的接触孔为外围耐压区沟槽阵列104接触孔所包括的第二组接触孔111B，因此也称为第二组接触孔111B。依次类推，在外围耐压区沟槽阵列104上分别形成第三组接触孔111C、第四组接触孔111D和第五组接触孔111E。
需要说明的是，由于第二外围耐压区沟槽的数量包括有多个，而这里所指代的第一个第二外围耐压区沟槽与第一外围耐压区沟槽相邻，第二个第二外围耐压区沟槽与第一个第二外围耐压区沟槽相邻。
进一步地，当第一组接触孔111A内设置金属且第一组接触孔111A贯穿隔离二氧化硅层110与设置在二氧化硅层110上方的金属层接触之后，形成第一组金属层114A；当第二组接触孔111B内设置金属且第二组接触孔111B贯穿隔离二氧化硅层110与设置在二氧化硅层110上方的金属层接触之后，形成第二组金属层114B；当第三组接触孔111C内设置金属且第三组接触孔111C贯穿隔离二氧化硅层110与设置在二氧化硅层110上方的金属层接触之后，形成第三组金属层114C；当第四组接触孔111D内设置金属且第四组接触孔111D贯穿隔离二氧化硅层110与设置在二氧化硅层110上方的金属层接触之后，形成第四组金属层114D；当第五组接触孔111E内设置金属且第五组接触孔111E贯穿隔离二氧化硅层110与设置在二氧化硅层110上方的金属层接触之后，形成第五组金属层114E。
上述第一组金属层114A、第二组金属层114B、第三组金属层114C、第四组金属层114D和第五组金属层114E组成外围耐压区沟槽阵列104金属层。外围耐压区沟槽阵列104金属层的存在一方面可以吸收第一导电类型体区中的表面电荷和金属电荷，另一方面是使得体区和沟槽中多晶硅同电位，提升分压能力。
在本发明实施例中，可以先提供第一导电类型衬底层101，在该第一导电衬底层上生成第一导电类型漂移层102，该第一导电类型衬底可以是N型衬底，也可以是P型衬底，当该第一导电类型的衬底层为N型衬底层时，设置在N型衬底层上的第一导电类型漂移层102为N型外延层；当该第一导电类型的衬底层为P型衬底时，设置在P型衬底上的第一导电类型漂移层102为P型外延层。
为了更清楚的介绍本发明实施例提供的MOSFET器件，以下介绍MOSFET器件的制备方法。
图3为本发明实施例提供的一种MOSFET器件沟槽终端的制备方法流程示意图；图4A为本发明实施例提供的第一导电类型漂移层制备示意图；图4B为本发明实施例提供的有源区沟槽、外围耐压区沟槽阵列和截止环区沟槽制备示意图；图4C为本发明实施例提供的栅极氧化层制备示意图；图4D为本发明实施例提供的多晶硅层制备示意图；图4E为本发明实施例提供的第二导电类型体区和第一导电类型源区制备示意图；图4F为本发明实施例提供的外围耐压区沟槽阵列中第一组接触孔制备示意图；图4G为本发明实施例提供的外围耐压区沟槽阵列中第二组接触孔制备示意图；图4H为本发明实施例提供的外围耐压区沟槽阵列中第三组接触孔制备示意图；图4I为本发明实施例提供的外围耐压区沟槽阵列中第四组接触孔制备示意图；图4J为本发明实施例提供的外围耐压区沟槽阵列中第五组接触孔制备示意图；图4K为本发明实施例提供的源极区金属层、外围截止区金属层和外围耐压区沟槽阵列中第一组金属层制备示意图；图4L为本发明实施例提供的源极区金属层、外围截止区金属层和外围耐压区沟槽阵列中第二组金属层制备示意图；图4M为本发明实施例提供的源极区金属层、外围截止区金属层和外围耐压区沟槽阵列中第三组金属层制备示意图；图4N为本发明实施例提供的源极区金属层、外围截止区金属层和外围耐压区沟槽阵列中第四组金属层制备示意图。
以下以图3提供的制备方法流程示意图，结合图4A～图4N及图1提供的制备示意图，来详细介绍一种MOSFET器件沟槽终端的制备方法，具体的，如图3所示，该方法主要包括以下步骤：
步骤101，通过刻蚀方法在第一导电类型漂移层内形成有源区沟槽、第一外围耐压区沟槽和第二外围耐压区沟槽；在所述第一导电类型漂移层上、所述有源区沟槽内、所述第一外围耐压区沟槽和所述第二外围耐压区沟槽内形成栅极氧化层；
步骤102，在所述有源区沟槽内所述第一外围耐压区沟槽和所述第二外围耐压区沟槽内形成第一导电类多晶硅层；
步骤103，通过离子注入方式在所述有源区沟槽之间、所述第一外围耐压区沟槽和所述第二外围耐压区沟槽之间以及所述有源区沟槽与所述第一外围耐压区沟槽之间形成第二导电类型体区以及第一导电类型源区；其中，所述第一外围耐压区沟槽位于所述有源区沟槽和所述第二外围耐压区沟槽之间，所述第一导电类型源区位于所述有源区沟槽远离所述第一外围耐压区沟槽的一侧；
步骤104，在所述有源区沟槽之间、所述第一外围耐压区沟槽和所述第二外围耐压区沟槽之间、所述第二外围耐压区沟槽上形成接触孔，通过所述接触孔形成源极区金属层和外围耐压区沟槽阵列金属层。
具体的，如图4A所示，先提供了一个N型重掺杂半导体第一导电类型衬底层101，然后在N型重掺杂半导体第一导电类型衬底层101上生长一层N型轻掺杂第一导电类型漂移层102。
在步骤101中，如图4B所示，在第一导电类型漂移层102中通过刻蚀的方式，依次形成有源区沟槽103，第一外围耐压区沟槽，第二外围耐压区沟槽和截止环区沟槽105。
在步骤102中，如图4C所示，在第一导电类型漂移层102的上表面以及有源区沟槽103，第一外围耐压区沟槽，第二外围耐压区沟槽和截止环区沟槽105内部通过热氧化工艺生长一层栅氧化层。
进一步地，如图4D所示，通过淀积工艺在栅极氧化层106上表面淀积一层N型重掺杂多晶硅层107，即在有源区沟槽103内、第一外围耐压区沟槽内，第二外围耐压区沟槽内和截止环区沟槽105内形成多晶硅层107的同时，在有源区沟槽103两侧、第一外围耐压区沟槽两侧，第二外围耐压区沟槽两侧和截止环区沟槽105两侧的栅极氧化层106上也淀积了一层重掺杂多晶硅层107。
在步骤104中，如图4E所示，通过第一次注入方式在第一导电类型漂移层102形成第二导电类型体区108，需要说明的是第二导电类型体区108位于有源区沟槽103之间、有源区沟槽103和第一外围耐压区沟槽之间、第一外围耐压区沟槽和第二外围耐压区沟槽之间、以及截止环区沟槽105的两侧。
进一步地，通过第二次注入方式在位于有源区沟槽103一侧的第二导电类型体区108内形第一导电类型源区109，在截止环区沟槽105的一侧第二导电类型体区108内形成第一导电类型源区109。
在步骤105中，如图4F至图4J所示，在多晶硅层107上表面通过淀积工艺在表面淀积隔离二氧化硅层110。进一步地，通过刻蚀方法在二氧化硅层110上形成接触孔，具体地，位于有源区沟槽103之间的第二导电类型体区108上设置接触孔；位于截止环区沟槽105以及该截止环区沟槽105一侧的第二导电类型体区108上均设置接触孔；位于第一外围耐压区沟槽和第二外围耐压区沟槽之间的第二导电类型体区108上、以及与第一外围耐压区沟槽相邻的第二外围耐压区沟槽上分别设置有接触孔；位于多个第二外围耐压区沟槽之间以及多个第二外围耐压区沟槽上分别设置有接触孔。
需要说明的是，在本发明实施例中，由于接触孔的数量比较多，为了能够对上述多个接触孔进行区分说明，优选地，将设置在源区沟槽之间的第二导电类型体区108上的接触孔称为有源区接触孔112；将设置在截止环区沟槽105以及该截止环区沟槽105一侧的第二导电类型体区108上均设置接触孔称为截止环区接触孔113；将第一外围耐压区沟槽和第二外围耐压区沟槽之间的第二导电类型体区108上、以及与第一外围耐压区沟槽相邻的第二外围耐压区沟槽上分别设置的接触孔称为外围耐压区沟槽阵列104接触孔所包括的第一组接触孔111A；将第一个第二外围区耐压沟槽和第二个第二外围耐压区沟槽之间的第二导电类型体区108上、以及第二个第二外围耐压区沟槽上分别设置的接触孔称为外围耐压区沟槽阵列104接触孔所包括的第二组接触孔111B，依次类推，在外围耐压区沟槽阵列104上分别形成第三组接触孔111C、第四组接触孔111D和第五组接触孔111E。
进一步地，通过溅射工艺在二氧化硅层110表面溅射一层金属层，并通过光刻和刻蚀工艺定义出源极区金属层115、外围截至区金属层和外围耐压区沟槽阵列104金属层，通过研磨工艺将晶圆减薄后，再通过金属蒸镀工艺形成漏极区金属层117。如图4K至图4N及图1所示，有源区接触孔112内设置金属且该有源区接触孔112贯穿隔离二氧化硅层110与设置在二氧化硅层110上方的金属层接触之后，形成源极区金属层115；截止环区接触内设置金属且该截止环区接触孔113贯穿隔离二氧化硅层110与设置在二氧化硅层110上方的金属层接触之后，形成截止环区金属层116；第一组接触孔111A内设置金属且第一组接触孔111A贯穿隔离二氧化硅层110与设置在二氧化硅层110上方的金属层接触之后，形成第一组金属层114A；当第二组接触孔111B内设置金属且第二组接触孔111B贯穿隔离二氧化硅层110与设置在二氧化硅层110上方的金属层接触之后，形成第二组金属层114B；当第三组接触孔111C内设置金属且第三组接触孔111C贯穿隔离二氧化硅层110与设置在二氧化硅层110上方的金属层接触之后，形成第三组金属层114C；当第四组接触孔111D内设置金属且第四组接触孔111D贯穿隔离二氧化硅层110与设置在二氧化硅层110上方的金属层接触之后，形成第四组金属层114D；当第五组接触孔111E内设置金属且第五组接触孔111E贯穿隔离二氧化硅层110与设置在二氧化硅层110上方的金属层接触之后，形成第五组金属层114E。
综上所述，本发明实施例提供的本发明实施例提供本发明实施例提供一种MOSFET器件沟槽终端及制备方法，MOSFET器件沟槽终端包括：有源区沟槽，一个第一外围耐压区沟槽，多个第二外围耐压区沟槽，第一导电类型漂移层、第二导电类型体区和第一导电类型源区；所述第一导电类型漂移层上设置所述有源区沟槽、所述第一外围耐压区沟槽和所述第二外围耐压区沟槽，所述第一外围耐压区沟槽位于所述有源区沟槽和所述第二外围耐压区沟槽之间；所述有源区沟槽远离所述第一外围耐压区沟槽的一侧设置所述第一导电类型源区，所述第一导电类型源区的底部与所述第二导电类型体区的上表面相接触；所述第一外围耐压区沟槽与所述第二外围耐压区沟槽之间、多个所述第二外围耐压区沟槽之间以及多个所述第二外围耐压区沟槽上设置接触孔。该MOSFET器件沟槽终端采用等电位沟槽耐压环阵列的方式提升器件耐压，外围耐压区沟槽阵列与有源区沟槽同时形成，且外围耐压区沟槽阵列与有源区沟槽内的栅氧化层和多晶硅层同时生长和淀积，降低了制备工艺难度；再者，外围耐压区沟槽阵列包括的第一外围耐压区沟槽和第二外围耐压区沟槽之间的第二导电类型体区分别通过接触孔和金属层连接，可以实现多沟槽等电位；该MOSFET器件沟槽终端仅使用多个沟槽，离子注入，接触孔以及金属层四层光罩就能实现沟槽MOSFET器件的制作，能明显降低制造工艺难度和生产成本。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (9)

1.一种MOSFET器件沟槽终端，其特征在于，所述终端包括：有源区沟槽，一个第一外围耐压区沟槽，多个第二外围耐压区沟槽，第一导电类型漂移层、第二导电类型体区、第一导电类型源区、二氧化硅层以及设于所述二氧化硅上的金属层，截止环区沟槽；
所述第一导电类型漂移层上设置所述有源区沟槽、所述第一外围耐压区沟槽和所述第二外围耐压区沟槽，所述第一外围耐压区沟槽位于所述有源区沟槽和所述第二外围耐压区沟槽之间；其中，所述第一外围耐压区沟槽为悬浮状；
所述有源区沟槽远离所述第一外围耐压区沟槽的一侧设置所述第一导电类型源区，所述第一导电类型源区的底部与所述第二导电类型体区的上表面相接触；
所述第一外围耐压区沟槽与所述第二外围耐压区沟槽之间、多个所述第二外围耐压区沟槽之间以及多个所述第二外围耐压区沟槽上设置接触孔；
每一个所述第二外围耐压区沟槽和临接该一个第二外围耐压区沟槽且靠近所述有源区沟槽一侧的第二导电类型体区通过所述接触孔连接；
其中，所述二氧化硅层设于所述第一外围耐压区沟槽和所述多个第二外围耐压区沟槽之上，所述金属层设于所述二氧化硅层之上；
所述接触孔设有金属层。
2.如权利要求1所述的MOSFET器件沟槽终端，其特征在于，还包括外围耐压区沟槽阵列金属层；
所述一个第一外围耐压区沟槽与所述一个第二外围耐压区沟槽之间、与所述一个第一外围耐压区沟槽相邻的所述一个第二外围耐压区沟槽上设置的所述接触孔为外围耐压区沟槽阵列接触孔中的第一组接触孔。
3.如权利要求2所述的MOSFET器件沟槽终端，其特征在于，所述外围耐压区沟槽阵列接触孔包括多组接触孔。
4.如权利要求1所述的MOSFET器件沟槽终端，其特征在于，还包括源极区金属层和外围截止区金属层；
所述源极区金属层通过设置在所述有源区沟槽之间的有源区接触孔与所述第二导电类型体区相接触；
所述外围截止区金属层通过设置在所述截止环区沟槽上的外围截止区接触孔和所述截止环区沟槽一侧的外围截止区接触孔分别与所述截止环区沟槽的多晶硅层和所述第一导电类型源区相接触。
5.如权利要求1所述的MOSFET器件沟槽终端，其特征在于，还包括截止环区沟槽；
所述第一外围耐压区沟槽和所述第二外围耐压区沟槽组成外围耐压沟槽区阵列；
所述截止环区沟槽位于所述外围耐压区沟槽阵列的一侧，且远离所述有源区沟槽；
所述截止环区沟槽的宽度大于第二外围耐压区沟槽的宽度，所述截止环区沟槽的深度大于所述第二外围耐压区沟槽的深度；
所述第二外围耐压区沟槽的宽度与所述第一外围耐压区沟槽的宽度相等，所述第二外围耐压区沟槽的深度与所述第一外围耐压区沟槽的深度相等。
6.一种MOSFET器件沟槽终端的制备方法，其特征在于，用于制备得到如权利要求1-5任意一项所述的终端；所述制备方法包括：
通过光刻方法在第一导电类型漂移层内同时形成有源区沟槽、第一外围耐压区沟槽和第二外围耐压区沟槽；其中，所述第一外围耐压区沟槽为悬浮状；
在所述第一导电类型漂移层上、所述有源区沟槽内、所述第一外围耐压区沟槽和所述第二外围耐压区沟槽内形成栅极氧化层后，继续在所述有源区沟槽内所述第一外围耐压区沟槽和所述第二外围耐压区沟槽内形成第一导电类多晶硅层；
通过第一次离子注入在所述有源区沟槽之间、所述第一外围耐压区沟槽和第二外围耐压区沟槽之间、多个第二外围耐压区沟槽之间、以及所述有源区沟槽与第一外围耐压区沟槽之间形成所述第二导电类型体区；通过第二次离子注入在所述有源区沟槽远离所述第一外围耐压区沟槽的一侧形成第一导电类型源区；其中，所述第一外围耐压区沟槽位于所述有源区沟槽和所述第二外围耐压区沟槽之间，所述第一导电类型源区位于所述有源区沟槽远离所述第一外围耐压区沟槽的一侧；
通过淀积工艺在所述有源区沟槽、所述第一外围耐压区沟槽和多个所述第二外围耐压区沟槽和所述第二导电类型体区上形成二氧化硅层，通过光刻工艺在所述二氧化硅层上形成多个所述接触孔；
所述接触孔形成在所述有源区沟槽之间、所述第一外围耐压区沟槽和所述第二外围耐压区沟槽之间、多个第二外围耐压区沟槽之间、所述第二外围耐压区沟槽上，通过所述接触孔形成源极区金属层和外围耐压区沟槽阵列金属层。
7.如权利要求6所述的制备方法，其特征在于，所述在所述有源区沟槽内所述第一外围耐压区沟槽和所述第二外围耐压区沟槽内形成第一导电类多晶硅层之后，还包括：
通过光刻去掉所述有源区沟槽、所述第一外围耐压区沟槽和所述第二外围耐压区沟槽表面的所述第一导电类多晶硅层。
8.如权利要求6所述的制备方法，其特征在于，所述在所述有源区沟槽之间、所述第一外围耐压区沟槽和所述第二外围耐压区沟槽之间、多个所述第二外围耐压区沟槽之间、所述第二外围耐压区沟槽上形成接触孔，通过所述接触孔形成源极区金属层和外围耐压区沟槽阵列金属层，具体包括：
通过淀积工艺在所述有源区沟槽上所述第一外围耐压区沟槽和所述第二外围耐压区沟槽上形成二氧化硅层，通过光刻工艺在所述二氧化硅层上形成多个接触孔；
位于所述有源区沟槽之间的有源区接触孔的下端与所述第二导电类型体区相接触，上端与金属层接触形成源极区金属层；
位于所述第一外围耐压区沟槽与所述第二外围耐压区沟槽之间、多个所述第二外围耐压区沟槽之间的接触孔的下端与所述第二导电类型体区相接触；
位于所述第一外围耐压区沟槽与所述第二外围耐压区沟槽之间、多个所述第二外围耐压区沟槽之间以及多个所述第二外围耐压区沟槽上的接触孔与金属层接触形成多组接触孔，多组接触孔组成所述外围耐压区沟槽阵列接触孔。
9.如权利要求6所述的制备方法，其特征在于，还包括在所述第二外围耐压区沟槽的一侧且远离所述第一外围耐压区沟槽形成截止环。
CN202111046492.4A 2021-09-06 2021-09-06 一种mosfet器件沟槽终端及制备方法 Active CN113764527B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111046492.4A CN113764527B (zh) 2021-09-06 2021-09-06 一种mosfet器件沟槽终端及制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111046492.4A CN113764527B (zh) 2021-09-06 2021-09-06 一种mosfet器件沟槽终端及制备方法

Publications (2)

Publication Number Publication Date
CN113764527A CN113764527A (zh) 2021-12-07
CN113764527B true CN113764527B (zh) 2023-03-24

Family

ID=78793587

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111046492.4A Active CN113764527B (zh) 2021-09-06 2021-09-06 一种mosfet器件沟槽终端及制备方法

Country Status (1)

Country Link
CN (1) CN113764527B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115188822A (zh) * 2022-09-13 2022-10-14 华羿微电子股份有限公司 沟槽型mosfet终端
CN117059669B (zh) * 2023-10-09 2024-02-06 华羿微电子股份有限公司 一种屏蔽栅型mosfet终端结构及制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103579346A (zh) * 2012-07-30 2014-02-12 万国半导体股份有限公司 用于高压场平衡金属氧化物场效应晶体管的端接结构及其制备方法
CN103872097A (zh) * 2012-12-14 2014-06-18 三星电机株式会社 功率半导体设备及其制造方法
CN108321187A (zh) * 2018-04-08 2018-07-24 无锡新洁能股份有限公司 一种带沟槽的终端结构
CN111129129A (zh) * 2018-10-30 2020-05-08 株洲中车时代电气股份有限公司 陪栅浮空型沟槽栅igbt芯片

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102254826B (zh) * 2010-05-18 2014-02-26 万国半导体股份有限公司 带通道截止沟槽的双栅极氧化物沟槽mosfet及三或四掩膜工艺
DE102019125007B4 (de) * 2019-09-17 2022-06-30 Infineon Technologies Ag RC-IGBT mit einem IGBT-Bereich und einem Diodenbereich und Verfahren zur Herstellung eines RC-IGBT
US11355628B2 (en) * 2019-11-17 2022-06-07 Littelfuse, Inc. Semiconductor device having junction termination structure and method of formation
CN112271211B (zh) * 2020-11-02 2024-01-09 龙腾半导体股份有限公司 分段式复合场板的终端结构

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103579346A (zh) * 2012-07-30 2014-02-12 万国半导体股份有限公司 用于高压场平衡金属氧化物场效应晶体管的端接结构及其制备方法
CN103872097A (zh) * 2012-12-14 2014-06-18 三星电机株式会社 功率半导体设备及其制造方法
CN108321187A (zh) * 2018-04-08 2018-07-24 无锡新洁能股份有限公司 一种带沟槽的终端结构
CN111129129A (zh) * 2018-10-30 2020-05-08 株洲中车时代电气股份有限公司 陪栅浮空型沟槽栅igbt芯片

Also Published As

Publication number Publication date
CN113764527A (zh) 2021-12-07

Similar Documents

Publication Publication Date Title
CN102412260B (zh) 超级结半导体器件的终端保护结构及制作方法
CN111081779B (zh) 一种屏蔽栅沟槽式mosfet及其制造方法
CN113471291B (zh) 一种超结器件及其制造方法
CN113764527B (zh) 一种mosfet器件沟槽终端及制备方法
CN113555354B (zh) 一种集成sbd的沟槽终端结构及其制备方法
CN113053738A (zh) 一种分裂栅型沟槽mos器件及其制备方法
CN112820776A (zh) 一种提高防静电能力的mosfet器件及制造方法
CN111029408A (zh) 一种集成esd的vdmos器件及制备方法
CN114464667A (zh) 一种可优化终端电场的屏蔽栅沟槽mosfet结构及其制造方法
JP4550182B2 (ja) 高密度ｍｏｓ技術パワーデバイス構造
CN116598354A (zh) 一种基于多边形元胞的沟槽型功率mosfet器件及工艺流程
CN103022155A (zh) 一种沟槽mos结构肖特基二极管及其制备方法
CN211017088U (zh) 一种集成esd的vdmos器件
CN111199970B (zh) 用于静电防护的晶体管结构及其制造方法
CN115020240A (zh) 一种低压超结沟槽mos器件的制备方法及结构
CN111799332A (zh) 一种沟槽mosfet器件及制备方法
CN110047831B (zh) 一种半导体功率器件及其制备方法
CN111192871B (zh) 用于静电防护的晶体管结构及其制造方法
CN114023649A (zh) 超级结器件的制造方法
CN109148557B (zh) 超结器件及其制造方法
CN212587512U (zh) 一种沟槽mosfet器件
CN113937150B (zh) 半导体功率器件的制造方法
CN213601874U (zh) 一种mosfet器件
CN117059669B (zh) 一种屏蔽栅型mosfet终端结构及制作方法
US11855136B2 (en) Super junction semiconductor device and method of manufacturing the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant