CN115188822A - 沟槽型mosfet终端 - Google Patents

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Abstract

本发明公开了沟槽型MOSFET终端，涉及半导体功率器件技术领域。包括：源极区金属层，栅极区金属层，截止区金属层，依次设置在第一导电外延层内的接地沟槽，悬空沟槽和截止区沟槽；所述源极区金属层通过第四接触孔与位于所述接地沟槽的第一多晶硅层接触；所述截止区金属层通过第五接触孔与位于所述截止区沟槽的栅氧化层接触；所述悬空沟槽位于所述截止区沟槽与所述接地沟槽之间；所述截止区金属层通过第六接触孔与位于所述截止区沟槽一侧的第一导电类型源区接触。

Description

沟槽型MOSFET终端
技术领域
本发明涉及半导体功率器件技术领域，更具体的涉及沟槽型MOSFET终端。
背景技术
对于传统的功率器件的终端设计，针对不同耐压情况可以使用不同的场限环个数来设计，但需要仔细设计环宽与环间距。一般情况下，击穿电压随着环的个数增加而增大，但是当环个数增加到一定程度后再增加个数对电压的提升效果越来越不明显，并且会大量浪费芯片面积。
发明内容
本发明实施例提供沟槽型MOSFET终端，可以在有源区外围设置垂直沟槽保护环，以减小终端区域的电场曲率，从而增加击穿电压。
本发明实施例提供沟槽型MOSFET终端，包括：源极区金属层，栅极区金属层，截止区金属层，依次设置在第一导电外延层内的接地沟槽，悬空沟槽和截止区沟槽；
所述源极区金属层通过第四接触孔与位于所述接地沟槽的第一多晶硅层接触；
所述截止区金属层通过第五接触孔与位于所述截止区沟槽的栅氧化层接触；
所述悬空沟槽位于所述截止区沟槽与所述接地沟槽之间；
所述截止区金属层通过第六接触孔与位于所述截止区沟槽一侧的第一导电类型源区接触。
优选地，还包括终端区沟槽；
所述终端区沟槽位于所述接地沟槽的一侧；
所述接地沟槽分别与相邻的终端区沟槽之间的间距和与相邻的悬空沟槽之间的间距相等。
优选地，所述悬空沟槽包括两个，终端区沟槽包括第一终端沟槽，第二终端沟槽和第三终端沟槽；
所述接地沟槽与相邻的悬空沟槽之间的间距和两个相邻的悬空沟槽之间的间距相等；
所述第二终端沟槽分别与相邻的第一终端沟槽之间的间距和与相邻的第三终端沟槽之间的间距相等，且所述接地沟槽与相邻的第三终端沟槽之间的间距和第三终端沟槽与第二终端沟槽之间的间距相等。
优选地，还包括第二导电类型体区；
第一终端沟槽，第二终端沟槽和第三终端沟槽依次设置在第一导电外延层内，且第三终端沟槽与接地沟槽相邻；
所述第二导电类型体区位于第一终端沟槽的两侧以及所述第二终端沟槽和所述第三终端沟槽之间；
所述第一导电类型源区位于所述第一终端沟槽的两侧，且位于所述第二导电类型体区的上层。
优选地，还包括第一接触孔，第二接触孔和第三接触孔；第一接触孔，第二接触孔和第三接触孔的一端均与所述源极区金属层相接触；
所述第一接触孔位于第一终端沟槽的两侧，其另一端贯穿第一导电类型源区与第二导电类型体区接触；
所述第二接触孔位于第二终端沟槽和第三终端沟槽之间，其另一端与第二导电类型体区接触；
所述第三接触孔的另一端与位于第三终端沟槽的第一多晶硅层接触，其中，位于所述第三终端沟槽的所述第一多晶硅层的上方还包括栅氧化层。
优选地，所述第一终端沟槽的内部从下至上分为第一下部分和第一上部分；第一下部分从外至内依次为栅氧化层和第一多晶硅层，第一上部分从外至内依次为栅氧化层和第二多晶硅层，所述第一上部分和所述第一下部分之间设置栅氧化层；
所述第二终端沟槽的内部从下至上分为第二下部分和第二上部分；第二下部分从外至内依次为栅氧化层和第一多晶硅层，第二上部分从外至内依次为栅氧化层和第二多晶硅层，所述第二上部分和所述第二下部分之间设置栅氧化层。
优选地，所述第三终端沟槽的内部从下至上分为第三下部分和第三上部分；
所述第三下部分从外至内依次为栅氧化层和第一多晶硅层；
第三上部分以第一多晶硅层为中心分为靠近第二终端沟槽的一侧和靠近接地沟槽的一侧；
靠近第二终端沟槽的一侧从外至内依次为栅氧化层，第二多晶硅层，栅氧化层；靠近接地沟槽的一侧包括栅氧化层。
优选地，所述悬空沟槽的内部从上至下分为悬空上部分和悬空下部分；悬空上部分为栅氧化层，悬空下部分从外至内依次为栅氧化层和第一多晶硅层。
优选地，所述截止区沟槽的内部从上至下分为截止上部分和截止下部分；截止上部分为栅氧化层，截止下部分从外至内依次为栅氧化层和第一多晶硅层。
优选地，所述栅极区金属层的宽度大于10微米；
所述栅极区金属层与源极区金属层之间的间距大于3微米，所述栅极区金属层与所述截止区金属层之间的间距大于3微米。
本发明实施例提供沟槽型MOSFET终端，包括：源极区金属层，栅极区金属层，截止区金属层，依次设置在第一导电外延层内的接地沟槽，悬空沟槽和截止区沟槽；所述源极区金属层通过第四接触孔与位于所述接地沟槽的第一多晶硅层接触；所述截止区金属层通过第五接触孔与位于所述截止区沟槽的栅氧化层接触；所述悬空沟槽位于所述截止区沟槽与所述接地沟槽之间；所述截止区金属层通过第六接触孔与位于所述截止区沟槽一侧的第一导电类型源区接触。该器件提供的接地沟槽，其通过第四接触孔与源极区金属层电联接，在接地沟槽和截止区沟槽之间设置悬空沟槽，通过这种设置，能够减少终端区域电场曲率，增加击穿电压，也可以减少终端面积和减少器件的制备成本。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的沟槽型MOSFET终端结构示意图；
其中，第一导电外延层101，终端区沟槽102-1，接地沟槽102-2，悬空沟槽102-3，截止区沟槽103，栅氧化层104，第一多晶硅层105，第二多晶硅层106，第二导电类型体区107，第一导电类型源区108，源极区金属层109，栅极区金属层110，截止区金属层111，第一接触孔112-1，第二接触孔112-2，第三接触孔112-3，第四接触孔112-4，第五接触孔112-5，第六接触孔112-6，介质层113。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1为本发明实施例提供的沟槽型MOSFET终端结构示意图；如图1所示，该沟槽型MOSFET终端主要包括接地沟槽（grounded Trench）102-2，悬空沟槽（floating trench）102-3，截止区沟槽103，源极区金属层109，栅极区金属层110和截止区金属层111。
具体地，第一导电外延层101内依次设置悬空沟槽102-3，接地沟槽102-2和截止区沟槽103，第一导电外延层101的上方依次设置源极区金属层109，栅极区金属层110和截止区金属层111。其中，悬空沟槽102-3和接地沟槽102-2位于源极区金属层109的下方，截止区沟槽103位于截止区金属层111的下方。
在本发明实施例中，源极区金属层109通过接触孔与接地沟槽102-2电联接，截止区金属层111通过接触孔与截止区沟槽103电联接。在此，为了对设置在源极区金属层109和截止区金属层111之间的接触孔进行区分，将与源极区金属层109和截止区金属层111连接的接触孔依次命名为第一接触孔112-1，第二接触孔112-2，第三接触孔112-3，第四接触孔112-4，第五接触孔112-5等。
具体地，接地沟槽102-2和截止区沟槽103均位于第一导电外延层101内，且接地沟槽102-2位于源极区金属层109的正下方，截止区沟槽103位于截止区金属层111的正下方。进一步地，源极区金属层109通过第四接触孔112-4与位于接地沟槽102-2的第一多晶硅层105接触；需要说明的是，上述第四接触孔112-4，仅仅为与源极区金属层109电联接的多个接触孔中的一个。
进一步地，截止区金属层111通过第五接触孔112-5与位于截止区沟槽103的栅氧化层104接触。需要说明的是，截止区沟槽103的数量包括有多个，即截止区金属层111通过第五接触孔112-5与位于每个截止区沟槽103的栅氧化层104接触。
在本发明实施例中，在截止区沟槽103和接地沟槽102-2之间还包括有悬空沟槽102-3，且悬空沟槽102-3和接地沟槽102-2均位于源极区金属层109的下方。在本发明实施例中，位于源极区金属层109下方的悬空沟槽102-3，因其未与源极区金属层109通过接触孔电联接，因此，称为悬空沟槽102-3；而与悬空沟槽102-3相邻的接地沟槽102-2，因其通过第四接触孔112-4与源极区金属层109电联接，因此称为接地沟槽102-2。
进一步地，截止区金属层111还通过第六接触孔112-6与位于所述截止区沟槽103一侧的第一导电类型源区108接触。
在本发明实施例中，由于接地沟槽102-2通过第四接触孔112-4与源极区金属层109电联接，在接地沟槽102-2和截止区沟槽103之间设置悬空沟槽102-3，通过这种设置能够减少终端区域电场曲率，增加击穿电压，同时减少终端面积和减少器件的制备成本。
示例地，本发明实施例提供的沟槽型MOSFET终端，还包括有终端区沟槽102-1，如图1所示，终端区沟槽102-1位于第一导电外延层101内，其与接地沟槽102-2相邻，且终端区沟槽102-1，接地沟槽102-2和悬空沟槽102-3均位于源极区金属层109的正下方。
在本发明实施例中，为了能够实现电荷平衡，优选地，设置在源极区金属层109下方的终端区沟槽102-1，接地沟槽102-2和悬空沟槽102-3之间的间距相等。
进一步地，本发明实施例提供的悬空沟槽102-3包括两个，终端区沟槽102-1包括三个，分别为第一终端沟槽，第二终端沟槽和第三终端沟槽。为了能够实现电荷平衡，优选地，第二终端沟槽分别与相邻的第一终端沟槽之间的间距和与相邻的第三终端沟槽之间的间距相等；进一步地，第二终端沟槽分别与相邻的第一终端沟槽之间的间距和与相邻的第三终端沟槽之间的间距相等，且接地沟槽102-2与相邻的第三终端沟槽之间的间距和第三终端沟槽与第二终端沟槽之间的间距相等；接地沟槽102-2与相邻的悬空沟槽102-3之间的间距和两个相邻的悬空沟槽102-2之间的间距相等。
举例来说，若第二终端沟槽分别与相邻的第一终端沟槽之间的间距和与相邻的第三终端沟槽之间的间距为N，第三终端沟槽和接地沟槽102-2之间的间距也为N，两个悬空沟槽102-3之间的间距也为N，悬空沟槽102-3和接地沟槽102-2之间的间距也为N。这里的N为自然数。即位于源极区金属层109下方的终端区沟槽102-1，接地沟槽102-2和多个悬空沟槽102-3之间的间距均相等。
示例地，本发明实施例提供沟槽型MOSFET终端，还包括第二导电类型体区107。
如图1所示，第一终端沟槽，第二终端沟槽和第三终端沟槽依次设置在第一导电外延层101内，且第三终端沟槽与接地沟槽102-2相邻。进一步地，本发明实施例提供的第二导电类型体区107，其包括三部分，分别为设置在第一终端沟槽的两侧的两个部分以及设置在第二终端沟槽与所述第三终端沟槽之间的一部分。需要说明的是，这里的第二导电类型体区107，均位于第一导电外延层101内。
进一步地，本发明实施例提供的第一导电类型源区108，其也包括三部分，分别为设置在第一终端沟槽的两侧的两个部分，和设置在截止区沟槽103远离悬空沟槽102-3一侧的一部分。需要说明的是，设置在第一终端沟槽的两侧的第一导电类型源区108，其分别位于第二导电类型体区107的上层，而设置在截止区沟槽103远离悬空沟槽102-3一侧的第一导电类型源区108，其位于第一导电外延层101内。
示例地，本发明实施例提供沟槽型MOSFET终端，还包括第一接触孔112-1，第二接触孔112-2和第三接触孔112-3。这里的第一接触孔112-1，第二接触孔112-2和第三接触孔112-3均位于源极区金属层109的下方，其一端均与源极区金属层109相接触。
具体地，第一接触孔112-1位于第一终端沟槽的两侧，其另一端贯穿第一导电类型源区108与第二导电类型体区107接触，第二接触孔112-2位于第二终端沟槽和第三终端沟槽之间，其另一端与第二导电类型体区107接触；第三接触孔112-3的另一端与位于第三终端沟槽的第一多晶硅层105接触。
需要说明的是，这里的第一接触孔112-1的数量包括两个，即两个第一接触孔112-1的一端分别与源极区金属层109相接触，另一端分别贯穿位于第一终端沟槽两侧的第一导电类型源区108与第二导电类型体区107接触。再者，位于第三终端沟槽内部的第一多晶硅层105的上方还包括栅氧化层104，即第三接触孔112-3的另一端贯穿位于第三终端沟槽内部的栅氧化层104与第一多晶硅层105接触。
在本发明实施例中，终端区沟槽102-1包括的第一终端沟槽，其内部从下至上分为第一下部分和第一上部分，具体地，第一下部分从外至内依次为栅氧化层104和第一多晶硅层105；相应地，第一上部分从外至内依次为栅氧化层104和第二多晶硅层106；需要说明的是，第一上部分和第一下部分之间还包括有一层栅氧化层104。
进一步地，终端区沟槽102-1包括的第二终端沟槽，其结构与第一终端沟槽一样，具体地，其内部从下至上分为第二下部分和第二上部分，其中，第二下部分从外至内依次为栅氧化层104和第一多晶硅层105；相应地，第二上部分从外至内依次为栅氧化层104和第二多晶硅层106；且第二上部分和第二下部分之间还包括一层栅氧化层104。
进一步地，终端区沟槽102-1包括的第三终端沟槽，其内部从下至上分为第三下部分和第三上部分，具体地，第三下部分从外至内依次为栅氧化层104和第一多晶硅层105，而第三上部分则以第一多晶硅层105为中心，分为靠近第二终端沟槽的一侧和靠近接地沟槽102-2的一侧，其中，靠近第二终端沟槽的一侧从外至内依次为栅氧化层104，第二多晶硅层106和栅氧化层104；靠近接地沟槽102-2的一侧只包括栅氧化层104。换言之，若从靠近第二终端沟槽的一侧移动到靠近接地沟槽102-2的一侧，则依次包括栅氧化层104，第二多晶硅层106，栅氧化层104，第一多晶硅层105和栅氧化层104；相应地，若从靠近接地沟槽102-2的一侧移动到靠近第二终端沟槽的一侧，则依次包括栅氧化层104，第一多晶硅层105，栅氧化层104，第二多晶硅层106和氧化层104。需要说明的是，第三终端沟槽的一侧与第二终端沟槽相邻，另一侧与接地沟槽相邻。
在本发明实施例中，位于第一终端沟槽的第一上部分，其和介质层113之间还包括一层栅氧化层104，即第一终端沟槽的内部上表面设置一层栅氧化层104，同样地，第二终端沟槽和第三终端沟槽的内部上表面也设置一层栅氧化层104。
在本发明实施例中，悬空沟槽102-3的内部从上至下分为悬空上部分和悬空下部分，其中，悬空上部分为栅氧化层104，悬空下部分从外至内依次为栅氧化层104和第一多晶硅层105。
需要说明的是，截止区沟槽103的内部结构和悬空沟槽102-3的内部结构一致，即截止区沟槽103从上至下也分为截止上部分和截止下部分，截止上部分为栅氧化层104，截止下部分从外至内依次为栅氧化层104和第一多晶硅层105。
在本发明实施例中，位于第一终端沟槽，第二终端沟槽，第三终端沟槽，接地沟槽102-2，悬空沟槽102-3和截止区沟槽103内的第一多晶硅层105，其在同一个工艺下制备完成；位于第一终端沟槽，第二终端沟槽和第三终端沟槽内的第二多晶硅层106，其在同一个工艺下制备完成，不需要制备额外的光刻胶层。
在本发明实施例中，栅极区金属层110位于源极区金属层109和截止区金属层111之间，其中，栅极区金属层110与源极区金属层109之间的间距大于3微米；栅极区金属层110与截止区金属层111之间的间距也大于3微米。进一步地，为了降低器件的栅极电阻，栅极区金属层110的宽度可以大于10微米。
本发明实施例提供的沟槽型MOSFET终端，当位于源极区金属层109下方的终端区域有三种类型沟槽保护环（终端区沟槽102-1，接地沟槽102-2和悬空沟槽102-3）的条件下，击穿电压可以达到170V左右；当终端区域只有两种类型沟槽保护环（终端区沟槽102-1和接地沟槽102-2）的条件下，其击穿电压只有150V左右。
综上所述，本发明实施例提供沟槽型MOSFET终端，包括：源极区金属层，栅极区金属层，截止区金属层，依次设置在第一导电外延层内的接地沟槽，悬空沟槽和截止区沟槽；所述源极区金属层通过第四接触孔与位于所述接地沟槽的第一多晶硅层接触；所述截止区金属层通过第五接触孔与位于所述截止区沟槽的栅氧化层接触；所述悬空沟槽位于所述截止区沟槽与所述接地沟槽之间；所述截止区金属层通过第六接触孔与位于所述截止区沟槽一侧的第一导电类型源区接触。该器件提供的接地沟槽，其通过第四接触孔与源极区金属层电联接，在接地沟槽和截止区沟槽之间设置悬空沟槽，通过这种设置，能够减少终端区域电场曲率，增加击穿电压，也可以减少终端面积和减少器件的制备成本。进一步地，位于源极区金属层下方的终端区沟槽，接地沟槽和悬空沟槽，它们之间的间距均相等，能够实现电荷平衡。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.沟槽型MOSFET终端，其特征在于，包括：源极区金属层，栅极区金属层，截止区金属层，依次设置在第一导电外延层内的接地沟槽，悬空沟槽和截止区沟槽；
所述源极区金属层通过第四接触孔与位于所述接地沟槽的第一多晶硅层接触；
所述截止区金属层通过第五接触孔与位于所述截止区沟槽的栅氧化层接触；
所述悬空沟槽位于所述截止区沟槽与所述接地沟槽之间；
所述截止区金属层通过第六接触孔与位于所述截止区沟槽一侧的第一导电类型源区接触。
2.如权利要求1所述的沟槽型MOSFET终端，其特征在于，还包括终端区沟槽；
所述终端区沟槽位于所述接地沟槽的一侧；
所述接地沟槽分别与相邻的终端区沟槽之间的间距和与相邻的悬空沟槽之间的间距相等。
3.如权利要求2所述的沟槽型MOSFET终端，其特征在于，所述悬空沟槽包括两个，终端区沟槽包括第一终端沟槽，第二终端沟槽和第三终端沟槽；
所述接地沟槽与相邻的悬空沟槽之间的间距和两个相邻的悬空沟槽之间的间距相等；
所述第二终端沟槽分别与相邻的第一终端沟槽之间的间距和与相邻的第三终端沟槽之间的间距相等，且所述接地沟槽与相邻的第三终端沟槽之间的间距和第三终端沟槽与第二终端沟槽之间的间距相等。
4.如权利要求3所述的沟槽型MOSFET终端，其特征在于，还包括第二导电类型体区；
第一终端沟槽，第二终端沟槽和第三终端沟槽依次设置在第一导电外延层内，且第三终端沟槽与接地沟槽相邻；
所述第二导电类型体区位于第一终端沟槽的两侧以及所述第二终端沟槽和所述第三终端沟槽之间；
所述第一导电类型源区位于所述第一终端沟槽的两侧，且位于所述第二导电类型体区的上层。
5.如权利要求4所述的沟槽型MOSFET终端，其特征在于，还包括第一接触孔，第二接触孔和第三接触孔；第一接触孔，第二接触孔和第三接触孔的一端均与所述源极区金属层相接触；
所述第一接触孔位于第一终端沟槽的两侧，其另一端贯穿第一导电类型源区与第二导电类型体区接触；
所述第二接触孔位于第二终端沟槽和第三终端沟槽之间，其另一端与第二导电类型体区接触；
所述第三接触孔的另一端与位于第三终端沟槽的第一多晶硅层接触，其中，位于所述第三终端沟槽的所述第一多晶硅层的上方还包括栅氧化层。
6.如权利要求4所述的沟槽型MOSFET终端，其特征在于，所述第一终端沟槽的内部从下至上分为第一下部分和第一上部分；第一下部分从外至内依次为栅氧化层和第一多晶硅层，第一上部分从外至内依次为栅氧化层和第二多晶硅层，所述第一上部分和所述第一下部分之间设置栅氧化层；
所述第二终端沟槽的内部从下至上分为第二下部分和第二上部分；第二下部分从外至内依次为栅氧化层和第一多晶硅层，第二上部分从外至内依次为栅氧化层和第二多晶硅层，所述第二上部分和所述第二下部分之间设置栅氧化层。
7.如权利要求4所述的沟槽型MOSFET终端，其特征在于，所述第三终端沟槽的内部从下至上分为第三下部分和第三上部分；
所述第三下部分从外至内依次为栅氧化层和第一多晶硅层；
第三上部分以第一多晶硅层为中心分为靠近第二终端沟槽的一侧和靠近接地沟槽的一侧；
靠近第二终端沟槽的一侧从外至内依次为栅氧化层，第二多晶硅层，栅氧化层；靠近接地沟槽的一侧包括栅氧化层。
8.如权利要求1所述的沟槽型MOSFET终端，其特征在于，所述悬空沟槽的内部从上至下分为悬空上部分和悬空下部分；悬空上部分为栅氧化层，悬空下部分从外至内依次为栅氧化层和第一多晶硅层。
9.如权利要求1所述的沟槽型MOSFET终端，其特征在于，所述截止区沟槽的内部从上至下分为截止上部分和截止下部分；截止上部分为栅氧化层，截止下部分从外至内依次为栅氧化层和第一多晶硅层。
10.如权利要求1所述的沟槽型MOSFET终端，其特征在于，所述栅极区金属层的宽度大于10微米；
所述栅极区金属层与源极区金属层之间的间距大于3微米，所述栅极区金属层与所述截止区金属层之间的间距大于3微米。
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