KR20060040592A - 에지 종단 구조체를 갖는 반도체 장치 및 그 형성 방법 - Google Patents

에지 종단 구조체를 갖는 반도체 장치 및 그 형성 방법 Download PDF

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KR20060040592A
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레이몬드 제이 그로버
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은 활성 영역(7)과 이 활성 영역을 둘러싸는 종단 구조(16)를 포함하는 반도체 바디(22)를 갖는 반도체 장치와 그 제조 방법에 관한 것이다. 본 발명은 특히 활성 영역의 트렌치 전극을 갖는 장치에 대한 종단 구조에 관한 것이다. 이 종단 구조는 직렬 접속되며 활성 영역으로부터 상기 반도체 바디의 주변 에지(42)를 향해 연장되는 복수의 횡방향 트렌치-게이트 트랜지스터 장치(2a 내지 2d)를 포함한다. 횡형 장치는 활성 영역과 주변 에지 사이의 전압 차가 횡형 장치 양단에 분배되도록 배열된다. 종단 구조는 콤팩트하며 이 구조의 형상은 활성 영역의 형상과 동일한 공정 단계에서 형성할 수 있다.

Description

에지 종단 구조체를 갖는 반도체 장치 및 그 형성 방법{SEMICONDUCTOR DEVICE HAVING AN EDGE TERMINATION STRUCTURE AND METHOD OF MANUFACTURE THEREOF}
본 발명은 예를 들어 절연 게이트 전계 효과 파워 트랜지스터(공통적으로 "MOSFET"라 불림), 절연 게이트 바이폴라 트랜지스터(공통적으로 "IGBT"라 불림) 또는 쇼트키 정류기와 같은 반도체 소자용 필드 종단 구조 및 그 구조 방법에 관한 것이다.
일반적으로, 반도체 장치는 내부에 활성 구조를 갖는 활성 영역을 포함하는 반도체 바디를 포함한다. 본 발명은 활성 영역의 트렌치 전극 구조를 갖는 장치에 관한 것이다. 활성 영역 주변에서의 장치의 때 이른 브레이크다운을 피하기 위해, 활성 영역을 둘러싸서 과도하게 높은 전기장의 발생을 방지하는 필드 종단 구조가 필요한 경우가 자주 있다. 부동 필드 평판(floating field plates) 및 부동 필드 링(floating field rings)과 같은 여러 필드 종단 구조가 이 기술 분야에 알려져 있다. 이들 구조는 예를 들어 B.J. Baliga가 1996년도에 저술한 "Power Semiconductor Devices"의 81쪽 내지 113쪽에 개시되어 있으며, 본 명세서에서 그 전체를 참조한다.
본 발명은 활성 영역의 트렌치 전극 구조를 갖는 장치용으로 사용되며 종단 구조를 형성하는 데 요구되는 추가 공정을 최소화하는 종단 구조를 제공하는 것을 목적으로 한다.
본 발명은, 활성 영역과 활성 영역을 둘러싸는 종단 구조체를 포함하는 반도체 바디를 구비한 반도체 장치로서, 종단 구조체는 직렬 접속되며 활성 영역으로부터 반도체 바디의 주변 에지를 향해 연장되는 복수의 횡방향 트렌치 게이트 트랜지스터 장치를 포함하고, 각 횡형 장치는 게이트 절연 재료층에 의해 반도체 바디로부터 분리되는 게이트 전극을 내부에 갖는 트렌치를 포함하며, 횡형 장치의 트렌치, 게이트 전극 및 게이트 절연 재료층은 활성 영역의 장치의 트렌치, 내부의 절연된 전극 및 절연된 전극을 절연하는 재료층과 동일한 각 공정 단계에서 형성되고, 횡형 장치의 게이트 전극은 제 1 도전형의 영역 및 일부는 제 2의 반대 도전형의 하위 영역을 통해 연장되며, 각 횡형 장치는 활성 영역에 근접한 횡형 장치의 측면의 자신의 게이트 전극과 제 1 도전형 영역 사이의 전기 전도 접속부를 포함하여, 활성 영역과 주변 에지 사이의 전압 차가 횡형 장치 양단에 분배되게 하는 반도체 장치를 제공한다.
본 발명에 따른 반도체 장치는 장치의 활성 영역의 트렌치 전극 형상과 동일한 공정 단계에서 형성되는 형상을 갖는 콤팩트한 종단 구조를 포함하여, 이들 종단 구조의 형상을 형성하기 위한 별도의 공정 단계를 추가할 필요가 없다.
전술한 방식으로 구성되는 횡형 장치에 있어서, 각 횡형 장치는 자신에 걸리는 전압이 그 임계 전압을 초과할 때에만 완전히 턴 온될 것이다. 따라서, 이 종단 구조는 횡형 장치의 각 임계 전압의 합에 이르는 크기의 전압을 지원할 수 있다. 사용에 있어서, 이 제한 이하의 전압에서, 각 횡형 장치는 무시할 수 있는 서브-임계 전류를 유도하고 양단에 걸리는 총 전압의 비율을 떨어뜨리는데, 이는 그 임계 전압보다 작다. 그러므로 인가되는 전압은 실질적으로 고르게 분배 또는 분할되어, 높은 전기장 피크를 방지한다.
바람직하게는, 활성 영역은 횡형 장치의 제 1 도전형 영역과 동일한 공정 단계에서 형성되는 제 1 도전형 영역을 갖는 장치를 포함한다. 이 방식에서, 종단 구조의 다른 형상이 활성 영역의 형상과 동일한 공정 단계에서 구성될 수 있다.
바람직한 실시예에서, 활성 영역 장치의 절연된 전극은 트렌치-게이트 트랜지스터 장치의 게이트 전극이며, 활성 영역 장치의 제 2 도전형 영역은 그 채널 수용 영역을 형성한다.
다른 실시예에서는, 활성 영역 장치의 절연된 전극은 쇼트키 정류기의 트렌치 전극이다.
절연 재료층은 트렌치 측벽의 적어도 일부 위에서보다 횡형 장치의 트렌치의 하부 위에서 더 두껍다. 이는 횡방향 트랜지스터 장치의 임계 전압을 증가시키는 기능을 하는데, 이는 상세히 후술할 바와 같이 턴 온될 때 장치 양단의 전압 강하를 증가시킨다.
또한, 횡형 장치의 게이트 트렌치 각각의 하부에 인접하는 제 2 도전형의 영역의 각 부분의 도핑 레벨은 제 2 도전형 영역의 나머지 부분의 도핑 레벨보다 높을 수 있다. 또한, 이는 횡방향 트랜지스터 장치의 임계 전압을 증가시키므로, 장치 양단의 전압 강하를 증가시킨다.
전술한 바와 같이 각 횡형 장치 양단에 지원될 수 있는 전압을 증가시키는 것은 결국 종단 구조의 브레이크다운 전압을 증가시키며, 주어진 브레이크다운 전압을 달성하는 데 요구되는 횡형 장치의 수를 감소시키게 하여, 종단 구조를 위해 필요한 영역을 더 감소시킨다.
전형적으로, 반도체 바디는 바디 평면에서 정사각형이다. 종단 구조가 차지하는 영역을 최소화하기 위해, 접속부는 바디의 하나 이상의 코너를 향해 제공될 수 있다. 그 후 인접 횡방향 트랜지스터들 사이의 공간이 부분적으로 증가되어 하나 이상의 코너에서만 접속부를 수용할 수 있다.
본 발명은, 활성 영역과 활성 영역을 둘러싸는 종단 구조체를 포함하는 반도체 바디를 구비한 반도체 장치 형성 방법으로서, 종단 구조체는 직렬 접속되며 활성 영역으로부터 반도체 바디의 주변 에지를 향해 연장되는 복수의 횡방향 트렌치 게이트 트랜지스터 장치를 포함하고, 각 횡형 장치는 게이트 절연 재료층에 의해 반도체 바디로부터 분리되는 게이트 전극을 내부에 갖는 트렌치를 포함하며, 횡형 장치의 게이트 전극은 제 1 도전형의 영역 및 일부는 제 2의 반대 도전형의 하위 영역을 통해 연장되며, 각 횡형 장치는 활성 영역에 근접한 횡형 장치의 측면의 자신의 게이트 전극과 제 1 도전형 영역 사이의 전기 전도 접속부를 포함하여, 활성 영역과 주변 에지 사이의 전압 차가 횡형 장치 양단에 분배되게 하고, 이 방법은 횡형 장치의 트렌치, 게이트 전극 및 게이트 절연 재료층을 활성 영역의 장치의 트렌치, 내부의 절연된 전극 및 절연된 전극을 절연하는 재료층과 동일한 각 공정 단계에서 형성하는 단계를 포함하는 반도체 장치 형성 방법을 제공한다.
바람직한 실시예에서, 이 방법은 횡형 장치의 제 1 도전형 영역과 동일한 공정 단계의 활성 영역의 장치의 제 1 도전형의 영역을 형성하는 단계를 포함한다.
또한, 이 종단 구조의 다른 형상이 후술할 바와 같이 활성 영역의 형상돠 동일한 공정 단계에서 구성될 수 있어서, 별도의 공정 단계를 추가할 필요가 없다.
첨부된 개략적인 도면을 참조하여 예시의 목적으로 본 발명의 실시예를 설명할 것이다.
도 1은 본 발명에 따른 종단 구조에서 함께 접속되는 트랜지스터 장치의 회로도를 도시하고 있다.
도 2는 본 발명의 일실시예에 따른 반도체 장치의 활성 영역 및 종단 구조의 단면도를 도시하고 있다.
도 3은 도 2의 반도체 장치의 코너 부분의 활성 영역 및 종단 구조의 단면도를 도시하고 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치의 활성 영역 및 종단 구 조의 단면도를 도시하고 있다.
도 5 및 6은 도 4의 반도체 장치의 다른 구성의 코너 부분의 활성 영역 및 종단 구조의 단면도를 도시하고 있다.
도 7 및 8은 본 발명의 일실시예에 따른 반도체 장치의 활성 영역 및 종단 구조의 일부의 평면도를 도시하고 있다.
도 9 내지 11은 본 발명의 다른 실시예에 따른 반도체 장치의 활성 영역 및 종단 구조의 단면도를 도시하고 있다.
도면은 개략적인 것으로 실제 규격대로 도시된 것이 아니라는 것을 유의해야 한다. 이들 도면의 상대적 치수 및 비율은 편의상 크기가 과장되거나 감소되었다. 전체적으로 동일한 참조 번호가 변형되거나 상이한 실시예의 대응 또는 유사한 부분을 지칭하는 데 이용된다.
도 1은 본 발명의 일실시예에 따른 반도체 장치의 종단 구조에서 사용되기 위해 직렬 접속되는 p-채널 MOSFET(2a 내지 2d) 스트링을 도시하고 있다. 4개의 MOSFET은 예시를 위한 것이며, MOSFET 양단의 전압에 지원되는 전압에 따라 다른 수의 장치가 채택될 수 있음을 인식할 것이다. 뒤이은 단면도에서는 간략성을 위해 3개의 횡형 장치만이 도시되어 있다.
각 MOSFET의 게이트 전극(4)은 커넥터(8)에 의해 자신의 드레인 전극(6)에 접속된다. 스트링의 최초 MOSFET(2a)의 소스 전극(10)이 스트링의 다음 MOSFET(2b)의 드레인 전극에 접속되는 식으로 스트링을 따라 접속된다. MOSFET은 공통 바디 영역을 가지며 그들의 바디 단자(12)는 서로 접속된 채로 도시되어 있다.
종단 구조에서, 최초 MOSFET(2a)의 드레인 전극인 스트링의 한 단부는 반도체 장치의 제 1 메인 전극에 접속되며, 최종 MOSFET(2d)의 소스 전극(10)인 스트링의 반대 단부는 반도체 장치의 제 2 메인 전극의 전위에 접속된다.
도시된 방식으로 서로 접속되는 도 1의 MOSFET에 있어서, 전류를 유도하기 시작하는 위치에서, 각 MOSFET 양단의 전압은 각 MOSFET의 임계 전압과 동일하다. 따라서, 각 장치는 자신의 최대 임계 전압에 이르는 전압을 지원할 수 있다. MOSFET 스트링 양단에 인가되는 전위는 MOSFET 양단에 분할되며, 관련 전기장을 균일하게 분배하여 때 이른 브레이크다운을 유도하는 임의의 전기장 집중을 예방한다.
본 발명을 실시하는 반도체 장치를 통한 단면도가 도 2에 도시되어 있다. 단면도는 (전형적으로 모노크리스탈린 실리콘 형태인) 반도체 바디의 평면에서정사각형이다. 장치의 활성 영역(7)이 도면의 좌측에 도시되어 있으며, 종단 구조(16)는 우측에 도시되어 있다. 예시를 위해, 도시된 활성 영역은 트렌치-게이트 트랜지스터 셀을 포함한다. 제 1 도전형(이 예에서는 n-타입)의 소스 및 드레인(9 및 14) 각각은 반도체 바디(22)의 반대 제 2 도전형(즉, 이 예에서는 p-타입)의 채널-수용 영역(15)에 의해 분리된다. 전형적으로 n-타입 폴리크리스탈린 실리콘 형태인 게이트 전극(11)은 영역(9 및 15)을 통해 드레인 영역(14)의 하부로 연장되는 트렌치(20)에 존재한다. 게이트 전극은 게이트 절연 재료(25)층에 의해 반도체 바디로부터 분리된다. 장치의 온-상태에서 게이트 전극(11)에 전압 신호를 인가하는 것은 주지의 방식으로 영역(15)의 전도 채널(17)을 유도하고 소스와 드레인 영역(9 와 14) 사이의 이 전도 채널(17)의 전류 흐름을 제어하는 기능을 한다.
소스 영역(9)은 반도체 장치의 제 1 메인 전극에 의해 접속하는데, 이 예에서는 소스 전극(23)에 의해 실시된다. 이 콘택트를 장치 바디의 상부 주요 표면(22a)에 구성한다. 도시된 예는 장치 바디 콘택트로의 "외호를 두른(moated)" 소스를 포함하는데, 여기서 그루브(a groove, 26)가 소스 영역(9)을 통해 에칭되어 소스 전극(23)과 채널-수용 영역(15) 사이의 직접 콘택트를 가능하게 한다. 이러한 구조는 소스 영역의 구현을 패터닝하는 데 마스크를 요구하지 않으므로 장치 제조 공정의 마스크 수를 감소시킬 수 있다. 도 2의 활성 영역(7)에 도시된 구성을 갖는 트렌치-게이트 장치를 제조하는 방법의 일례는 EP-A-0889511에 개시되어 있으며, 그 내용을 본 명세서에서 참조한다.
예시를 위해, 도 2는 수직 장치 구조를 도시하고 있는데, 여기서 영역(14)은 고전도성(n+)의 기판 영역(14b)상의 고저항성 에피텍셜(epitaxial)층에 의해 형성되는 드레인-드리프트 영역(14a)을 포함한다. 이 기판 영역(14b)은 영역(14a)과 동일한 도전형(이 예에서는 n-타입)으로 구성되어 수직 MOSFET을 제공하거나 반대 도전형(이 예에서는 p-타입)으로 구성되어 수직 IGBT를 제공할 수 있다. 기판 영역(14b)은 반도체 장치의 제 2 메인 전극(24)에 의해 장치 바디의 하부 주요 표면(22b)에 콘택트되는데, MOSFET의 경우에는 드레인 전극이라하고 IGBT의 경우에는 애노드 전극이라 한다.
도 2에 도시된 종단 구조는 직렬 접속되는 횡방향 트렌치-게이트 트랜지스터를 포함한다. 각 횡형 장치는 게이트 절연 재료(32)에 의해 반도체 바디(22)로부터 분리되는 게이트 전극(31)을 내부에 갖는 트렌치를 포함한다. (예를 들어 TEOS 형태인) 절연 캡(34)은 (활성 영역의 그루브(26) 사이의 표면으로 제한되는) 반도체 바디의 상부 주요 표면(22a)상으로 연장된다. 온-상태에서, 채널(35)은 n-타입 영역(14a)으로 형성되는데, 트렌치(30)의 양쪽의 p-타입 영역(15) 사이에 연장된다. (활성 영역에 근접한 횡형 장치의 측의 p-타입 영역은 횡형 장치의 드레인을 형성하며, 반대측의 p-타입 영역은 그 소스를 형성한다. 도시된 예에서는, 채널(35)은 p-타입 전하 캐리어 형태일 것이다.
활성 영역에 인접한 횡형 장치의 드레인 영역은 소스 전극(23)에 접속된다. 횡형 장치 가장 바깥 소스 영역은 반도체 바디(22)를 웨이퍼로부터 절단하여 형성되는 주변 에지(42)의 거친 표면에 의해 드레인 전극(24)으로 단락될 수 있다. 이와 달리, 영역(15)은 반도체 바디의 표면상으로 연장되는 추가 전도 커넥터에 의해 트레인 전극(24)에 접속될 수 있다.
도 2에서, 종단 구조의 트렌치(30), 게이트 절연 재료층(32) 및 게이트 전극(31) 형상은 활성 영역의 트렌치(20), 게이트 절연 재료층(25) 및 게이트 전극(11)과 대응한다는 것을 볼 수 있다. 이들은 대응 활성 영역 형상과 동일한 공정 과정으로 제조하여 종단 주조의 이들 구조를 형성하는데 추가되는 단계를 감소시키는 것이 효율적일 것이다.
활성 영역(7)의 장치의 소스 영역을 형성하는 고농도로 도핑된 제 1 도전형 영역(9)이 도 2에 도시되어 있는데 이는 종단 구조(16)를 통해 이어진다. 이와 달리, 종단 구조 영역은 이 영역을 형성하는 구현 동안에 마스킹될 수 있다. 도 2의 실시예에서, 이는 블랭킷(blanket) 구현이어서, 종단 구조 영역은 추가 마스크를 요구할 것이다.
도 1에 도시된 바와 같이, 종단 구조의 횡방향 트랜지스터의 게이트 전극은 커넥터(8)에 의해 각 드레인 영역으로 단락된다. 이 양태의 구현은 도 3에 도시되어 있다. 이는 도 2의 반도체 장치의 다른 부분의 활성 영역 및 종단 구조의 단면도를 도시하고 있다. 이 부분은 후술할 바와 같이 반도체 바디의 코너를 향해 배치될 수 있다.
도 2에 도시된 바와 같은 활성 영역의 트렌치 사이에 존재하는 그루브(26)는 도 3에 도시된 종단 구조의 부분에도 존재하여 반도체 바디의 표면의 접속을 n-타입 영역(9) 아래의 p-타입 영역(15)으로 촉진한다. 전형적으로, 절연 캡(34)은 그루브를 에칭할 때 활성층의 마스크로서 사용한다. 결국, 캡(34)은 활성 영역의 그것들과 동시에 종단 구조에서 적합하게 패터닝되며, 그루브(26)는 활성 영역의 그것들과 동일한 공정 단계에서 종단 구조에서 에칭될 수 있다. 유사하게, 캡(34)은 후술할 다른 실시예에서 활성 영역과 종단 구조의 동일한 공정 단계에서 정의할 수 있다.
전기 전도 재료의 커넥터(8)가 (활성 영역에 가장 근접한 횡방향 트랜지스터를 제외한) 각 횡방향 트랜지스터에 제공되며 이는 활성 영역(7)에 근접한 트랜지 스터 측에서 게이트 전극(31)과 p-타입 영역(15) 사이의 전기 접속을 형성한다. 커넥터는 그루브(26) 벽의 p-타입 영역에 콘택트한다. 도 3에 도시된 실시예의 게이트 전극으로의 접속을 촉진하기 위해, 게이트 전극 재료는 트렌치(30) 외부로 연장되며 이 연장된 부분(39)의 표면(37)은 커넥터(8)와 콘택트하기 위해 노출된다. 활성 영역에 가장 근접한 횡방향 트랜지스터의 경우에는, 그 게이트 연장된 부분(39)은 소스 전극(23)에 의해 활성 영역(7)에 근접한 트랜지스터 측에서 p-타입 영역(15)에 전기 접속된다.
연장된 부분(39)은, 예를 들어, 이를 배치하여 게이트 트렌치를 채우고 절연 캡(34)을 덮고 나서 게이트 전극 재료를 마스킹함으로써 형성할 수 있으며, 이는 이 재료 레벨을 트렌치 상부와 다시 에칭하는 동안 수행된다.
추가적 별도의 공정 단계를 피하기 위해, 이 실시예 및 후술할 실시예에서는 커넥터(8)를 소스 전극과 동일한 공정 단계에서 종단 구조를 형성할 수 있다.
도 4는, 도 2의 단면도와 유사하지만 별도의 마스킹된 구현 단계를 이용하여 장치의 활성 영역의 소스 영역(9)을 정의함으로써 도 2의 그루브(26)가 존재하지 않는 실시예에 관한 단면도이다.
도 5 및 도 6은 도 4에 도시된 실시예의 게이트 전극과 p-타입 영역(15) 사이의 접속을 형성하는 방식을 도시하고 있다. 도 3에 도시된 구성과 유사하게, 도 5에서 게이트 전극 재료는 연장된 부분(39)을 형성하는 종단 구조의 트렌치(30) 위에서 연장된다. 커넥터(8)는 이 연장된 부분과 콘택트하고 반도체 바디의 상부 주요 표면(22a)의 p-타입 영역(15)과 접속한다. 도 3에서와 같이, 가장 안쪽의 횡방 향 트랜지스터의 경우에는, 그 게이트 전극은 소스 전극(23)에 의해 p-타입 영역(15)에 전기 접속된다.
도 6의 실시예에서, 각 트렌치를 지나는 횡형 장치의 게이트 전극(31)을 연장할 필요성은, 각 게이트 전극 위의 절연 캡(34)을 활성 영역(7)으로부터 횡방향으로 이동시켜서 게이트 전극의 일부를 노출시켜 커넥터(8)와(가장 안쪽의 횡방향 트랜지스터의 경우에는 소스 전극(23)과) 콘택트하게 함으로써 달성된다.
종단 구조가 차지하는 영역은, 구조 대부분에서 근접한 트렌치 공간(spacing)을 가지며, 도 3,5,6과 관련하여 설명한 커넥터를 허용하는 데에 필요한 공간만을 증가시킴으로써 최소화할 수 있다. 예를 들어, 도 7 및 도 8에 개략적으로 도시된 바와 같이, 커넥터를 반도체 바디의 주변 에지(42)에 인접하여 반도체 바디의 한 코너에 위치시킬 수 있다. 이와 달리, 반도체 바디의 2개 이상의 코너 사이에 커넥터를 분배할 수도 있다. 연장된 부분(39)과 트렌치(30) 위의 형상은 도시의 목적을 위해 도 7 및 8에는 도시되어 있지 않다. 이들 예에서, 줄무늬 기하구조의 5개 및 6개의 트렌치(30)가 도 7 및 8의 구성의 종단 구조(16)의 활성 영역(7)을 각각 둘러싼다. 활성 영역(7)의 트렌치(20)도 줄무늬 기하구조를 가질 수 있으며, 예를 들어, 정사각형 또는 밀집 육각형 기하구조와 같은 다른 기하구조를 사용할 수 있다는 것을 인식할 것이다.
도 2에 도시된 장치의 일례(이하 "예 1"이라 함)에서, 종단 구조(16)의 횡형 장치의 피치는 2.4 마이크론이며, 트렌치의 폭은 0.5 마이크론이다. 게이트 절연 층(25)은 40nm의 실리콘 다이옥사이드층이고, n-타입 영역(14a)은 cm3 당 1×1016개의 인 또는 비소 원자 도핑 레벨을 가지며, p-타입 영역은 cm3 당 1×1017개의 붕소 원자 도핑 레벨을 가지며, 게이트 전극은 cm3 당 1×1919 개의 인 원자 도핑 레벨을 갖는 n-타입 폴리크리스탈린 실리콘으로 형성된다. 이 예에서, 장치의 주변 에지(42)에 인접하는 트랜지스터는 약 2.3V의 임계 전압을 가질 것이다. 그러므로, 이 전압에서(또는 약간 높은 전압에서) 전도가 시작될 것이며, 이 전압을 인접 횡형 장치의 소스로 전달할 것이다. 그러므로, 이는 그 소스와 영역(14a) 사이에 백 바이어스(a back bias)를 가질 것이고, 그 임계 전압을 약 2.7V로 약간 증가시키는 식으로 횡형 장치 스트링을 따라 계속될 것이다. 12개 장치의 스트링에 있어서, 종단 구조는 약 35V 또는 그 이상의 브레이크다운 전압을 가질 것이다. 횡형 장치의 피치는 2,4 마이크론이므로, 28.8 마이크론만이 종단 구조를 수용하는 데 요구될 것이다.
도 3, 5 및 6에 도시된 커넥터(8)를 수용하기 위해, 횡형 장치의 피치는 예를 들어 약 15 마이크론으로 부분적으로 증가될 수 있다.
종단 구조의 횡방향 트랜지스터의 게이트 임계 전압은 트렌치 측벽의 적어도 일부에 대해 게이트 전극 트렌치(30)의 하부에서 절연층(32)의 두께를 증가시킴으로써 증가될 수 있다. 이는 도 9의 실시예에 도시되어 있다. 이는 각 횡방향 트랜지스터 양단에 지원되는 전압을 증가시키고 횡방향 트랜지스터 트렌치의 수를 감소시킬 수 있게 하여 종단 구조가 차지하는 영역을 감소시킬 수 있다. 물론 보다 두꺼운 절연층이 활성 영역의 트렌치(20)의 하부에 포함될 수 있는데, 이는 활성 영역 트래지스터의 게이트-트레인 캐패시턴스를 감소시키는 기능을 할 수 있으며, 이들 장치의 스위칭 전력 손실 레벨을 감소시킨다. 따라서, 동일한 공정 단계에서 활성 영역과 종단 구조 모두의 트렌치 하부에 두꺼운 절연층을 포함시킬 수 있다. 트렌치 하부에 보다 두꺼운 절연층을 구성하는 다양한 방법을 채택할 수 있다. US-A-4992390에 예들이 개시되어 있으며, 본 명세서에서 그 내용을 참조한다.
예를 들어, 트렌치 하부에서 절연층의 두께를 100nm로 증가시키면(트렌치 측벽에 대해 40nm의 두께를 가지며, 예 1과 동일한 파라미터를 가질 장치), 가장 바깥 장치의 임계 전압을 약 3V로 증가시키는 식으로 된다. 이 경우에, 약 40V 또는 그 이상의 브레이크다운 전압은 단지 6개의 장치 스트링에 의해 달성된다.
종단 구조의 횡방향 트랜지스터의 게이트 임계 전압을 증가시키는 다른 기술이 도 10에 도시되어 있다. 이 방안에서는, 제 1 도전형인 도펀트(이 예세서는 인 또는 비소와 같은 n-타입 도펀트(dopant))가 트렌치 하부에 주입되어 횡형 장치의 게이트 트렌치 각각의 하부에 인접하는 주입된 영역(50)을 형성한다. 예를 들어, 영역(50)의 cm3 당 3×1012 원자량은(그렇지 않으면 예 1과 동일한 파라미터를 가질 장치) 전술한 제 1 예의 가장 바깥 장치의 임계 전압을 2.3V에서 약 5.6V로 증가시키는 식이 될 것이다. 그러므로, 6개의 이러한 장치 스트링은 약 35V의 브레이크다운 전압을 제시할 것이다.
예를 들어 EP-A-1041640에 개시된 바와 같이, 더 깊은 채널-수용 영역과 결 합하여, 영역(50)에서 주입되는 이러한 제 1 도전형이 활성 영역의 게이트 트렌치의 인접 하부에도 포함되는 것이 유리할 수 있다. EP-A-1041640의 내용을 본 명세서에서 참조한다. 이 실시예에서, 영역(50)은 동일한 공정 단계에서 활성 영역 및 종단 구조에서 효율적으로 형성될 수 있다. 채널-수용 영역은 트렌치보다 깊이 연장되지만, 트렌치 아래의 영역(50)에 의해 오버도핑된다. 이 결합은 채널-수용 영역의 깊이가 트렌치에 인접하는 트렌치의 깊이와 자기-정렬되게 한다. 이 파라미터의 근접한 제어는 활성 영역의 게이트-드레인 캐패시턴스 감소를 가능하게 하여 스위칭 손실을 감소시킨다. 또한, 활성 영역의 영역(50)은 전도성을 부분적으로 증가시키는 기능을 하여, 게이트 트렌치 하부에 모여있는 전류로 인한 손실을 없앤다.
도 2 내지 6, 9 및 10에 도시된 바와 같이, p-타입 영역(36)은 상부 주요면(22a)에 인접하는 소스 영역(9) 사이의 채널-수용 영역(15)에 포함될 수 있으며, 이는 채널-수용 영역(15)보다 더 높은 농도로 도핑된다. 이들 영역은 적합한 마스크 윈도우를 통한 구현에 의해 형성될 수 있다. 이들 영역은 주지의 방식으로 기능하여 채널 수용 영역(15)과 소스 전극(23) 사이의 우수한 콘택트를 제공한다. 또한, 이들은 종단 구조에 포함되어 영역(15)과 커넥터(8) 사이의 콘택트를 향상시킬 수도 있다. 또한, 영역(36)은 활성 영역 및/또는 종단 구조의 채널-수용 영역(15)보다 깊이 연장되어 인접 트렌치 하부 근처의 전기장을 감소시킬 수도 있다.
본 발명의 종단 구조는 도 2 내지 10에 도시된 것과는 다른 활성 영역의 트렌치 전극을 갖는 장치에 유리하게 채택될 수 있다는 것을 인식할 것이다. 예를 들어, 활성 영역의 트렌치 쇼트키 정류기(trenched Schottky rectifiers)를 갖는 그러한 장치의 종단 구조를 이용하는 것이 유리할 수 있다. 이 형태의 실시예는 도 11에 도시되어 있다. 이러한 정류기는 예를 들어 US-A-4646115(필립스 관리 번호:PHB33047) 및 US-A-5612567에 개시되어 있으며, 그 내용을 본 명세서에서 참조한다.
도 11에 도시된 바와 같이, 애노드 전극(60)이 활성 영역(7)의 반도체 바디의 상부 주요 표면(22a) 위와 트렌치(62)로 연장된다. 애노드 전극은 절연층(64)에 의해 벽과 트렌치(62) 하부로부터 분리된다. 이는 표면(22a)의 제 1 도전형(이 예에서는 n-타입 도펀트)의 드리프트 영역(66)과의 접합을 정류하는 쇼트키 장벽을 형성한다. 이 실시예에서, 드리프트 영역(66) 아래의 제 1 도전형인 더 높게 도핑된 영역(68)은 캐소드 영역을 형성하고, 캐소드 전극(70)에 의해 하부 주요면(22b)에서 콘택트된다.
전술한 예에서 특정 도전형을 언급하였으나, n-타입을 p-타입으로 대체하거나 그 반대의 경우도 본 발명의 범위에 속한다는 것을 인식할 것이다. 도면에 도시된 예에서, 활성 장치는 n-채널 장치인데, 여기서 영역(9 및 14)은 n-타입 전도성이며, 영역(15)은 p-타입이고, 전극 전환 채널(17)은 게이트 전극(11)에 의해 영역(15)에서 유도된다. 반대 전도성 타입 도펀트를 이용함으로써, 이들 장치는 p-채널 장치일 수 있다. 이 경우에는, 영역(9 및 14)은 p-타입 전도성이고, 영역(15)은 n-타입이며, 홀 전환 채널(17)은 영역(15)에서 게이트 전극(11)에 의해 유도된다. 또한, 이 실시예에서, 종단 구조에서 유도되는 채널(35)은 p-타입 영역 (14a)의 전극 전환 채널일 수 있다.
본 명세서를 읽음으로써 당업자에게 기타의 변형 및 수정은 명백할 것이다. 이러한 변형 및 수정은 이 기술 분야에 이미 알려진 균들물 및 기타 특징을 포함할 수 있으며, 본 명세서에 이미 설명된 특징을 대신하거나 추가하여 이용될 수 있다.
본 출원에서는 특징들의 특정 조합으로 청구 범위가 정해졌으나, 본 발명의 범위는 명시적으로 또는 암시적으로 본 명세서에 개시된 특징의 임의의 새로운 특징 또는 임의의 새로운 조합 또는 그 임의의 일반화를 포함할 수 있으며, 이는 임의의 청구항에서 주장되는 바와 동일한 발명에 관한 것인지의 여부와, 본 발명이 해결하는 것과 동일한 기술적 문제점의 일부 또는 모두를 해결하는지의 여부와 상관없다.
각 실시예의 항목에서 설명되는 특징은 하나의 실시예의 조합으로 제공될 수도 있다. 이와 반대로, 하나의 실시예의 항목에서 설명되는 다양한 특징이 간략성을 위해 임의의 적합한 세부 조합으로 별도로 제공될 수도 있다. 출원인은 본 출원 또는 그로부터의 임의의 추가적 출원의 진행 동안 이러한 특징 및/또는 그 조합이 정해질 수 있음을 통보한다.

Claims (9)

  1. 활성 영역(7)과 상기 활성 영역을 둘러싸는 종단 구조체(16)를 포함하는 반도체 바디(22)를 구비한 반도체 장치로서,
    상기 종단 구조체는 서로 직렬 접속되며 상기 활성 영역으로부터 상기 반도체 바디의 주변 에지(42)를 향해 연장되는 복수의 횡방향 트렌치 게이트 트랜지스터 장치(2a 내지 2d)를 포함하고,
    각 횡형 장치는 게이트 절연 재료층(32)에 의해 상기 반도체 바디로부터 분리되는 게이트 전극(31)을 내부에 갖는 트렌치(30)를 포함하며,
    상기 횡형 장치의 상기 트렌치, 게이트 전극 및 게이트 절연 재료층은 상기 활성 영역의 장치의 트렌치(20), 내부의 절연된 전극(11) 및 상기 절연된 전극을 절연하는 재료층(25)과 동일한 각 공정 단계에서 형성되고,
    상기 횡형 장치의 상기 게이트 전극(31)은 제 1 도전형의 영역(15) 및 제 2의 반대 도전형의 하위 영역(14a) 일부를 통해 연장되며,
    각 횡형 장치는 상기 활성 영역에 근접한 상기 횡형 장치의 측면에서 자신의 게이트 전극(31)과 상기 제 1 도전형 영역(15) 사이의 전기 전도 접속부(8,23)를 포함하여, 상기 활성 영역과 상기 주변 에지 사이의 전압 차가 상기 횡형 장치 양단에 분배되게 하는
    반도체 장치.
  2. 제 1 항에 있어서,
    상기 활성 영역(7)은, 상기 횡형 장치의 상기 제 1 도전형 영역(15)과 동일한 공정 단계에서 형성되는 상기 제 1 도전형의 영역(15)을 갖는 장치를 포함하는
    반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 활성 영역 장치의 절연된 전극은 트렌치-게이트 트랜지스터 장치의 게이트 전극(11)이며,
    상기 활성 영역 장치의 상기 제 1 도전형 영역은 그 채널 수용 영역(15)을 형성하는
    반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 활성 영역 장치의 절연된 전극은 쇼트키 정류기(Schottky rectifiers)의 트렌치 전극(60)인
    반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 절연 재료층(32)은 상기 횡형 장치(2a 내지 2d)의 트렌치(30)의 적어도 일부 위에서보다 상기 트렌치 측벽의 하부 위에서 더 두꺼운
    반도체 장치.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 횡형 장치의 상기 게이트 트렌치(30) 각각의 하부에 인접하는 제 2 도전형의 영역(14a)의 각 부분(50)의 도핑 레벨은 상기 제 2 도전형 영역의 나머지 부분의 도핑 레벨보다 높은
    반도체 장치.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 반도체 바디(22)는 상기 바디의 평면에서 사각형 형상이며,
    상기 접속부(8, 23)는 상기 바디의 하나 이상의 코너를 향해 제공되는
    반도체 장치.
  8. 활성 영역(7)과 상기 활성 영역을 둘러싸는 종단 구조체(16)를 포함하는 반도체 바디(22)를 구비한 반도체 장치 형성 방법으로서,
    상기 종단 구조체는 서로 직렬 접속되며 상기 활성 영역으로부터 상기 반도체 바디의 주변 에지(42)를 향해 연장되는 복수의 횡방향 트렌치 게이트 트랜지스터 장치(2a 내지 2d)를 포함하고,
    각 횡형 장치는 게이트 절연 재료층(32)에 의해 상기 반도체 바디로부터 분리되는 게이트 전극(31)을 내부에 갖는 트렌치(30)를 포함하며,
    상기 횡형 장치의 상기 게이트 전극(31)은 제 1 도전형의 영역(15) 및 제 2의 반대 도전형의 하위 영역(14a) 일부를 통해 연장되고,
    각 횡형 장치는 상기 활성 영역에 근접한 상기 횡형 장치의 측면에서 자신의 게이트 전극(31)과 상기 제 1 도전형 영역(15) 사이의 전기 전도 접속부(8,23)를 포함하여, 상기 활성 영역과 상기 주변 에지 사이의 전압 차가 상기 횡형 장치 양단에 분배되게 하고,
    상기 방법은 상기 횡형 장치의 상기 트렌치, 게이트 전극 및 게이트 절연 재료층(32)을 상기 활성 영역의 장치의 트렌치(20), 내부의 절연된 전극(11) 및 상기 절연된 전극을 절연하는 재료층(25)과 동일한 각 공정 단계에서 형성하는 단계를 포함하는
    반도체 장치 형성 방법.
  9. 제 8 항에 있어서,
    상기 횡형 장치의 상기 제 1 도전형 영역(15)과 동일한 공정 단계의 상기 활성 영역(7)의 장치의 상기 제 1 도전형의 영역(15)을 형성하는 단계를 포함하는
    반도체 장치 형성 방법.
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