CN112054059A - 半导体装置以及半导体装置的制造方法 - Google Patents

半导体装置以及半导体装置的制造方法 Download PDF

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竹本刚太郎
奥田敏弘
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Abstract

本发明的半导体装置，即便是在浮动区域的载流子数量(掺杂量)出现偏差的情况下，其外围区域的耐压也不易降低，从而就能够进一步提升外围区域的耐压。半导体装置100包括：半导体基体110，具有半导体层112；第一主电极130；第二主电极140；多个外围沟槽160，设置在比外围区域A2处的半导体层112的表面且底部被半导体层112覆盖；以及沟槽内电极164，通过形成在外围沟槽160其各自的内表面的绝缘层162埋设，其中，半导体基体110在外围区域A2处进一步具有：第二导电型的浮动区域116，在比半导体层112中的外围沟槽160的底部更深的深度位置上与外围沟槽160相隔开配置，且电位是处于浮动的状态。

Description

半导体装置以及半导体装置的制造方法
技术领域
本发明涉及半导体装置以及半导体装置的制造方法。
背景技术
以往，已知一种半导体装置，其外围区域上形成有p型的保护环区域(FLR区域)以及p型的浮动区域(以往的半导体装置800。例如参照专利文献1)。
如图20所示，以往的半导体装置800包括：半导体基体810，具有n型的半导体层812；源电极830(第一主电极)，设置在半导体基体810的一个表面侧；以及漏电极840(第二主电极)，设置在半导体基体810的另一个表面侧，其中，半导体基体810在比源电极830与漏电极840之间形成主电流流路的活性区域A1靠近外侧的外围区域A2处，进一步具有：多个p型的保护环区域815，设置在半导体层812的表面；以及多个p型的浮动区域816，设置在与保护环区域815相隔开的位置上。
根据以往的半导体装置800，在外围区域A2处，由于半导体基体810具有：设置在半导体层812表面的多个p型的保护环区域815；以及设置在与保护环区域815相隔开的位置上的多个p型的浮动区域816，因此通过从位于表面的保护环区域815和位于内部的浮动区域816这两个区域来延伸耗尽层，就能够均等地配置从半导体基体内部直至表面的等电位线，从而降低从半导体基体内部直至表面的电场强度。
然而近年来，随着电气设备领域的进步，行业普遍要求提供一种能够用于可导通大电流的电气设备(电源装置等)的，额定电流较大且具有更高耐压的半导体装置。
但是，在以往的半导体装置800中，虽然通过使用设置在半导体层812表面的多个p型的保护环区域815来提高耐压，但由于作为半导体材料的硅的相对介电常数存在上限，因此对于提高半导体装置的耐压也存在上限，从而就很难满足行业对于具有更高耐压的半导体装置这一需求。
另外，已知以往的另一种半导体装置，其在外围区域具备外围沟槽以及与外围沟槽的底部相邻接(接触)后形成的p型的浮动区域(以往的另一种半导体装置900，例如参照专利文献2)。
如图21所示，以往的另一种半导体装置900包括：半导体基体910，具有n型的半导体层912；源电极930(第一主电极)，设置在半导体基体910的一个表面侧；漏电极D(第二主电极)，设置在半导体基体910的另一个表面侧；多个外围沟槽960，设置在比源电极930与漏电极D之间形成主电流流路的活性区域A1靠近外侧的外围区域A2处的半导体层912的表面；以及沟槽内电极964，通过形成在多个外围沟槽960其各自的内表面的绝缘层962埋设，其中，半导体基体910在外围区域A2处进一步具有：多个p型的浮动区域916，其电位在与半导体层912中的外围沟槽960的底部相邻接的位置上是处于浮动的状态。
如图22所示，可以认为以往的另一种半导体装置900是按照以下方法来制造的。即，以往的另一种半导体装置的制造方法按照顺序包含：准备低电阻半导体层911的工序(参照图22(a))；在低电阻半导体层911上形成n型的半导体层912的工序(参照图22(b))；在制造后被划定为外围区域A2的区域处的半导体层912表面的规定区域处形成外围沟槽960的外围沟槽形成工序(参照图22(c))；向外围沟槽960的底部导入p型掺杂物(例如离子注入)的工序(参照图22(d))；激活p型掺杂物从而形成p型的浮动区域916的工序(参照图22(e))；以及在外围沟槽960的内表面形成绝缘层962，从而通过绝缘层962在外围沟槽960的内部埋设沟槽内电极964的工序(参照图22(f))。
根据以往的另一种半导体装置900，由于在外围区域A2处具备：多个外围沟槽960，设置在半导体层912的表面；以及沟槽内电极964，通过形成在多个外围沟槽960其各自的内表面的绝缘层962埋设，因此就能够在容易产生电场集中的活性区域A1的最外周区域的电场超过临界电场之前，使耗尽层向外围区域A2伸展，这样一来，就能够以各外围沟槽的绝缘层962来分担承受电场，从而达到提升外围区域A2耐压的目的。
先行技术文献
【专利文献1】特开2015-65238号公报
【专利文献2】专利5089284号公报
然而，在以往的另一种半导体装置900中，由于浮动区域916是在与外围沟槽960相邻接的状态下进行配置的，因此耗尽层会变得难以延伸。这样一来，就难以增大外围沟槽底部中的电场降低效应，从而导致难以进一步提升外围区域A2的耐压。
另外，本发明的发明人在对外围区域A2的耐压经过反复的潜心研究后发现：一旦外围沟槽960的底部与p型的浮动区域916是在相邻接的状态下进行配置，在当浮动区域916的载流子数量(掺杂量)出现偏差时，就会导致外围区域A2的耐压大幅下降(参照后述的图6～图10)。
鉴于上述问题的解决，本发明的目的是提供一种半导体装置以及半导体装置的制造方法，即便是在浮动区域的载流子数量(掺杂量)出现偏差的情况下，其外围区域的耐压也不易降低，从而就能够进一步提升外围区域的耐压。
发明内容
【1】本发明的半导体装置(第一半导体装置)，其特征在于，包括：半导体基体，具有第一导电型的半导体层；第一主电极，设置在所述半导体基体的一个表面侧；第二主电极，设置在与所述半导体基体的所述一个表面是相反侧的另一个表面侧；多个外围沟槽，设置在比所述第一主电极与所述第二主电极之间形成主电流流路的活性区域更靠近外侧的外围区域处的所述半导体层的表面且底部被所述半导体层覆盖；以及沟槽内电极，通过形成在所述多个外围沟槽其各自的内表面的绝缘层埋设，其中，所述半导体基体在所述外围区域处进一步具有：多个第二导电型的浮动区域，在比所述半导体层中的所述外围沟槽的底部更深的深度位置上与所述外围沟槽相隔开配置，且电位是处于浮动的状态。
【2】本发明的半导体装置(第二半导体装置)，其特征在于，包括：半导体基体，具有第一导电型的半导体层；第一主电极，设置在所述半导体基体的一个表面上；第二主电极，设置在与所述半导体基体的所述一个表面是相反侧的另一个表面上；多个外围沟槽，设置在比所述第一主电极与所述第二主电极之间形成主电流流路的活性区域更靠近外侧的外围区域处的所述半导体层的表面且底部被所述半导体层覆盖；以及沟槽内电极，通过形成在所述多个外围沟槽其各自的内表面的绝缘层埋设，并且，在所述活性区域处进一步包括：多个沟槽，形成在所述半导体层上；栅电极，通过所述沟槽内的侧壁和栅极绝缘膜形成在所述多个沟槽其各自的内部；屏蔽电极，位于所述沟槽的槽底与所述栅电极之间；以及绝缘区域，在所述栅电极与所述屏蔽电极之间扩展，并且进一步沿所述沟槽的所述侧壁以及所述槽底扩展从而使所述屏蔽电极从所述侧壁以及所述槽底隔离，其中，所述半导体基体在所述外围区域处进一步具有：单个或多个第二导电型的浮动区域，在比所述半导体层中的所述外围沟槽的底部更深的深度位置上与所述外围沟槽相隔开配置，且电位是处于浮动的状态，并且，在所述活性区域处还进一步具有：第二导电型的基极区域，形成在所述半导体层的表面并且与所述沟槽的侧壁相接；第一导电型的源极区域，形成在所述基极区域的表面并且与所述沟槽的侧壁相接；以及边界浮动区域，从平面上看，在所述活性区域处的所述多个沟槽中距离所述外围区域最近的沟槽与所述外围区域处的所述多个外围沟槽中距离所述活性区域最近的外围沟槽之间比所述半导体层中的所述沟槽的底部更深的深度位置上与所述沟槽相隔开配置，并且电位是处于浮动的状态。
【3】在本发明的半导体装置中，所述半导体基体具有相互隔开配置的多个浮动区域来作为所述浮动区域。
【4】在本发明的半导体装置中，所述外围区域处的位于所述活性区域侧的相邻接的所述外围沟槽之间的间隔与位于外周侧的相邻接的所述外围沟槽之间的间隔不相同。
【5】在本发明的半导体装置中，所述外围区域处的位于所述活性区域侧的所述外围沟槽之间的间隔比位于外周侧的所述外围沟槽之间的间隔更窄。
【6】在本发明的半导体装置中，所述浮动区域由反向偏置时完全耗尽的掺杂物浓度所形成。
【7】在本发明的半导体装置中，具备至少三条所述外围沟槽来作为所述多个外围沟槽，并且所述多个外围沟槽中位于所述活性区域侧的至少两条所述外围沟槽的内部的所述沟槽内电极与所述第一主电极相连接。
【8】在本发明的半导体装置中，所述浮动区域从平面上看被配置在配置有所述外围沟槽的区域上。
这里所说的“配置有外围沟槽的区域”是指：在外围区域处位于最靠近活性区域侧的外围沟槽与最靠近外侧的外围沟槽之间的区域。
【9】在本发明的半导体装置中，所述浮动区域从平面上看也被配置为比配置有所述外围沟槽的区域更靠近外侧。
【10】在本发明的半导体装置中，所述浮动区域从平面上看被配置在所述外围沟槽之间。
【11】在本发明的半导体装置中，所述浮动区域被配置在所述外围沟槽的正下方。
【12】在本发明的半导体装置中，所述外围沟槽的深度是与所述沟槽的深度相同的深度。
【13】在本发明的半导体装置中，所述外围沟槽的深度比所述沟槽的深度更深。
【14】在本发明的半导体装置中，所述半导体基体在位于所述外围区域处的所述半导体层的表面上进一步具有：第二导电型的表面半导体层，被配置在相邻接的所述外围沟槽之间的至少一处上且掺杂物浓度比所述浮动区域更高。
【15】本发明的半导体装置的制造方法，用于制造上述【1】～【14】中的任意一项所记载的半导体装置，其特征在于，包含：第一半导体层形成工序，通过外延生长法形成规定厚度的第一导电型的第一半导体层；第二导电型掺杂物导入工序，在制造后被划定为比活性区域靠近外侧的外围区域的区域中的规定区域处的所述第一半导体层的内部或表面上导入第二导电型的掺杂物；第二半导体层形成工序，在导入有所述第二导电型的掺杂物的所述第一半导体层上通过外延生长法形成规定厚度的第一导电型的第二半导体层；外围沟槽形成工序，在制造后被划定为所述外围区域的区域处的所述第二半导体层表面的规定区域上形成比导入有所述第二导电型的掺杂物的深度位置更浅的外围沟槽；沟槽内电极形成工序，在所述外围沟槽的内表面形成绝缘层，从而通过所述绝缘层在所述外围沟槽的内部形成沟槽内电极；以及主电极形成工序，包含：在所述第二半导体层的表面侧形成第一主电极的工序以及在所述第一半导体层的表面侧形成第二主电极的工序，其中，在所述第二导电型掺杂物导入工序至所述主电极形成工序之间，进一步包含：浮动区域形成工序，由所述第二导电型的掺杂物来形成浮动区域。
发明效果
根据本发明的半导体装置(第一半导体装置以及第二半导体装置)，由于半导体基体在外围区域处具有：第二导电型的浮动区域，在比半导体层中的外围沟槽的底部更深的深度位置上与外围沟槽相隔开配置，且电位是处于浮动的状态，因此耗尽层就可以向：从浮动区域朝向外围沟槽的深度方向以及从外围沟槽离开的深度方向这两个方向延伸。这样一来，耗尽层就能够比以往另一种的半导体装置900形成得更厚，从而加大外围沟槽底部中的电场降低效应。其所带来的结果便是能够进一步提高外围区域的耐压。
另外，根据本发明的半导体装置，由于半导体基体在外围区域处具有：第二导电型的浮动区域，在比半导体层中的外围沟槽的底部更深的深度位置上与外围沟槽相隔开配置，且电位是处于浮动的状态，因此就能够在不受制于外围沟槽的配置位置的情况下来配置浮动区域。这样一来，就成为了一种设计自由度高且能够轻易应对设计变更的半导体装置。
此外，根据本发明的半导体装置，由于半导体基体在外围区域处具有：第二导电型的浮动区域，在比半导体层中的外围沟槽的底部更深的深度位置上与外围沟槽相隔开配置，且电位是处于浮动的状态，因此，(1)就不会出现诸如在对外围沟槽的底部进行离子注入的步骤时因离子注入角度的不同而导致浮动区域的载流子数量(掺杂量)产生偏差的问题。(2)即便是在因其他原因导致浮动区域的载流子数量(掺杂量)产生偏差的情况下，也能够防止外围区域的耐压大幅下降，(3)还能够提升掺杂量裕度(Dose margin)(参照图6～图10)。
在本说明书中，“标准化掺杂量”是指：将耐压处于峰值时的浮动区域的掺杂量作为1来进行标准化。“掺杂量裕度”是指：耐压BVdss达到超过规定值时的“标准化掺杂量”的范围。
另外，在专利文献1中所记载的半导体装置中，虽然是通过从位于上端面的FLR区域(保护环区域)和位于内部的浮动区域这两个区域来延伸耗尽层，从而在均等地配置半导体基体内部的等电位线后降低半导体基体内部以及上端部的电场强度，但由于作为半导体材料的硅的相对介电常数存在上限，因此就很难满足行业对于具有更高耐压的半导体装置这一需求。
此外，专利文献1中所记载的半导体装置的浮动区域具有：从浮动区域向半导体基体表面(源电极侧的表面)方向延伸的耗尽层与从FLR区域向深度方向延伸后的耗尽层相连接，并且通过浮动区域自身也完全耗尽来平坦地将耗尽层向深度方向延伸的功能。另外，由于专利文献1中的半导体装置并不具备本发明中的外围沟槽，而且也不是通过向外围沟槽的绝缘层进行分压来使其具有耐压的构造，因此其原本就不存在电场容易集中在外围沟槽底部的角落部位这一课题，并且其浮动区域与能够加大外围沟槽底部中的电场降低效应(缓和外围沟槽底部的电场)的本发明中的浮动区域在功能上存在很大差异。
根据本发明的半导体装置的制造方法，由于包含：第一半导体层形成工序；第二导电型掺杂物导入工序，在第一半导体层的内部或表面上导入第二导电型的掺杂物；第二半导体层形成工序；外围沟槽形成工序；以及主电极形成工序，其中，在第二导电型掺杂物导入工序至主电极形成工序之间，还进一步包含由第二导电型的掺杂物来形成浮动区域的浮动区域形成工序，因此与对外围沟槽的底部进行离子注入的工序相比较，即便是在离子注入的角度产生偏差的情况下，也不会产生浮动区域的掺杂物浓度和大小与设计不符、或是浮动区域内的掺杂物浓度分布不均的问题，这样一来，浮动区域的载流子数量(掺杂量)就不易出现偏差。其结果就是，能够制造出外围区域的耐压不易降低的半导体装置。
另外，根据本发明的半导体装置的制造方法，由于是按照：第一半导体层形成工序；第二导电型掺杂物导入工序；第二半导体层形成工序；以及外围沟槽形成工序的顺序来实施的，因此就能够在不受制于外围沟槽的配置位置的情况下配置浮动区域。这样一来，就能够制造出设计自由度高且能够轻易应对设计变更的半导体装置。
此外，根据本发明的半导体装置的制造方法，由于处包含：外围沟槽形成工序，在制造后被划定为外围区域的区域处的第二半导体层表面的规定区域上形成比导入有第二导电型的掺杂物的深度位置更浅的外围沟槽，因此制造出的半导体装置的耗尽层就可以向：从浮动区域朝向外围沟槽的深度方向和从外围沟槽离开的深度方向这两个方向延伸。这样一来，耗尽层就能够比以往形成得更厚，从而加大外围沟槽底部中的电场降低效应。其所带来的结果便是能够制造出进一步提高外围区域的耐压的半导体装置。
另外，根据本发明的半导体装置的制造方法，由于包含：第二导电型掺杂物导入工序，在制造后被划定为比活性区域靠近外侧的外围区域的区域中的规定区域处的第一半导体层的内部或表面上导入第二导电型的掺杂物；第二半导体层形成工序，在导入有第二导电型的掺杂物的第一半导体层上，通过外延生长法形成规定厚度的第一导电型的第二半导体层；外围沟槽形成工序，在制造后被划定为外围区域的区域处的第二半导体层的表面的规定区域上形成比导入有第二导电型的掺杂物的深度位置更浅的外围沟槽；沟槽内电极形成工序，在外围沟槽的内表面形成绝缘层，从而通过绝缘层在外围沟槽的内部形成沟槽内电极；以及主电极形成工序，包含：在第二半导体层的表面上形成第一主电极的工序、以及在第一半导体层的表面上形成第二主电极的工序，其中，在第二导电型掺杂物导入工序至主电极形成工序之间，还进一步包含由第二导电型的掺杂物来形成浮动区域的浮动区域形成工序，因此，(1)就不会出现诸如在对外围沟槽底部进行离子注入的步骤时因离子注入角度的不同而导致浮动区域的载流子数量(掺杂量)产生偏差的问题。(2)即便是在因其他原因导致浮动区域的载流子数量(掺杂量)产生偏差的情况下，也能够防止外围区域的耐压大幅下降，(3)还能够提升掺杂量裕度(参照图6～图10)。
附图说明
图1是展示实施方式一涉及的半导体装置100的图。图1(a)是半导体装置100的截面图，图1(b)是图1(a)中A-A的截面图，图1(c)是图1(a)中B-B的截面图。
图2是展示实施方式一涉及的半导体装置的制造方法的图。图2(a)～图2(d)是各工序图。
图3是展示实施方式一涉及的半导体装置的制造方法的图。图3(a)～图3(d)是各工序图。另外，在图3(a)～图3(d)中，省略了半导体基体上的氧化膜以及多晶硅的图示。
图4是展示实施方式一涉及的半导体装置的制造方法的图。图4(a)～图4(d)是各工序图。
图5是展示实施方式一涉及的半导体装置的制造方法的图。图5(a)～图5(c)是各工序图。
图6是展示浮动区域的标准化掺杂量与耐压BVdss之间的关系的图表。
图7是比较例中当标准化掺杂量为1.0时，反向偏置时的电位分布的模拟结果图。
图8是实施例中当标准化掺杂量为1.0时，反向偏置时的电位分布的模拟结果图。
图9是比较例中当标准化掺杂量为0.43时，反向偏置时的电位分布的模拟结果图。
图10是实施例中当标准化掺杂量为0.43时，反向偏置时的电位分布的模拟结果图。
图11是展示变形例一涉及的半导体装置101的图。图11(a)是半导体装置101的截面图，图11(b)是图11(a)中A-A的截面图，图11(c)是图11(a)中B-B的截面图。
图12是展示变形例二涉及的半导体装置102的图。图12(a)是半导体装置102的截面图，图12(b)是图12(a)中A-A的截面图，图12(c)是图12(a)中B-B的截面图。
图13是展示变形例三涉及的半导体装置103的图。图13(a)是半导体装置103的截面图，图13(b)是图13(a)中A-A的截面图，图13(c)是图13(a)中B-B的截面图。此外，在图13(b)中为了使浮动区域116的位置关系易于理解，将外围沟槽160正下方的浮动区域116以实线来展示，将外围沟槽160之间的浮动区域116以虚线来展示。即，浮动区域116未配置在A-A的截面上。
图14是展示实施方式二涉及的半导体装置104的图。图14(a)是半导体装置104的截面图，图14(b)是图14(a)中A-A的截面图，图14(c)是图14(a)中B-B的截面图。
图15是展示实施方式三涉及的半导体装置105的图。图15(a)是半导体装置105的截面图，图15(b)是图15(a)中A-A的截面图，图15(c)是图15(a)中B-B的截面图。
图16是展示变形例四涉及的半导体装置106的图。图16(a)是半导体装置106的截面图，图16(b)是图16(a)中A-A的截面图，图16(c)是图16(a)中B-B的截面图。
图17是展示变形例五涉及的半导体装置107的图。图17(a)是半导体装置107的截面图，图17(b)是图17(a)中A-A的截面图，图17(c)是图17(a)中B-B的截面图。
图18是展示变形例六涉及的半导体装置108的图。图18(a)是半导体装置108的截面图，图18(b)是图18(a)中A-A的截面图，图18(c)是图18(a)中B-B的截面图。
图19是展示变形例七涉及的半导体装置109的图。图19(a)是半导体装置109的截面图，图19(b)是图19(a)中A-A的截面图，图19(c)是图19(a)中B-B的截面图。
图20是展示以往的半导体装置800的截面图。在图21中，符号811表示低电阻半导体层，813表示基极区域，814表示源极区域，817表示活性区域A1的p区域，852表示栅极沟槽，854表示栅电极，858表示绝缘区域。
图21是展示以往的另一种半导体装置900的截面图。在图22中，符号911表示低电阻半导体层，912a表示第一半导体层，912b表示第二半导体层，913表示基极区域，914表示源极区域，915表示外围区域的表面半导体层，950表示沟槽，952表示栅极绝缘膜，954表示栅电极，956表示绝缘区域，958表示屏蔽电极。
图22是展示以往的另一种半导体装置的制造方法的图。此外，图22图示的仅是外围区域A2的一部分。
具体实施方式
下面，将根据附图中所示的各实施方式来对本发明的半导体装置以及半导体装置的制造方法进行说明。此外，各附图只是模式图，并不一定严格反映出实际的尺寸。以下所说明的各实施方式不限定权利要求涉及的发明。此外，在各实施方式中所说明的诸要素及其所有的组合并非是本发明的解决手段所必需的。在各实施方式中，对于基本构成、特征、功能等为相同的构成、要素(包含形状等为不完全相同的构成要素)会在不同的实施方式中使用相同符号并省略再次说明。另外，在各实施方式中，虽然是将第一导电型作为n型，将第二导电型作为p型，但是也可以相反。
【实施方式一】
1.实施方式一涉及的半导体装置100的构成
如图1所示，实施方式一涉及的半导体装置100包括：半导体基体110，具有漂移层112；源电极130(第一主电极)，通过层间绝缘膜120设置在半导体基体110的一个表面侧；以及漏电极140(第二主电极)，设置在半导体基体110的另一个表面侧，其中，所述半导体装置100划定有：在源电极130与漏电极140之间形成主电流流路的活性区域A1、位于活性区域A1外侧的外围区域A2。
实施方式一涉及的半导体装置100在活性区域A1处包括：多个沟槽150，形成在漂移层112上；栅电极152，通过沟槽150内的侧壁和栅极绝缘膜154形成在多个沟槽150其各自的内部；屏蔽电极158，位于沟槽150的槽底与栅电极152之间；以及绝缘区域156，在栅电极152与屏蔽电极158之间扩展，并且进一步沿沟槽150的侧壁以及槽底扩展从而使屏蔽电极158从侧壁以及槽底隔离。
沟槽150从平面上看以规定的间距形成在漂移层112所在的区域内，并且具有与基极区域113以及源极区域114相邻接的侧壁、以及与漂移层112相邻接的槽底。沟槽150的深度在2.0μm～8.0μm的范围内，例如是5μm。
栅极绝缘膜154由通过热氧化法形成的厚度例如为100nm的二氧化硅膜构成。栅电极152以及屏蔽电极158由通过CVD法以及离子注入法形成的低电阻多晶硅构成。屏蔽电极158与漂移层112之间的绝缘区域156的厚度比栅极绝缘膜154的厚度更厚，例如在0.5μm～1.5μm的范围内。
半导体基体110在活性区域A1处具有：n+型的低电阻半导体层111；漂移层112(第一导电型的半导体层)，配置在低电阻半导体层111上；p型的基极区域113,形成在漂移层112的表面；n型的源极区域114，配置在基极区域113的表面；p型的接触区域118，配置在基极区域113的表面，且通过后述的金属插头134与源电极130电连接；以及边界浮动区域117。其中，源极区域114的一个侧部与沟槽150相邻接，另一个侧部与金属插头134相接。关于边界浮动区域117会进行后述。此外，边界浮动区域117也可以悬挂于外围区域A2上。
漂移层112由：配置在低电阻半导体层111侧的n-型的第一半导体层112a与配置在源电极130侧的n型的第二半导体层112b构成。
实施方式一涉及的半导体装置100在外围区域A2处包括：多个外围沟槽160，设置在漂移层112的表面且底部以及侧部被漂移层112覆盖(即，在与漂移层112中的外围沟槽160相邻接的区域内未形成其他要素)；沟槽内电极164，通过形成在多个外围沟槽160其各自的内表面上的绝缘层162来埋设；以及沟道截断电极170，配置在外围区域A2的最外周部分的半导体基体表面上。
外围沟槽160的深度按照与沟槽150相同的深度来形成，例如在2.0μm～8.0μm的范围内，比如是5μm。绝缘层162的厚度例如在0.5μm～1.5μm的范围内。沟槽内电极164由通过CVD法以及离子注入法形成的低电阻多晶硅构成。
外围区域A2处的位于活性区域A1侧的两条相邻接的外围沟槽160之间的间隔与位于外周侧的相邻接的外围沟槽160(位于活性区域A1侧的第二条外围沟槽160以及其外周侧的外围沟槽160)之间的间隔不相同。具体来说，位于活性区域A1侧的两条相邻接的外围沟槽160之间的间隔比位于外周侧的相邻接的外围沟槽160(除了位于活性区域A1侧的两条外围沟槽160以外的三条外围沟槽160)之间的间隔更窄。
多个外围沟槽160中的位于活性区域A1侧的两条外围沟槽160内部的沟槽内电极164通过金属插头134与源电极130(场板132)电连接。此外，多个外围沟槽160中的除了位于活性区域A1侧的两条外围沟槽160以外的外围沟槽160(包含配置在最外周侧的外围沟槽160)内部的沟槽内电极164的电位是处于浮动的状态。此外，即使是在这些沟槽内电极164与源电极130电连接的情况下，也可以维持本发明的效果。
半导体基体110在外围区域A2处具有：多个p型的浮动区域116以及设置在外围区域A2的最外周附近的n型(n+型)的沟道截断区域119。
低电阻半导体层111的厚度例如在100μm～400μm的范围内，并且低电阻半导体层111的掺杂物浓度例如在1×1019cm－3～1×1020cm－3的范围内。漂移层112的厚度例如在5μm～120μm的范围内。漂移层112的掺杂物浓度例如在5×1013cm－3～1×1016cm－3的范围内。基极区域113最下部的深度位置例如在0.5μm～4.0μm的范围内，并且基极区域113的掺杂物浓度例如在5×1016cm－3～1×1018cm－3的范围内。源极区域114最深部的深度位置例如在0.1μm～0.4μm的范围内，并且源极区域114的掺杂物浓度例如在5×1019cm－3～2×1020cm－3的范围内。
沟槽150、外围沟槽160、基极区域113以及源极区域114被形成为条纹状(参照图1(b))。
下面，对浮动区域116以及边界浮动区域117进行说明。
半导体基体110在外围区域A2处具有：多个p型的浮动区域116，在比漂移层112中的外围沟槽160的底部更深的深度位置上与外围沟槽160相隔开配置，且电位是处于浮动的状态。
此外，半导体基体110具有：边界浮动区域117，从平面上看，在活性区域A1处的多个沟槽150中距离外围区域A2最近的沟槽150与外围区域A2处的多个外围沟槽160中距离活性区域A1最近的外围沟槽160之间比漂移层112中的沟槽150的底部更深的深度位置上与沟槽150相隔开配置，并且电位是处于浮动的状态。
多个浮动区域116被相互隔开配置，并且浮动区域116与边界浮动区域117也被互相隔开配置。浮动区域116按照与外围区域A2的外周侧的相邻接的外围沟槽160之间的间隔(比位于活性区域A1侧的第二条更靠近外侧的相邻接的外围沟槽160之间的间隔)相同的间隔来形成。因此，虽然浮动区域116是形成在除了最靠近活性区域A1侧的外围沟槽160以外的(外围区域A2的外周侧的)外围沟槽的正下方，但是在最靠近活性区域A1侧的外围沟槽160的正下方并未形成浮动区域116。
浮动区域116以及边界浮动区域117由反向偏置时完全耗尽的掺杂物浓度所形成。
层间绝缘膜120在半导体基体110的一个表面上横跨活性区域A1以及外围区域A2这两个区域后形成。在活性区域A1处，层间绝缘膜120从平面上看在沟槽150之间形成有用于与源极区域114以及接触区域118相接触的接触孔122，并且在外围区域A2处，形成有用于与活性区域A1侧的两条外围沟槽160内部的沟槽内电极164相接触的接触孔122。层间绝缘膜120由通过CVD法形成的厚度是例如为1000nm的PSG膜所构成。
在接触孔122的内表面形成有屏障金属(未图示)，规定的金属通过该屏障金属来填充在接触孔122的内部，从而构成金属插头134。规定的金属是例如钨。
源电极130通过层间绝缘膜120配置在半导体基体110的一个表面上。源电极130通过金属插头134来与源极区域114、接触区域118、活性区域A1侧的两条外围沟槽160内部的沟槽内电极164电连接，进而在未图示的规定位置上也可以与屏蔽电极158电连接。源电极130由通过溅射法形成的厚度例如是4μm的铝金属(例如Al－Cu合金)所构成。
源电极130不仅可以向活性区域A1延伸，还可以向外围区域A2延伸，并且向外围区域A2延伸的部分成为场板132。即，源电极130的一部分成为场板132。场板132的长度可以是适当的长度，只要不与最外端的沟道截断电极170相接即可。
漏电极140形成在低电阻半导体层111的表面上。漏电极140通过Ti－Ni－Au等多层金属膜来形成。多层金属膜整体的厚度为例如0.5μm。
2.实施方式一涉及的半导体装置的制造方法
实施方式一涉及的半导体装置的制造方法包含：第一半导体层形成工序；第二导电型掺杂物导入工序；第二半导体层形成工序；沟槽以及外围沟槽形成工序；浮动区域、沟槽内电极、栅电极以及屏蔽电极形成工序；基极区域以及源极区域形成工序；层间绝缘膜形成工序；金属插头形成工序；以及主电极形成工序(源电极形成工序以及漏电极形成工序)(参照图2～图5)。
(1)第一半导体层形成工序
首先，在n+型的低电阻半导体层111上通过外延生长法形成规定厚度的n-型的第一半导体层112a(参照图2(a))。第一半导体层112a的厚度是例如制造后的漂移层112的大致一半的厚度。
(2)第二导电型掺杂物导入工序
接着，将p型掺杂物导入在制造后被划定为活性区域A1以及外围区域A2的区域中的规定区域处的第一半导体层112a的内部。
具体来说，首先在第一半导体层112a上形成掩膜M1，该掩膜M1具有与浮动区域116以及边界浮动区域117对应的开口，从而通过该掩膜M1将p型掺杂物(例如硼)进行离子注入(高速离子注入)(参照图2(b))。随后，从第一半导体层112a的表面将掩膜M1去除。
(3)第二半导体层形成工序
随后，在导入有p型掺杂物的第一半导体层112a上通过外延生长法形成规定厚度的n型的第二半导体层112b(参照图2(c))。由第一半导体层112a与第二半导体层112b来构成漂移层112。
(4)沟槽以及外围沟槽形成工序
接着，将具有与活性区域A1的沟槽150以及外围区域A2的外围沟槽160对应的开口的掩膜(未图示)形成在漂移层112的表面，并通过使用该掩膜来进行蚀刻，从而在漂移层112形成多个沟槽150以及多个外围沟槽160(参照图2(d))。在蚀刻后，将掩膜去除并通过牺牲氧化来调整沟槽150以及外围沟槽160的内表面。此外，外围沟槽160处的成为活性区域A1的区域侧的两条相邻接的外围沟槽160之间的间隔比外周侧的相邻接的外围沟槽160之间的间隔更窄。
(5)浮动区域、沟槽内电极、栅电极以及屏蔽电极形成工序
其次，在包含沟槽150的内周面以及外围沟槽160的内周面的半导体基体110的表面上形成氧化膜(参照图3(a))。这时，外围沟槽160的内周面的氧化膜成为绝缘层162，沟槽150的内周面的氧化膜成为绝缘区域156的一部分。此外，这时的第一半导体层112a内的p型掺杂物被激活从而成为p型的浮动区域116以及边界浮动区域117。
接着，在氧化膜(绝缘层162)上堆积多晶硅(参照图3(b))。通过这样，外围沟槽160内部的多晶硅成为沟槽内电极164。这时，为了降低多晶硅的电阻也可以在将n型掺杂物(例如磷)离子注入后使其热扩散。接着，将除了沟槽150以及外围沟槽160以外的区域的多晶硅以及氧化膜、还有沟槽150上端部的多晶硅以及氧化膜通过蚀刻来去除。通过这样，沟槽150内部的多晶硅成为屏蔽电极158。
随后，通过热氧化法在沟槽150的侧壁形成栅极绝缘膜154的同时，形成分隔屏蔽电极158与栅电极的绝缘区域156的一部分(参照图3(c))。接着，通过CVD法在沟槽150内堆积多晶硅从而形成栅电极152(参照图3(d))。
(6)基极区域以及源极区域形成工序
接着，形成具有与基极区域113对应的开口的掩膜M2，从而通过该掩膜M2将p型掺杂物(例如硼)离子注入在漂移层112的活性区域A1的表面(参照图4(a))。随后，将掩膜M2去除，并激活离子注入在漂移层112的p型掺杂物从而形成基极区域113。其次，形成具有与源极区域114以及沟道截断区域119对应的开口的掩膜M3，从而通过该掩膜M3将n型掺杂物(例如砷)进行离子注入(参照图4(b))。接着，将掩膜M3去除，并激活离子注入在漂移层112的n型掺杂物从而形成源极区域114以及沟道截断区域119(参照图4(c))。
(7)层间绝缘膜以及金属插头形成工序
接着，在半导体基体110的一个面侧(形成漂移层112的侧面)的表面上形成层间绝缘膜120(参照图4(d))。随后，在层间绝缘膜120的规定位置上形成接触孔122(参照图5(a))。其次，在活性区域A1处，通过接触孔122对半导体基体110进行蚀刻加工。此外，在外围区域A2处，通过接触孔122对沟槽内电极164进行蚀刻加工。
接着，在活性区域A1处，将层间绝缘膜120作为掩膜，从而将p型掺杂物导入(离子注入)接触孔122的底部。随后，激活该p型掺杂物从而形成p型的接触区域118。其次，在活性区域A1以及外围区域A2处的接触孔122的内表面形成屏障金属(未图示)，从而通过该屏障金属将规定的金属填充至接触孔122的内部。通过这样来形成金属插头134(参照图5(b))。
(8)主电极形成工序(源电极形成工序以及漏电极形成工序)
接着，通过溅射法在层间绝缘膜120上将Al－Cu金属成膜，从而形成源电极130(参照图5(b))。源电极130形成至活性区域A1的整个区域和外围区域A2的规定位置。外围区域A2的金属膜发挥作为场板的作用(参照图5(b)的符号132)。此外，在低电阻半导体层111上将Ti－Ni－Au等多层金属膜成膜，从而形成漏电极140(参照图5(c))。
通过这样，就能够制造实施方式一涉及的半导体装置100。
3.关于试验例
试验例展示了：本发明的半导体装置即使是在浮动区域处的载流子数量(掺杂量)出现偏差的情况下，也能够防止外围区域的耐压大幅下降。
(1)比较例以及实施例
比较例涉及的半导体装置在除了浮动区域116与外围沟槽160相邻接以及从位于活性区域A1处的第一条至第四条外围沟槽内部的沟槽内电极与源电极相连接这两点以外，具有与实施方式一涉及的半导体装置100相同的构成。
实施例涉及的半导体装置在除了从位于活性区域A1侧的第一条至第四条外围沟槽内部的沟槽内电极与源电极相连接这点以外，具有与实施方式一涉及的半导体装置100相同的构成。
(2)模拟方法
分别在比较例以及实施例中测量并评估使浮动区域的掺杂量变化时的等电位分布以及此时的耐压BVdss。
(3)评估结果
(3-1)关于比较例涉及的半导体装置
如图6所示，当比较例涉及的半导体装置中的标准化掺杂量为1.0时，耐压大约是290V，处于充分实用的水准。此外，如图7所示，电位处于较低的部分扩展至外围区域A2最外周的外围沟槽。
但是，当比较例涉及的半导体装置中的标准化掺杂量为0.43时，如图6所示，耐压大约是250V，相比标准化掺杂量为1.0时的耐压有较大的下降(耐压大约为5/6)。此外，如果测量比较例涉及的半导体装置中的耐压为大于等于280V时的掺杂量裕度，则标准化掺杂量在0.69至1.23的范围(0.54)。
此外，如图9所示，电位处于较低的部分停留在外围区域A2的最外周前面的外围沟槽，并且耗尽层宽度比(特别是在最外周)标准化掺杂量为1.0时更窄。
(3-2)关于实施例涉及的半导体装置
如图6所示，当实施例涉及的半导体装置中的标准化掺杂量为1.0时，耐压大约是295V，处于充分实用的水准。此外，如图8所示，与比较例涉及的半导体装置的情况相同，虽然电位处于较低的部分会扩展至外围区域A2最外周的外围沟槽，但是耗尽层也会进一步在比外围沟槽更深的浮动区域与外围沟槽的底部之间扩展，并且耗尽层保持较厚。
此外，当实施例涉及的半导体装置中的标准化掺杂量为0.43时，如图6所示，耐压大约是285V，相比标准化掺杂量为1.0时没有下降太多。
另外，如果测量实施例涉及的半导体装置中的耐压为大于等于280V时的掺杂量裕度，则标准化掺杂量在0.31至1.32的范围(1.01)，与比较例涉及的半导体装置相比，掺杂量裕度接近2倍。这可以想到是因为通过将浮动区域与外围沟槽相隔开，从而耗尽层也会在外围沟槽与浮动区域之间扩展，进而赚取耗尽层的宽度。
此外，如图10所示，尽管电位处于较低的部分停留在外围区域A2的最外周前面的外围沟槽，但是耗尽层也会在比外围沟槽更深的浮动区域与外围沟槽的底部之间扩展，并且耗尽层保持较厚。
从而可以知道：本发明的半导体装置通过将浮动区域配置在与外围沟槽相隔开的位置上，即使是在浮动区域处的掺杂量出现偏差的情况下，也能够防止外围区域的耐压大幅下降。
4.实施方式一涉及的半导体装置100以及半导体装置的制造方法的效果
根据实施方式一涉及的半导体装置100，由于半导体基体110在外围区域A2处具有：p型的浮动区域116，在比漂移层112中的外围沟槽160的底部更深的深度位置上与外围沟槽160相隔开配置，且电位是处于浮动的状态，因此耗尽层就可以向：从浮动区域116朝向外围沟槽160的深度方向以及从外围沟槽160离开的深度方向这两个方向延伸。所以，耗尽层比以往的另一种半导体装置900形成得更厚，并且外围沟槽160底部中的电场降低效应也会变大。这样一来，就能够进一步提高外围区域的耐压。
此外，根据实施方式一涉及的半导体装置100，由于半导体基体110在外围区域A2处具有：p型的浮动区域116，在比漂移层112中的外围沟槽160的底部更深的深度位置上与外围沟槽160相隔开配置，且电位是处于浮动的状态，因此就能够在不受制于外围沟槽160的配置位置的情况下配置浮动区域116。这样一来，就成为了一种设计自由度高且能够轻易应对设计变更的半导体装置。
另外，根据实施方式一涉及的半导体装置100，由于半导体基体110在外围区域A2处具有：p型的浮动区域116，在比漂移层112中的外围沟槽160的底部更深的深度位置上与外围沟槽160相隔开配置，且电位是处于浮动的状态，因此(1)就不会出现诸如在对外围沟槽底部进行离子注入的步骤时因离子注入角度的不同而导致浮动区域的载流子数量(掺杂量)产生偏差的问题。(2)即便是在因其他原因导致浮动区域116的载流子数量(掺杂量)产生偏差的情况下，也能够防止外围区域A2的耐压大幅下降，(3)还能够提升掺杂量裕度(参照图6～图10)。
此外，实施方式一涉及的半导体装置100在外围区域A2处具备：多个外围沟槽160，设置在漂移层112的表面且底部被漂移层覆盖；以及沟槽内电极164，通过形成在多个外围沟槽160其各自的内表面的绝缘层162来形成在各个外围沟槽160的内部。
通过设为这种构成，由于氧化膜的相对介电常数远远小于硅的相对介电常数，因此即使对氧化膜施加较大的电压也难以将其破坏。因此，与不具有外围沟槽160、绝缘层162以及沟槽内电极164的半导体装置相比较，就能够提高外围区域A2的耐压。
根据实施方式一涉及的半导体装置，由于具备上述构成的p型的浮动区域116，在施加反向偏置时能够将耗尽层延伸至外围区域A2中的外侧的区域，因此不仅能够使活性区域A1附近的外围沟槽160等，还能够使外周附近的外围沟槽(氧化膜)来分担电场。所以，根据本发明的半导体装置，就能够维持更高的耐压。
根据实施方式一涉及的半导体装置100，由于半导体基体110具有相互隔开配置的多个浮动区域来作为浮动区域116，因此能够易于将从活性区域A1延伸过来的耗尽层向外围区域A2的外周扩展。这样一来，外围区域A2的耐压就变得更不易下降。
根据实施方式一涉及的半导体装置100，由于具有：边界浮动区域117，从平面上看，在活性区域A1处的多个沟槽150中距离外围区域A2最近的沟槽与外围区域A2处的多个外围沟槽160中距离活性区域A1最近的外围沟槽之间比漂移层112的沟槽150的底部更深的深度位置上与沟槽相150隔开配置，并且电位是处于浮动的状态，因此就能够易于使活性区域A1的耗尽层向外围区域A2伸展。
根据实施方式一涉及的半导体装置100，由于外围区域A2处的位于活性区域A1侧的相邻接的外围沟槽160之间的间隔与位于外周侧的相邻接的外围沟槽160之间的间隔不相同，因此通过在与耗尽层的延伸相对应的位置上配置外围沟槽160，从而就能够进一步提高外围区域A2的耐压。
根据实施方式一涉及的半导体装置100，由于外围区域A2处的位于活性区域A1侧的相邻接的外围沟槽160之间的间隔比位于外周侧的相邻接的外围沟槽160之间的间隔更窄，因此就能够易于使耗尽层向外围区域A2延伸。
根据实施方式一涉及的半导体装置100，由于浮动区域116由反向偏置时完全耗尽的掺杂物浓度所形成，因此能够使浮动区域116内也耗尽，从而外围耐压变得不易下降。
根据实施方式一涉及的半导体装置100，由于多个外围沟槽160中的位于活性区域A1侧的第一条外围沟槽160内部的沟槽内电极164与源电极130相连接，因此在位于活性区域A1处的多个沟槽150中距离外围区域A2最近的沟槽与位于外围区域A2处的多个外围沟槽160中距离活性区域A1最近的外围沟槽之间，耗尽层分别从：通过金属插头134以及p型的接触区域118与源电极130相连接的p型基极区域113、距离外围区域A2最近的沟槽150(屏蔽电极158为源极电位)、以及距离活性区域A1最近的外围沟槽160处延伸，从而在使用夹断效果后易于将耗尽层延伸。因此，该区域处的耐压得到提高。
此外，假设在位于活性区域A1侧的第一条外围沟槽160内部的沟槽内电极164是与源电极130接触，且第二条外围沟槽160内部的沟槽内电极164的电位是处于浮动的情况下，由于第二条外围沟槽160内的沟槽内电极164不具有电位，因此在位于活性区域A1侧的第一条外围沟槽160与第二条外围沟槽160之间，等电位线向表面方向呈曲线状延伸，从而进入第一条外围沟槽160与第二条外围沟槽160之间的等电位线的数量就必然会增多。所以，在电位容易变高的部位也就是在从活性区域A1直至第一条外围沟槽160的底部附近，由于等电位线变得密集从而容易引起电场集中，因此在该外围沟槽160的底部就容易引起雪崩击穿。这样一来，就无法提高外围耐压，进而就难以防止在外围区域A2处引起击穿。
与此相对，根据实施方式一涉及的半导体装置100，由于多个外围沟槽160中的位于活性区域A1侧的第二条外围沟槽160内部的沟槽内电极164与源电极130相连接，因此在位于活性区域A1侧的第二条外围沟槽160与第三条外围沟槽160之间，等电位线向表面方向呈曲线状延伸，从而进入第二条外围沟槽160与第三条外围沟槽160之间的等电位线的数量就会增多。所以，尽管从位于活性区域A1侧直至第二条外围沟槽160的底部附近中的等电位线会变得密集，但是由于没有接触，因此泄漏电流较小从而就难以引起雪崩击穿。另一方面，在电位容易变高的部位也就是在从活性区域A1侧直至第一条外围沟槽160的底部，由于等电位线不易变得密集，因此在该部位处的泄漏电流就会被抑制，从而就不易引起雪崩击穿。这样一来，就能够提高外围耐压A2，从而就能够防止在外围区域A2处引起击穿。
因此，根据实施方式一涉及的半导体装置100，由于多个外围沟槽160中的位于活性区域A1侧的两条外围沟槽内部的沟槽内电极164与源电极130相连接，因此就能够提高外围耐压，从而就能够防止在外围区域A2处引起击穿。
此外，根据实施方式一涉及的半导体装置100，由于除了多个外围沟槽160中的位于活性区域A1侧的两条外围沟槽160以外的外围沟槽160内部的沟槽内电极164的电位处于浮动的状态，因此在反向偏置时，在耗尽层从活性区域A1向外围区域A2伸展的过程中，沟槽内电极164的电位被依次决定，从而就能够由外围沟槽160的绝缘层162来分担电压。
根据实施方式一涉及的半导体装置的制造方法，由于包含：第一半导体层形成工序；第二导电型掺杂物导入工序，将第二导电型的掺杂物导入第一半导体层的内部；第二半导体层形成工序；外围沟槽形成工序；以及主电极形成工序，并且在第二导电型掺杂物导入工序至主电极形成工序之间，还进一步包含：浮动区域形成工序，由第二导电型的掺杂物形成浮动区域，因此在与对外围沟槽160的底部进行离子注入的步骤相比较的情况下，即使是在离子注入的角度产生偏差时也不会出现浮动区域116的掺杂物浓度或大小与设计时的不符，或浮动区域116内的掺杂物浓度产生浓度分布不均的问题，从而在浮动区域116的载流子数量(掺杂量)就不易产生偏差。这样一来，就能够制造外围区域A2的耐压是不易下降的半导体装置。
根据实施方式一涉及的半导体装置的制造方法，由于按照：第一半导体层形成工序、第二导电型掺杂物导入工序，将第二导电型的掺杂物导入第一半导体层的内部或表面上、第二半导体层形成工序、外围沟槽形成工序的顺序来进行实施，因此就能够在不受制于外围沟槽160的配置位置的情况下配置浮动区域116。所以，就能够制造设计自由度高且能够轻易应对设计变更的半导体装置。
根据实施方式一涉及的半导体装置的制造方法，由于包含:外围沟槽形成工序，在制造后被划定为外围区域A2的区域处的第二半导体层112b表面的规定区域上形成比导入有第二导电型的掺杂物的深度位置更浅的外围沟槽160,因此制造出的半导体装置100的耗尽层就可以向：从浮动区域116朝向外围沟槽160的深度方向以及从外围沟槽160离开的深度方向这两个方向延伸。所以，耗尽层就能够比以往的形成得更厚，从而加大外围沟槽160底部中的电场降低效应。这样一来，外围区域A2的耐压就会变得不易下降。
根据实施方式一涉及的半导体装置的制造方法，由于包含：第二导电型掺杂物导入工序，将p型的掺杂物导入在制造后被划定为比活性区域A1靠近外侧的外围区域A2的区域中的规定区域处的第一半导体层112的内部或表面上；漂移层形成工序，在导入有p型的掺杂物的漂移层112上通过外延生长法来形成规定厚度的n型的第二半导体层112b；外围沟槽形成工序，在制造后被划定为外围区域A2的区域处的第二半导体层112b表面的规定区域形成比导入有p型的掺杂物的深度位置更浅的外围沟槽160；沟槽内电极形成工序，在外围沟槽160的内表面形成绝缘层162，从而通过绝缘层162在外围沟槽160的内部形成沟槽内电极164；以及主电极形成工序，包含：在第二半导体层112b的表面上形成源电极130的工序以及在第一半导体层112a的表面上形成漏电极140的工序，在第二导电型掺杂物导入工序至主电极形成工序之间，还进一步包含由p型的掺杂物形成浮动区域116的浮动区域形成工序，因此(1)就不会出现诸如在对外围沟槽160的底部进行离子注入的步骤时因离子注入的角度不同而导致浮动区域116的载流子数量(掺杂量)产生偏差的问题。(2)即便是在因其他原因导致浮动区域116的载流子数量(掺杂量)产生偏差的情况下，也能够防止外围区域A2的耐压大幅下降，(3)还能够提升掺杂量裕度(参照图6～图10)。
【变形例一】
虽然变形例一涉及的半导体装置101具有基本上与实施方式一涉及的半导体装置100相同的构成，但是浮动区域的构成则与实施方式一涉及的半导体装置100的情况有所不同。即，在变形例一涉及的半导体装置101中，如图11所示，浮动区域116被配置在相邻接的外围沟槽160之间。
变形例一涉及的半导体装置101与实施方式一涉及的半导体装置100的情况相同，由于半导体基体110在外围区域A2处具有：多个p型的浮动区域116，在比漂移层112中的外围沟槽160的底部更深的深度位置上与外围沟槽160相隔开配置，且电位是处于浮动的状态，因此，耗尽层就可以向：从浮动区域116朝向外围沟槽160的深度方向以及从外围沟槽离开的深度方向这两个方向延伸。这样一来，耗尽层就能够比以往另一种的半导体装置900形成得更厚，从而加大外围沟槽160底部中的电场降低效应。其所带来的结果便是能够进一步提高外围区域的耐压。
【变形例二】
虽然变形例二涉及的半导体装置102具有基本上与实施方式一涉及的半导体装置100相同的构成，但是浮动区域的构成则与实施方式一涉及的半导体装置100的情况有所不同。即，如图12所示，在变形例二涉及的半导体装置102中的浮动区域116是被配置在外围沟槽160的中间位置以及外围沟槽160的正下方这两个位置上。
在变形例二涉及的半导体装置102中，按照：位于外围沟槽160的中间位置处的浮动区域116是处于下段，外围沟槽160正下方的浮动区域是处于上段的方式相互不同地配置，从而就能够有效地将漂移层112耗尽。
变形例二涉及的半导体装置102与实施方式一涉及的半导体装置100的情况相同，由于半导体基体110在外围区域A2处具有：多个p型的浮动区域116，在比漂移层112中的外围沟槽160的底部更深的深度位置上与外围沟槽160相隔开配置，且电位是处于浮动的状态，因此，耗尽层就可以向：从浮动区域116朝向外围沟槽160的深度方向以及从外围沟槽160离开的深度方向这两个方向延伸。这样一来，耗尽层就能够比以往另一种的半导体900形成得更厚，从而加大外围沟槽160底部中的电场降低效应。其所带来的结果便是能够进一步提高外围区域A2的耐压。
【变形例三】
虽然变形例三涉及的半导体装置103具有基本上与实施方式一涉及的半导体装置100相同的构成，但是浮动区域的构成则与实施方式一涉及的半导体装置100的情况有所不同。即，如图13所示，在变形例三涉及的半导体装置103中的浮动区域116是被形成为岛状而不是条纹状。
在变形例三涉及的半导体装置103中，浮动区域116在沿条纹状的外围沟槽以规定的间隔配置在外围沟槽正下方的同时，在外围沟槽之间的中间位置处以在深度方向上看是相互不同的形态进行配置，从而就能够有效地将漂移层112耗尽。
变形例三涉及的半导体装置103与实施方式一涉及的半导体装置100的情况相同，由于半导体基体110在外围区域A2处具有：多个p型的浮动区域116，在比漂移层112中的外围沟槽160的底部更深的深度位置上与外围沟槽160相隔开配置，且电位是处于浮动的状态，因此，耗尽层就可以向：从浮动区域116朝向外围沟槽160的深度方向以及从外围沟槽160离开的深度方向这两个方向延伸。这样一来，耗尽层就能够比以往另一种的半导体装置900形成得更厚，从而加大外围沟槽160底部中的电场降低效应。其所带来的结果便是能够进一步提高外围区域A2的耐压。
【实施方式二】
虽然实施方式二涉及的半导体装置104具有基本上与实施方式一涉及的半导体装置100相同的构成，但是在不存在边界浮动区域这点上则与实施方式一涉及的半导体装置100的情况有所不同(参照图14)。在实施方式二中，在最靠近活性区域A1的外围沟槽160正下方也设置有浮动区域116，以此来代替不存在边界浮动区域。
虽然实施方式二涉及的半导体装置104在不存在边界浮动区域这点上与实施方式一涉及的半导体装置的制造方法的情况有所不同，但是却与实施方式一涉及的半导体装置100的情况相同，由于半导体基体110在外围区域A2处具有：多个p型的浮动区域116，在比漂移层112中的外围沟槽160的底部更深的深度位置上与外围沟槽160相隔开配置，且电位是处于浮动的状态，因此，耗尽层就可以向：从浮动区域116朝向外围沟槽160的深度方向以及从外围沟槽160离开的深度方向这两个方向延伸。这样一来，耗尽层就能够比以往另一种的半导体装置900形成得更厚，从而加大外围沟槽160底部中的电场降低效应。其所带来的结果便是能够进一步提高外围区域A2的耐压。
此外，由于实施方式二涉及的半导体装置104在除了不存在边界浮动区域这点以外的点上具有与实施方式一涉及的半导体装置100相同的构成，因此其也具有实施方式一涉及的半导体装置100所具有的效果中的该效果。
【实施方式三】
虽然实施方式三涉及的半导体装置105具有基本上与实施方式一涉及的半导体装置100相同的构成，但是在存在有表面半导体层这点上则与实施方式一涉及的半导体装置100的情况有所不同(参照图15)。即，半导体基体110在位于外围区域A2处的漂移层112的表面上具有：p型的表面半导体层115，被配置在相邻接的外围沟槽160之间，且掺杂物浓度比浮动区域116更高。
虽然实施方式三涉及的半导体装置105在存在有表面半导体层这点上与实施方式一涉及的半导体装置的制造方法的情况有所不同，但是却与实施方式一涉及的半导体装置100的情况相同，由于半导体基体110在外围区域A2处具有：多个p型的浮动区域116，在比漂移层112中的外围沟槽160的底部更深的深度位置上与外围沟槽160相隔开配置，且电位是处于浮动的状态，因此，耗尽层就可以向：从浮动区域116朝向外围沟槽160的深度方向以及从外围沟槽160离开的深度方向这两个方向延伸。这样一来，耗尽层就能够比以往另一种的半导体装置900形成得更厚，从而加大外围沟槽160底部中的电场降低效应。其所带来的结果便是能够进一步提高外围区域A2的耐压。
此外，根据实施方式三涉及的半导体装置105，由于半导体基体110在位于外围区域A2处的漂移层112的表面上具有：p型的表面半导体层115，被配置在相邻接的外围沟槽160之间，且掺杂物浓度比浮动区域116更高，因此就能够易于使相邻接的外围沟槽160之间的漂移层112耗尽。
此外，由于实施方式三涉及的半导体装置105在除了存在有表面半导体层这点以外的点上具有与实施方式一涉及的半导体装置100相同的构成，因此其也具有实施方式一涉及的半导体装置100所具有的效果中的该效果。
以上虽然是基于上述的实施方式来对本发明进行说明的，但是本发明不受上述的实施方式所限定。在不脱离其宗旨的范围内能够以各种形态来实施，例如下面的变形。
(1)在上述各实施方式(也包含各变形例，以下相同)中记载的材质、形状、位置、大小等只是示例，在不损害本发明效果的范围内能够进行变更。
(2)浮动区域116以及边界浮动区域117可以配置在适当的位置上，只要是隔开配置即可。
(3)在上述各实施方式中，虽然是通过离子注入法来形成浮动区域(以及边界浮动区域)，但是本发明不受此限定。也可以是通过外延生长法来形成浮动区域(以及边界浮动区域)。在这种情况下，在形成第一半导体层后，也可以是在第一半导体层上选择性地使p型半导体层外延生长之后，使用使第二半导体层外延生长的手法。此外，也可以使用从掺杂有第二导电型掺杂物的膜将第二导电型掺杂物向第一半导体层扩散的手法。
(4)在上述各实施方式中，虽然本发明作为半导体装置适用于MOSFET，但是本发明不受此限定。也可以将本发明作为半导体装置适用在IGBT、各种二极管、晶闸管、可控硅等适当的半导体装置中。
(5)在上述各实施方式中，虽然仅仅是在最外周的外围沟槽160的内周侧(配置有外围沟槽的区域)形成浮动区域116，但是本发明不受此限定。也可以进一步在最外周的外围沟槽160的外侧(配置有外围沟槽的区域的外侧)形成浮动区域(变形例四涉及的半导体装置106，参照图16)。此外，在变形例4涉及的半导体装置106中，虽然仅仅形成一个最外周的外围沟槽160外侧的浮动区域116，但是也可以形成多个。
(6)在上述各实施方式中，虽然是将外围沟槽160的深度设为与沟槽150的深度相同的深度，但是本发明不受此限定。也可以将外围沟槽160的深度设为比沟槽150的深度更深(变形例五涉及的半导体装置107，参照图17)。
(7)在上述各实施方式中，虽然使外围沟槽的间隔与在活性区域侧和外周侧上不相同，但是本发明不受此限定。也可以将外围沟槽的间隔设为与在活性区域侧和外周侧上相等(变形例六涉及的半导体装置108，参照图18)。
(8)在上述实施方式三中，虽然是在所有相邻接的外围沟槽间形成表面半导体层115，但是本发明不受此限定。也可以是设置在相邻接的外围沟槽160之间的至少一处上。此外，还可以是在外围沟槽160中的最外周的外围沟槽160的外侧形成表面半导体层。
(9)在上述各实施方式中，虽然是形成多个浮动区域来作为浮动区域的，但是本发明不受此限定。也可以是形成单个(一个)的浮动区域来作为浮动区域(变形例七涉及的半导体装置109，参照图19的浮动区域116a)。这时，也可以是在延伸至最外周的外围沟槽160外侧的状态下形成浮动区域116a。
符号说明
100,101,102,103,104,105,106,107,108,109,800,900…半导体装置、110,810,910…半导体基体、111,811,911…低电阻半导体层、112,812,912…漂移层(半导体层)、112a…第一半导体层、112b…第二半导体层、113…基极区域、114…源极区域、115…表面半导体层、116,116a，816…浮动区域、117…边界浮动区域、118…接触区域、119…沟道截断区域、120…层间绝缘膜、122…接触孔、130…源电极、132…场板、140…漏电极、150…沟槽、152…栅极绝缘膜、154…栅极氧化膜、156…绝缘区域、158…屏蔽电极、160,860,960…外围沟槽、162,862…绝缘层、164,864…沟槽内电极、170…沟道截断电极、A1…活性区域、A2…外围区域、M1，M2，M3…掩膜。

Claims (17)

1.一种半导体装置，其特征在于，包括：
半导体基体，具有第一导电型的半导体层；
第一主电极，设置在所述半导体基体的一个表面侧；
第二主电极，设置在与所述半导体基体的所述一个表面是相反侧的另一个表面侧；
多个外围沟槽，设置在比所述第一主电极与所述第二主电极之间形成主电流流路的活性区域更靠近外侧的外围区域处的所述半导体层的表面且底部被所述半导体层覆盖；以及
沟槽内电极，通过形成在所述多个外围沟槽其各自的内表面的绝缘层埋设，
其中，所述半导体基体在所述外围区域处进一步具有：多个第二导电型的浮动区域，在比所述半导体层中的所述外围沟槽的底部更深的深度位置上与所述外围沟槽相隔开配置，且电位是处于浮动的状态。
2.一种半导体装置，其特征在于，包括：
半导体基体，具有第一导电型的半导体层；
第一主电极，设置在所述半导体基体的一个表面侧；
第二主电极，设置在与所述半导体基体的所述一个表面是相反侧的另一个表面侧；
多个外围沟槽，设置在比所述第一主电极与所述第二主电极之间形成主电流流路的活性区域更靠近外侧的外围区域处的所述半导体层的表面且底部被所述半导体层覆盖；以及
沟槽内电极，通过形成在所述多个外围沟槽其各自的内表面的绝缘层埋设，
并且，在所述活性区域处，进一步包括：
多个沟槽，形成在所述半导体层上；
栅电极，通过所述沟槽内的侧壁和栅极绝缘膜形成在所述多个沟槽其各自的内部；
屏蔽电极，位于所述沟槽的槽底与所述栅电极之间；以及
绝缘区域，在所述栅电极与所述屏蔽电极之间扩展，并且进一步沿所述沟槽的所述侧壁以及所述槽底扩展从而使所述屏蔽电极从所述侧壁以及所述槽底隔离，
其中，所述半导体基体在所述外围区域处进一步具有：
单个或多个第二导电型的浮动区域，在比所述半导体层中的所述外围沟槽的底部更深的深度位置上与所述外围沟槽相隔开配置，且电位是处于浮动的状态，
并且，在所述活性区域处还进一步具有：
第二导电型的基极区域，形成在所述半导体层的表面并且与所述沟槽的侧壁相接；
第一导电型的源极区域，形成在所述基极区域的表面并且与所述沟槽的侧壁相接；以及
边界浮动区域，从平面上看，在所述活性区域处的所述多个沟槽中距离所述外围区域最近的沟槽与所述外围区域处的所述多个外围沟槽中距离所述活性区域最近的外围沟槽之间比所述半导体层中的所述沟槽的底部更深的深度位置上与所述沟槽相隔开配置，并且电位是处于浮动的状态。
3.根据权利要求1或2所述的半导体装置，其特征在于：
其中，所述半导体基体具有相互隔开配置的多个浮动区域来作为所述浮动区域。
4.根据权利要求1或2所述的半导体装置，其特征在于：
其中，所述外围区域处的位于所述活性区域侧的相邻接的所述外围沟槽之间的间隔与位于外周侧的相邻接的所述外围沟槽之间的间隔不相同。
5.根据权利要求4所述的半导体装置，其特征在于：
其中，所述外围区域处的位于所述活性区域侧的相邻接的所述外围沟槽之间的间隔比位于外周侧的相邻接的所述外围沟槽之间的间隔更窄。
6.根据权利要求1或2所述的半导体装置，其特征在于：
其中，所述浮动区域由反向偏置时完全耗尽的掺杂物浓度所形成。
7.根据权利要求1或2所述的半导体装置，其特征在于，包括：
至少三条所述外围沟槽，并以此来作为所述多个外围沟槽，
其中，所述多个外围沟槽中位于所述活性区域侧的至少两条所述外围沟槽的内部的所述沟槽内电极与所述第一主电极相连接。
8.根据权利要求1或2所述的半导体装置，其特征在于：
其中，所述浮动区域从平面上看被配置在配置有所述外围沟槽的区域上。
9.根据权利要求8所述的半导体装置，其特征在于：
其中，所述浮动区域从平面上看也被配置为比配置有所述外围沟槽的区域更靠近外侧。
10.根据权利要求1或2所述的半导体装置，其特征在于：
其中，所述浮动区域从平面上看被配置在所述外围沟槽之间。
11.根据权利要求1或2所述的半导体装置，其特征在于：
其中，所述浮动区域被配置在所述外围沟槽的正下方。
12.根据权利要求1所述的半导体装置，其特征在于：
其中，在所述活性区域中，进一步包括：
多个沟槽，形成在所述半导体层上；
栅电极，通过所述沟槽内的侧壁和栅极绝缘膜形成在所述多个沟槽其各自的内部；
屏蔽电极，位于所述沟槽的槽底与所述栅电极之间；以及
绝缘区域，在所述栅电极与所述屏蔽电极之间扩展，并且进一步沿所述沟槽的所述侧壁以及所述槽底扩展从而使所述屏蔽电极从所述侧壁以及所述槽底隔离，
所述外围沟槽的深度是与所述沟槽的深度相同的深度。
13.根据权利要求1所述的半导体装置，其特征在于：
其中，在所述活性区域中，进一步包括：
多个沟槽，形成在所述半导体层上；
栅电极，通过所述沟槽内的侧壁和栅极绝缘膜形成在所述多个沟槽其各自的内部；
屏蔽电极，位于所述沟槽的槽底与所述栅电极之间；以及绝缘区域，在所述栅电极与所述屏蔽电极之间扩展，并且进一步沿所述沟槽的所述侧壁以及所述槽底扩展从而使所述屏蔽电极从所述侧壁以及所述槽底隔离，
所述外围沟槽的深度比所述沟槽的深度更深。
14.根据权利要求1或2所述的半导体装置，其特征在于：
其中，所述半导体基体在位于所述外围区域处的所述半导体层的表面上进一步具有：第二导电型的表面半导体层，被配置在相邻接的所述外围沟槽之间的至少一处上且掺杂物浓度比所述浮动区域更高。
15.根据权利要求2所述的半导体装置，其特征在于：
其中，所述外围沟槽的深度是与所述沟槽的深度相同的深度。
16.根据权利要求2所述的半导体装置，其特征在于：
其中，所述外围沟槽的深度比所述沟槽的深度更深。
17.一种半导体装置的制造方法，用于制造权利要求1～16中的任意一项所记载的半导体装置，其特征在于，包括：
第一半导体层形成工序，通过外延生长法形成规定厚度的第一导电型的第一半导体层；
第二导电型掺杂物导入工序，在制造后被划定为比活性区域靠近外侧的外围区域的区域中的规定区域处的所述第一半导体层的内部或表面上导入第二导电型的掺杂物；
第二半导体层形成工序，在导入有所述第二导电型的掺杂物的所述第一半导体层上通过外延生长法形成规定厚度的第一导电型的第二半导体层；
外围沟槽形成工序，在制造后被划定为所述外围区域的区域处的所述第二半导体层表面的规定区域上形成比导入有所述第二导电型的掺杂物的深度位置更浅的外围沟槽；
沟槽内电极形成工序，在所述外围沟槽的内表面形成绝缘层，从而通过所述绝缘层在所述外围沟槽的内部形成沟槽内电极；以及
主电极形成工序，包含：在所述第二半导体层的表面侧形成第一主电极的工序以及在所述第一半导体层的表面侧形成第二主电极的工序，
其中，在所述第二导电型掺杂物导入工序至所述主电极形成工序之间，进一步包含：浮动区域形成工序，由所述第二导电型的掺杂物来形成浮动区域。
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