TW202046388A - 半導體裝置以及半導體裝置的製造方法 - Google Patents

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Abstract

本發明的半導體裝置，即便是在浮動區域的載流子數量(摻雜量)出現偏差的情況下，其週邊區域的耐壓也不易降低，從而就能夠進一步提升週邊區域的耐壓。半導體裝置包括：半導體基體，具有半導體層；第一主電極；第二主電極；多個週邊溝槽，設置在週邊區域A2處的半導體層的表面且底部被半導體層覆蓋；以及溝槽內電極，通過形成在週邊溝槽其各自的內表面的絕緣層埋設，其中，半導體基體在週邊區域A2處進一步具有：第二導電型的浮動區域，在比半導體層中的週邊溝槽的底部更深的深度位置上與週邊溝槽相隔開配置，且電位是處於浮動的狀態。

Description

半導體裝置以及半導體裝置的製造方法
本發明關於一種半導體，特別是關於一種半導體裝置以及半導體裝置的製造方法。
以往，已知一種半導體裝置，其週邊區域上形成有p型的保護環區域(FLR區域)以及p型的浮動區域(以往的半導體裝置800。例如參照專利文獻1)。
如圖20所示，以往的半導體裝置800包括：半導體基體810，具有n型的半導體層812；源電極830(第一主電極)，設置在半導體基體810的一個表面側；以及漏電極840(第二主電極)，設置在半導體基體810的另一個表面側，其中，半導體基體810在比源電極830與漏電極840之間形成主電流流路的活性區域A1靠近外側的週邊區域A2處，進一步具有：多個p型的保護環區域815，設置在半導體層812的表面；以及多個p型的浮動區域816，設置在與保護環區域815相隔開的位置上。
根據以往的半導體裝置800，在週邊區域A2處，由於半導體基體810具有：設置在半導體層812表面的多個p型的保護環區域815；以及設置在與保護環區域815相隔開的位置上的多個p型的浮動區域816，因此通過從位於表面的保護環區域815和位於內部的浮動區域816這兩個區域來延伸耗盡層，就能夠均等地配置從半導體基體內部直至表面的等電位線，從而降低從半導體基體內部直至表面的電場強度。
然而近年來，隨著電氣設備領域的進步，行業普遍要求提供一種能夠用於可導通大電流的電氣設備(電源裝置等)的，額定電流較大且具有更高耐壓的半導體裝置。
但是，在以往的半導體裝置800中，雖然通過使用設置在半導體層812表面的多個p型的保護環區域815來提高耐壓，但由於作為半導體材料的矽的相對介電常數存在上限，因此對於提高半導體裝置的耐壓也存在上限，從而就很難滿足行業對於具有更高耐壓的半導體裝置這一需求。
另外，已知以往的另一種半導體裝置，其在週邊區域具備週邊溝槽以及與週邊溝槽的底部相鄰接(接觸)後形成的p型的浮動區域(以往的另一種半導體裝置900，例如參照專利文獻2)。
如圖21所示，以往的另一種半導體裝置900包括：半導體基體910，具有n型的半導體層912；源電極930(第一主電極)，設置在半導體基體910的一個表面側；漏電極D(第二主電極)，設置在半導體基體910的另一個表面側；多個週邊溝槽960，設置在比源電極930與漏電極D之間形成主電流流路的活性區域A1靠近外側的週邊區域A2處的半導體層912的表面；以及溝槽內電極964，通過形成在多個週邊溝槽960其各自的內表面的絕緣層962埋設，其中，半導體基體910在週邊區域A2處進一步具有：多個p型的浮動區域916，其電位在與半導體層912中的週邊溝槽960的底部相鄰接的位置上是處於浮動的狀態。
如圖22所示，可以認為以往的另一種半導體裝置900是按照以下方法來製造的。即，以往的另一種半導體裝置的製造方法按照順序包含：準備低電阻半導體層911的工序(參照圖22(a))；在低電阻半導體層911上形成n型的半導體層912的工序(參照圖22(b))；在製造後被劃定為週邊區域A2的區域處的半導體層912表面的規定區域處形成週邊溝槽960的週邊溝槽形成工序(參照圖22(c))；向週邊溝槽960的底部導入p型摻雜物(例如離子注入)的工序(參照圖22(d))；啟動p型摻雜物從而形成p型的浮動區域916的工序(參照圖22(e))；以及在週邊溝槽960的內表面形成絕緣層962，從而通過絕緣層962在週邊溝槽960的內部埋設溝槽內電極964的工序(參照圖22(f))。
根據以往的另一種半導體裝置900，由於在週邊區域A2處具備：多個週邊溝槽960，設置在半導體層912的表面；以及溝槽內電極964，通過形成在多個週邊溝槽960其各自的內表面的絕緣層962埋設，因此就能夠在容易產生電場集中的活性區域A1的最外周區域的電場超過臨界電場之前，使耗盡層向週邊區域A2伸展，這樣一來，就能夠以各週邊溝槽的絕緣層962來分擔承受電場，從而達到提升週邊區域A2耐壓的目的。
先行技術文獻，專利文獻1， 特開2015-65238號公報。以及專利文獻2， 專利5089284號公報。
然而，在以往的另一種半導體裝置900中，由於浮動區域916是在與週邊溝槽960相鄰接的狀態下進行配置的，因此耗盡層會變得難以延伸。這樣一來，就難以增大週邊溝槽底部中的電場降低效應，從而導致難以進一步提升週邊區域A2的耐壓。
另外，本發明的發明人在對週邊區域A2的耐壓經過反復的潛心研究後發現：一旦週邊溝槽960的底部與p型的浮動區域916是在相鄰接的狀態下進行配置，在當浮動區域916的載流子數量(摻雜量)出現偏差時，就會導致週邊區域A2的耐壓大幅下降(參照後述的圖6~圖10)。
鑒於上述問題的解決，本發明的目的是提供一種半導體裝置以及半導體裝置的製造方法，即便是在浮動區域的載流子數量(摻雜量)出現偏差的情況下，其週邊區域的耐壓也不易降低，從而就能夠進一步提升週邊區域的耐壓。
本發明的半導體裝置(第一半導體裝置)，其特徵在於，包括：半導體基體，具有第一導電型的半導體層；第一主電極，設置在所述半導體基體的一個表面側；第二主電極，設置在與所述半導體基體的所述一個表面是相反側的另一個表面側；多個週邊溝槽，設置在比所述第一主電極與所述第二主電極之間形成主電流流路的活性區域更靠近外側的週邊區域處的所述半導體層的表面且底部被所述半導體層覆蓋；以及溝槽內電極，通過形成在所述多個週邊溝槽其各自的內表面的絕緣層埋設，其中，所述半導體基體在所述週邊區域處進一步具有：多個第二導電型的浮動區域，在比所述半導體層中的所述週邊溝槽的底部更深的深度位置上與所述週邊溝槽相隔開配置，且電位是處於浮動的狀態。
本發明的半導體裝置(第二半導體裝置)，其特徵在於，包括：半導體基體，具有第一導電型的半導體層；第一主電極，設置在所述半導體基體的一個表面上；第二主電極，設置在與所述半導體基體的所述一個表面是相反側的另一個表面上；多個週邊溝槽，設置在比所述第一主電極與所述第二主電極之間形成主電流流路的活性區域更靠近外側的週邊區域處的所述半導體層的表面且底部被所述半導體層覆蓋；以及溝槽內電極，通過形成在所述多個週邊溝槽其各自的內表面的絕緣層埋設，並且，在所述活性區域處進一步包括：多個溝槽，形成在所述半導體層上；柵電極，通過所述溝槽內的側壁和柵極絕緣膜形成在所述多個溝槽其各自的內部；遮罩電極，位於所述溝槽的槽底與所述柵電極之間；以及絕緣區域，在所述柵電極與所述遮罩電極之間擴展，並且進一步沿所述溝槽的所述側壁以及所述槽底擴展從而使所述遮罩電極從所述側壁以及所述槽底隔離，其中，所述半導體基體在所述週邊區域處進一步具有：單個或多個第二導電型的浮動區域，在比所述半導體層中的所述週邊溝槽的底部更深的深度位置上與所述週邊溝槽相隔開配置，且電位元是處於浮動的狀態，並且，在所述活性區域處還進一步具有：第二導電型的基極區域，形成在所述半導體層的表面並且與所述溝槽的側壁相接；第一導電型的源極區域，形成在所述基極區域的表面並且與所述溝槽的側壁相接；以及邊界浮動區域，從平面上看，在所述活性區域處的所述多個溝槽中距離所述週邊區域最近的溝槽與所述週邊區域處的所述多個週邊溝槽中距離所述活性區域最近的週邊溝槽之間比所述半導體層中的所述溝槽的底部更深的深度位置上與所述溝槽相隔開配置，並且電位元是處於浮動的狀態。
在本發明的半導體裝置中，所述半導體基體具有相互隔開配置的多個浮動區域來作為所述浮動區域。
在本發明的半導體裝置中，所述週邊區域處的位於所述活性區域側的相鄰接的所述週邊溝槽之間的間隔與位於外周側的相鄰接的所述週邊溝槽之間的間隔不相同。
在本發明的半導體裝置中，所述週邊區域處的位於所述活性區域側的所述週邊溝槽之間的間隔比位於外周側的所述週邊溝槽之間的間隔更窄。
在本發明的半導體裝置中，所述浮動區域由反向偏置時完全耗盡的摻雜物濃度所形成。
在本發明的半導體裝置中，具備至少三條所述週邊溝槽來作為所述多個週邊溝槽，並且所述多個週邊溝槽中位於所述活性區域側的至少兩條所述週邊溝槽的內部的所述溝槽內電極與所述第一主電極相連接。
在本發明的半導體裝置中，所述浮動區域從平面上看被配置在配置有所述週邊溝槽的區域上。
這裡所說的“配置有週邊溝槽的區域”是指：在週邊區域處位於最靠近活性區域側的週邊溝槽與最靠近外側的週邊溝槽之間的區域。
在本發明的半導體裝置中，所述浮動區域從平面上看也被配置為比配置有所述週邊溝槽的區域更靠近外側。
在本發明的半導體裝置中，所述浮動區域從平面上看被配置在所述週邊溝槽之間。
在本發明的半導體裝置中，所述浮動區域被配置在所述週邊溝槽的正下方。
在本發明的半導體裝置中，所述週邊溝槽的深度是與所述溝槽的深度相同的深度。
在本發明的半導體裝置中，所述週邊溝槽的深度比所述溝槽的深度更深。
在本發明的半導體裝置中，所述半導體基體在位於所述週邊區域處的所述半導體層的表面上進一步具有：第二導電型的表面半導體層，被配置在相鄰接的所述週邊溝槽之間的至少一處上且摻雜物濃度比所述浮動區域更高。
本發明的半導體裝置的製造方法，用於製造上述[0015]~[0029]中的任意一項所記載的半導體裝置，其特徵在於，包含：第一半導體層形成工序，通過外延生長法形成規定厚度的第一導電型的第一半導體層；第二導電型摻雜物導入工序，在製造後被劃定為比活性區域靠近外側的週邊區域的區域中的規定區域處的所述第一半導體層的內部或表面上導入第二導電型的摻雜物；第二半導體層形成工序，在導入有所述第二導電型的摻雜物的所述第一半導體層上通過外延生長法形成規定厚度的第一導電型的第二半導體層；週邊溝槽形成工序，在製造後被劃定為所述週邊區域的區域處的所述第二半導體層表面的規定區域上形成比導入有所述第二導電型的摻雜物的深度位置更淺的週邊溝槽；溝槽內電極形成工序，在所述週邊溝槽的內表面形成絕緣層，從而通過所述絕緣層在所述週邊溝槽的內部形成溝槽內電極；以及主電極形成工序，包含：在所述第二半導體層的表面側形成第一主電極的工序以及在所述第一半導體層的表面側形成第二主電極的工序，其中，在所述第二導電型摻雜物導入工序至所述主電極形成工序之間，進一步包含：浮動區域形成工序，由所述第二導電型的摻雜物來形成浮動區域。
根據本發明的半導體裝置(第一半導體裝置以及第二半導體裝置)，由於半導體基體在週邊區域處具有：第二導電型的浮動區域，在比半導體層中的週邊溝槽的底部更深的深度位置上與週邊溝槽相隔開配置，且電位元是處於浮動的狀態，因此耗盡層就可以向：從浮動區域朝向週邊溝槽的深度方向以及從週邊溝槽離開的深度方向這兩個方向延伸。這樣一來，耗盡層就能夠比以往另一種的半導體裝置形成得更厚，從而加大週邊溝槽底部中的電場降低效應。其所帶來的結果便是能夠進一步提高週邊區域的耐壓。
另外，根據本發明的半導體裝置，由於半導體基體在週邊區域處具有：第二導電型的浮動區域，在比半導體層中的週邊溝槽的底部更深的深度位置上與週邊溝槽相隔開配置，且電位元是處於浮動的狀態，因此就能夠在不受制於週邊溝槽的配置位置的情況下來配置浮動區域。這樣一來，就成為了一種設計自由度高且能夠輕易應對設計變更的半導體裝置。
此外，根據本發明的半導體裝置，由於半導體基體在週邊區域處具有：第二導電型的浮動區域，在比半導體層中的週邊溝槽的底部更深的深度位置上與週邊溝槽相隔開配置，且電位元是處於浮動的狀態，因此，(1)就不會出現諸如在對週邊溝槽的底部進行離子注入的步驟時因離子注入角度的不同而導致浮動區域的載流子數量(摻雜量)產生偏差的問題。(2)即便是在因其他原因導致浮動區域的載流子數量(摻雜量)產生偏差的情況下，也能夠防止週邊區域的耐壓大幅下降，(3)還能夠提升摻雜量裕度(Dose margin)(參照圖6~圖10)。
在本說明書中，“標準化摻雜量”是指：將耐壓處於峰值時的浮動區域的摻雜量作為1來進行標準化。“摻雜量裕度”是指：耐壓BVdss達到超過規定值時的“標準化摻雜量”的範圍。
另外，在專利文獻1中所記載的半導體裝置中，雖然是通過從位於上端面的FLR區域(保護環區域)和位於內部的浮動區域這兩個區域來延伸耗盡層，從而在均等地配置半導體基體內部的等電位線後降低半導體基體內部以及上端部的電場強度，但由於作為半導體材料的矽的相對介電常數存在上限，因此就很難滿足行業對於具有更高耐壓的半導體裝置這一需求。
此外，專利文獻1中所記載的半導體裝置的浮動區域具有：從浮動區域向半導體基體表面(源電極側的表面)方向延伸的耗盡層與從FLR區域向深度方向延伸後的耗盡層相連接，並且通過浮動區域自身也完全耗盡來平坦地將耗盡層向深度方向延伸的功能。另外，由於專利文獻1中的半導體裝置並不具備本發明中的週邊溝槽，而且也不是通過向週邊溝槽的絕緣層進行分壓來使其具有耐壓的構造，因此其原本就不存在電場容易集中在週邊溝槽底部的角落部位這一課題，並且其浮動區域與能夠加大週邊溝槽底部中的電場降低效應(緩和週邊溝槽底部的電場)的本發明中的浮動區域在功能上存在很大差異。
根據本發明的半導體裝置的製造方法，由於包含：第一半導體層形成工序；第二導電型摻雜物導入工序，在第一半導體層的內部或表面上導入第二導電型的摻雜物；第二半導體層形成工序；週邊溝槽形成工序；以及主電極形成工序，其中，在第二導電型摻雜物導入工序至主電極形成工序之間，還進一步包含由第二導電型的摻雜物來形成浮動區域的浮動區域形成工序，因此與對週邊溝槽的底部進行離子注入的工序相比較，即便是在離子注入的角度產生偏差的情況下，也不會產生浮動區域的摻雜物濃度和大小與設計不符、或是浮動區域內的摻雜物濃度分佈不均的問題，這樣一來，浮動區域的載流子數量(摻雜量)就不易出現偏差。其結果就是，能夠製造出週邊區域的耐壓不易降低的半導體裝置。
另外，根據本發明的半導體裝置的製造方法，由於是按照：第一半導體層形成工序；第二導電型摻雜物導入工序；第二半導體層形成工序；以及週邊溝槽形成工序的順序來實施的，因此就能夠在不受制於週邊溝槽的配置位置的情況下配置浮動區域。這樣一來，就能夠製造出設計自由度高且能夠輕易應對設計變更的半導體裝置。
此外，根據本發明的半導體裝置的製造方法，由於處包含：週邊溝槽形成工序，在製造後被劃定為週邊區域的區域處的第二半導體層表面的規定區域上形成比導入有第二導電型的摻雜物的深度位置更淺的週邊溝槽，因此製造出的半導體裝置的耗盡層就可以向：從浮動區域朝向週邊溝槽的深度方向和從週邊溝槽離開的深度方向這兩個方向延伸。這樣一來，耗盡層就能夠比以往形成得更厚，從而加大週邊溝槽底部中的電場降低效應。其所帶來的結果便是能夠製造出進一步提高週邊區域的耐壓的半導體裝置。
另外，根據本發明的半導體裝置的製造方法，由於包含：第二導電型摻雜物導入工序，在製造後被劃定為比活性區域靠近外側的週邊區域的區域中的規定區域處的第一半導體層的內部或表面上導入第二導電型的摻雜物；第二半導體層形成工序，在導入有第二導電型的摻雜物的第一半導體層上，通過外延生長法形成規定厚度的第一導電型的第二半導體層；週邊溝槽形成工序，在製造後被劃定為週邊區域的區域處的第二半導體層的表面的規定區域上形成比導入有第二導電型的摻雜物的深度位置更淺的週邊溝槽；溝槽內電極形成工序，在週邊溝槽的內表面形成絕緣層，從而通過絕緣層在週邊溝槽的內部形成溝槽內電極；以及主電極形成工序，包含：在第二半導體層的表面上形成第一主電極的工序、以及在第一半導體層的表面上形成第二主電極的工序，其中，在第二導電型摻雜物導入工序至主電極形成工序之間，還進一步包含由第二導電型的摻雜物來形成浮動區域的浮動區域形成工序，因此，(1) 就不會出現諸如在對週邊溝槽底部進行離子注入的步驟時因離子注入角度的不同而導致浮動區域的載流子數量(摻雜量)產生偏差的問題。(2)即便是在因其他原因導致浮動區域的載流子數量(摻雜量)產生偏差的情況下，也能夠防止週邊區域的耐壓大幅下降，(3)還能夠提升摻雜量裕度(參照圖6~圖10)。
下面，將根據附圖中所示的各實施方式來對本發明的半導體裝置以及半導體裝置的製造方法進行說明。此外，各附圖只是模式圖，並不一定嚴格反映出實際的尺寸。以下所說明的各實施方式不限定權利要求涉及的發明。此外，在各實施方式中所說明的諸要素及其所有的組合並非是本發明的解決手段所必需的。在各實施方式中，對於基本構成、特徵、功能等為相同的構成、要素(包含形狀等為不完全相同的構成要素)會在不同的實施方式中使用相同符號並省略再次說明。另外，在各實施方式中，雖然是將第一導電型作為n型，將第二導電型作為p型，但是也可以相反。
[實施方式一]
1. 實施方式一涉及的半導體裝置100的構成
如圖1所示，實施方式一涉及的半導體裝置100包括：半導體基體110，具有漂移層112；源電極130(第一主電極)，通過層間絕緣膜120設置在半導體基體110的一個表面側；以及漏電極140(第二主電極)，設置在半導體基體110的另一個表面側，其中，所述半導體裝置100劃定有：在源電極130與漏電極140之間形成主電流流路的活性區域A1、位於活性區域A1外側的週邊區域A2。
實施方式一涉及的半導體裝置100在活性區域A1處包括：多個溝槽150，形成在漂移層112上；柵電極152，通過溝槽150內的側壁和柵極絕緣膜154形成在多個溝槽150其各自的內部；遮罩電極158，位於溝槽150的槽底與柵電極152之間；以及絕緣區域156，在柵電極152與遮罩電極158之間擴展，並且進一步沿溝槽150的側壁以及槽底擴展從而使遮罩電極158從側壁以及槽底隔離。
溝槽150從平面上看以規定的間距形成在漂移層112所在的區域內，並且具有與基極區域113以及源極區域114相鄰接的側壁、以及與漂移層112相鄰接的槽底。溝槽150的深度在2.0μm~8.0μm的範圍內，例如是5μm。
柵極絕緣膜154由通過熱氧化法形成的厚度例如為100nm的二氧化矽膜構成。柵電極152以及遮罩電極158由通過CVD法以及離子注入法形成的低電阻多晶矽構成。遮罩電極158與漂移層112之間的絕緣區域156的厚度比柵極絕緣膜154的厚度更厚，例如在0.5μm~1.5μm的範圍內。
半導體基體110在活性區域A1處具有： n+型的低電阻半導體層111；漂移層112(第一導電型的半導體層)，配置在低電阻半導體層111上；p型的基極區域113，形成在漂移層112的表面；n型的源極區域114，配置在基極區域113的表面；p型的接觸區域118，配置在基極區域113的表面，且通過後述的金屬插頭134與源電極130電連接；以及邊界浮動區域117。其中，源極區域114的一個側部與溝槽150相鄰接，另一個側部與金屬插頭134相接。關於邊界浮動區域117會進行後述。此外，邊界浮動區域117也可以懸掛於週邊區域A2上。
漂移層112由：配置在低電阻半導體層111側的n-型的第一半導體層112a與配置在源電極130側的n型的第二半導體層112b構成。
實施方式一涉及的半導體裝置100在週邊區域A2處包括：多個週邊溝槽160，設置在漂移層112的表面且底部以及側部被漂移層112覆蓋(即，在與漂移層112中的週邊溝槽160相鄰接的區域內未形成其他要素)；溝槽內電極164，通過形成在多個週邊溝槽160其各自的內表面上的絕緣層162來埋設；以及溝道截斷電極170，配置在週邊區域A2的最外周部分的半導體基體表面上。
週邊溝槽160的深度按照與溝槽150相同的深度來形成，例如在2.0μm~8.0μm的範圍內，比如是5μm。絕緣層162的厚度例如在0.5μm~1.5μm的範圍內。溝槽內電極164由通過CVD法以及離子注入法形成的低電阻多晶矽構成。
週邊區域A2處的位於活性區域A1側的兩條相鄰接的週邊溝槽160之間的間隔與位於外周側的相鄰接的週邊溝槽160(位於活性區域A1側的第二條週邊溝槽160以及其外周側的週邊溝槽160)之間的間隔不相同。具體來說，位於活性區域A1側的兩條相鄰接的週邊溝槽160之間的間隔比位於外周側的相鄰接的週邊溝槽160(除了位於活性區域A1側的兩條週邊溝槽160以外的三條週邊溝槽160)之間的間隔更窄。
多個週邊溝槽160中的位於活性區域A1側的兩條週邊溝槽160內部的溝槽內電極164通過金屬插頭134與源電極130(場板132)電連接。此外，多個週邊溝槽160中的除了位於活性區域A1側的兩條週邊溝槽160以外的週邊溝槽160(包含配置在最外周側的週邊溝槽160)內部的溝槽內電極164的電位是處於浮動的狀態。此外，即使是在這些溝槽內電極164與源電極130電連接的情況下，也可以維持本發明的效果。
半導體基體110在週邊區域A2處具有：多個p型的浮動區域116以及設置在週邊區域A2的最外周附近的n型(n+型)的溝道截斷區域119。
低電阻半導體層111的厚度例如在100μm~400μm的範圍內，並且低電阻半導體層111的摻雜物濃度例如在1×1019 cm-3 ~1×1020 cm-3 的範圍內。漂移層112的厚度例如在5μm~120μm的範圍內。漂移層112的摻雜物濃度例如在5×1013 cm-3 ~1×1016 cm-3 的範圍內。基極區域113最下部的深度位置例如在0.5μm~4.0μm的範圍內，並且基極區域113的摻雜物濃度例如在5×1016 cm-3 ~1×1018 cm-3 的範圍內。源極區域114最深部的深度位置例如在0.1μm~0.4μm的範圍內，並且源極區域114的摻雜物濃度例如在5×1019 cm-3 ~2×1020 cm-3 的範圍內。
溝槽150、週邊溝槽160、基極區域113以及源極區域114被形成為條紋狀(參照圖1(b))。
下面，對浮動區域116以及邊界浮動區域117進行說明。
半導體基體110在週邊區域A2處具有：多個p型的浮動區域116，在比漂移層112中的週邊溝槽160的底部更深的深度位置上與週邊溝槽160相隔開配置，且電位是處於浮動的狀態。
此外，半導體基體110具有：邊界浮動區域117，從平面上看，在活性區域A1處的多個溝槽150中距離週邊區域A2最近的溝槽150與週邊區域A2處的多個週邊溝槽160中距離活性區域A1最近的週邊溝槽160之間比漂移層112中的溝槽150的底部更深的深度位置上與溝槽150相隔開配置，並且電位是處於浮動的狀態。
多個浮動區域116被相互隔開配置，並且浮動區域116與邊界浮動區域117也被互相隔開配置。浮動區域116按照與週邊區域A2的外周側的相鄰接的週邊溝槽160之間的間隔(比位於活性區域A1側的第二條更靠近外側的相鄰接的週邊溝槽160之間的間隔)相同的間隔來形成。因此，雖然浮動區域116是形成在除了最靠近活性區域A1側的週邊溝槽160以外的(週邊區域A2的外周側的)週邊溝槽的正下方，但是在最靠近活性區域A1側的週邊溝槽160的正下方並未形成浮動區域116。
浮動區域116以及邊界浮動區域117由反向偏置時完全耗盡的摻雜物濃度所形成。
層間絕緣膜120在半導體基體110的一個表面上橫跨活性區域A1以及週邊區域A2這兩個區域後形成。在活性區域A1處，層間絕緣膜120從平面上看在溝槽150之間形成有用於與源極區域114以及接觸區域118相接觸的接觸孔122，並且在週邊區域A2處，形成有用於與活性區域A1側的兩條週邊溝槽160內部的溝槽內電極164相接觸的接觸孔122。層間絕緣膜120由通過CVD法形成的厚度是例如為1000nm的PSG膜所構成。
在接觸孔122的內表面形成有屏障金屬(未圖示)，規定的金屬通過該屏障金屬來填充在接觸孔122的內部，從而構成金屬插頭134。規定的金屬是例如鎢。
源電極130通過層間絕緣膜120配置在半導體基體110的一個表面上。源電極130通過金屬插頭134來與源極區域114、接觸區域118、活性區域A1側的兩條週邊溝槽160內部的溝槽內電極164電連接，進而在未圖示的規定位置上也可以與遮罩電極158電連接。源電極130由通過濺射法形成的厚度例如是4μm的鋁金屬(例如Al-Cu合金)所構成。
源電極130不僅可以向活性區域A1延伸，還可以向週邊區域A2延伸，並且向週邊區域A2延伸的部分成為場板132。即，源電極130的一部分成為場板132。場板132的長度可以是適當的長度，只要不與最外端的溝道截斷電極170相接即可。
漏電極140形成在低電阻半導體層111的表面上。漏電極140通過Ti-Ni-Au等多層金屬膜來形成。多層金屬膜整體的厚度為例如0.5μm。
2. 實施方式一涉及的半導體裝置的製造方法
實施方式一涉及的半導體裝置的製造方法包含：第一半導體層形成工序；第二導電型摻雜物導入工序；第二半導體層形成工序；溝槽以及週邊溝槽形成工序；浮動區域、溝槽內電極、柵電極以及遮罩電極形成工序；基極區域以及源極區域形成工序；層間絕緣膜形成工序；金屬插頭形成工序；以及主電極形成工序(源電極形成工序以及漏電極形成工序)(參照圖2~圖5)。
(1)第一半導體層形成工序
首先，在n+型的低電阻半導體層111上通過外延生長法形成規定厚度的n-型的第一半導體層112a(參照圖2(a))。第一半導體層112a的厚度是例如製造後的漂移層112的大致一半的厚度。
(2)第二導電型摻雜物導入工序
接著，將p型摻雜物導入在製造後被劃定為活性區域A1以及週邊區域A2的區域中的規定區域處的第一半導體層112a的內部。
具體來說，首先在第一半導體層112a上形成掩膜M1，該掩膜M1具有與浮動區域116以及邊界浮動區域117對應的開口，從而通過該掩膜M1將p型摻雜物(例如硼)進行離子注入(高速離子注入)(參照圖2(b))。隨後，從第一半導體層112a的表面將掩膜M1去除。
(3)第二半導體層形成工序
隨後，在導入有p型摻雜物的第一半導體層112a上通過外延生長法形成規定厚度的n型的第二半導體層112b(參照圖2(c))。由第一半導體層112a與第二半導體層112b來構成漂移層112。
(4)溝槽以及週邊溝槽形成工序
接著，將具有與活性區域A1的溝槽150以及週邊區域A2的週邊溝槽160對應的開口的掩膜(未圖示)形成在漂移層112的表面，並通過使用該掩膜來進行蝕刻，從而在漂移層112形成多個溝槽150以及多個週邊溝槽160(參照圖2(d))。在蝕刻後，將掩膜去除並通過犧牲氧化來調整溝槽150以及週邊溝槽160的內表面。此外，週邊溝槽160處的成為活性區域A1的區域側的兩條相鄰接的週邊溝槽160之間的間隔比外周側的相鄰接的週邊溝槽160之間的間隔更窄。
(5)浮動區域、溝槽內電極、柵電極以及遮罩電極形成工序
其次，在包含溝槽150的內周面以及週邊溝槽160的內周面的半導體基體110的表面上形成氧化膜(參照圖3(a))。這時，週邊溝槽160的內周面的氧化膜成為絕緣層162，溝槽150的內周面的氧化膜成為絕緣區域156的一部分。此外，這時的第一半導體層112a內的p型摻雜物被啟動從而成為p型的浮動區域116以及邊界浮動區域117。
接著，在氧化膜(絕緣層162)上堆積多晶矽(參照圖3(b))。通過這樣，週邊溝槽160內部的多晶矽成為溝槽內電極164。這時，為了降低多晶矽的電阻也可以在將n型摻雜物(例如磷)離子注入後使其熱擴散。接著，將除了溝槽150以及週邊溝槽160以外的區域的多晶矽以及氧化膜、還有溝槽150上端部的多晶矽以及氧化膜通過蝕刻來去除。通過這樣，溝槽150內部的多晶矽成為遮罩電極158。
隨後，通過熱氧化法在溝槽150的側壁形成柵極絕緣膜154的同時，形成分隔遮罩電極158與柵電極的絕緣區域156的一部分(參照圖3(c))。接著，通過CVD法在溝槽150內堆積多晶矽從而形成柵電極152(參照圖3(d))。
(6)基極區域以及源極區域形成工序
接著，形成具有與基極區域113對應的開口的掩膜M2，從而通過該掩膜M2將p型摻雜物(例如硼)離子注入在漂移層112的活性區域A1的表面(參照圖4(a))。隨後，將掩膜M2去除，並啟動離子注入在漂移層112的p型摻雜物從而形成基極區域113。其次，形成具有與源極區域114以及溝道截斷區域119對應的開口的掩膜M3，從而通過該掩膜M3將n型摻雜物(例如砷)進行離子注入(參照圖4(b))。接著，將掩膜M3去除，並啟動離子注入在漂移層112的n型摻雜物從而形成源極區域114以及溝道截斷區域119(參照圖4(c))。
(7)層間絕緣膜以及金屬插頭形成工序
接著，在半導體基體110的一個面側(形成漂移層112的側面)的表面上形成層間絕緣膜120(參照圖4(d))。隨後，在層間絕緣膜120的規定位置上形成接觸孔122(參照圖5(a))。其次，在活性區域A1處，通過接觸孔122對半導體基體110進行蝕刻加工。此外，在週邊區域A2處，通過接觸孔122對溝槽內電極164進行蝕刻加工。
接著，在活性區域A1處，將層間絕緣膜120作為掩膜，從而將p型摻雜物導入(離子注入)接觸孔122的底部。隨後，啟動該p型摻雜物從而形成p型的接觸區域118。其次，在活性區域A1以及週邊區域A2處的接觸孔122的內表面形成屏障金屬(未圖示)，從而通過該屏障金屬將規定的金屬填充至接觸孔122的內部。通過這樣來形成金屬插頭134(參照圖5(b))。
(8)主電極形成工序(源電極形成工序以及漏電極形成工序)
接著，通過濺射法在層間絕緣膜120上將A1-Cu金屬成膜，從而形成源電極130(參照圖5(b))。源電極130形成至活性區域A1的整個區域和週邊區域A2的規定位置。週邊區域A2的金屬膜發揮作為場板的作用(參照圖5(b)的符號132)。此外，在低電阻半導體層111上將Ti-Ni-Au等多層金屬膜成膜，從而形成漏電極140(參照圖5(c))。
通過這樣，就能夠製造實施方式一涉及的半導體裝置100。
3.關於試驗例
試驗例展示了：本發明的半導體裝置即使是在浮動區域處的載流子數量(摻雜量)出現偏差的情況下，也能夠防止週邊區域的耐壓大幅下降。
(1)比較例以及實施例
比較例涉及的半導體裝置在除了浮動區域116與週邊溝槽160相鄰接以及從位於活性區域A1處的第一條至第四條週邊溝槽內部的溝槽內電極與源電極相連接這兩點以外，具有與實施方式一涉及的半導體裝置100相同的構成。
實施例涉及的半導體裝置在除了從位於活性區域A1側的第一條至第四條週邊溝槽內部的溝槽內電極與源電極相連接這點以外，具有與實施方式一涉及的半導體裝置100相同的構成。
(2)模擬方法
分別在比較例以及實施例中測量並評估使浮動區域的摻雜量變化時的等電位分佈以及此時的耐壓BVdss。
(3)評估結果
(3-1)關於比較例涉及的半導體裝置
如圖6所示，當比較例涉及的半導體裝置中的標準化摻雜量為1.0時，耐壓大約是290V，處於充分實用的水準。此外，如圖7所示，電位處於較低的部分擴展至週邊區域A2最外周的週邊溝槽。
但是，當比較例涉及的半導體裝置中的標準化摻雜量為0.43時，如圖6所示，耐壓大約是250V，相比標準化摻雜量為1.0時的耐壓有較大的下降(耐壓大約為5/6)。此外，如果測量比較例涉及的半導體裝置中的耐壓為大於等於280V時的摻雜量裕度，則標準化摻雜量在0.69至1.23的範圍(0.54)。
此外，如圖9所示，電位處於較低的部分停留在週邊區域A2的最外周前面的週邊溝槽，並且耗盡層寬度比(特別是在最外周)標準化摻雜量為1.0時更窄。
(3-2)關於實施例涉及的半導體裝置
如圖6所示，當實施例涉及的半導體裝置中的標準化摻雜量為1.0時，耐壓大約是295V，處於充分實用的水準。此外，如圖8所示，與比較例涉及的半導體裝置的情況相同，雖然電位處於較低的部分會擴展至週邊區域A2最外周的週邊溝槽，但是耗盡層也會進一步在比週邊溝槽更深的浮動區域與週邊溝槽的底部之間擴展，並且耗盡層保持較厚。
此外，當實施例涉及的半導體裝置中的標準化摻雜量為0.43時，如圖6所示，耐壓大約是285V，相比標準化摻雜量為1.0時沒有下降太多。
另外，如果測量實施例涉及的半導體裝置中的耐壓為大於等於280V時的摻雜量裕度，則標準化摻雜量在0.31至1.32的範圍(1.01)，與比較例涉及的半導體裝置相比，摻雜量裕度接近2倍。這可以想到是因為通過將浮動區域與週邊溝槽相隔開，從而耗盡層也會在週邊溝槽與浮動區域之間擴展，進而賺取耗盡層的寬度。
此外，如圖10所示，儘管電位處於較低的部分停留在週邊區域A2的最外周前面的週邊溝槽，但是耗盡層也會在比週邊溝槽更深的浮動區域與週邊溝槽的底部之間擴展，並且耗盡層保持較厚。
從而可以知道：本發明的半導體裝置通過將浮動區域配置在與週邊溝槽相隔開的位置上，即使是在浮動區域處的摻雜量出現偏差的情況下，也能夠防止週邊區域的耐壓大幅下降。
4.實施方式一涉及的半導體裝置100以及半導體裝置的製造方法的效果。
根據實施方式一涉及的半導體裝置100，由於半導體基體110在週邊區域A2處具有：p型的浮動區域116，在比漂移層112中的週邊溝槽160的底部更深的深度位置上與週邊溝槽160相隔開配置，且電位是處於浮動的狀態，因此耗盡層就可以向：從浮動區域116朝向週邊溝槽160的深度方向以及從週邊溝槽160離開的深度方向這兩個方向延伸。所以，耗盡層比以往的另一種半導體裝置900形成得更厚，並且週邊溝槽160底部中的電場降低效應也會變大。這樣一來，就能夠進一步提高週邊區域的耐壓。
此外，根據實施方式一涉及的半導體裝置100，由於半導體基體110在週邊區域A2處具有：p型的浮動區域116，在比漂移層112中的週邊溝槽160的底部更深的深度位置上與週邊溝槽160相隔開配置，且電位是處於浮動的狀態，因此就能夠在不受制於週邊溝槽160的配置位置的情況下配置浮動區域116。這樣一來，就成為了一種設計自由度高且能夠輕易應對設計變更的半導體裝置。
另外，根據實施方式一涉及的半導體裝置100，由於半導體基體110在週邊區域A2處具有：p型的浮動區域116，在比漂移層112中的週邊溝槽160的底部更深的深度位置上與週邊溝槽160相隔開配置，且電位是處於浮動的狀態，因此(1) 就不會出現諸如在對週邊溝槽底部進行離子注入的步驟時因離子注入角度的不同而導致浮動區域的載流子數量(摻雜量)產生偏差的問題。(2)即便是在因其他原因導致浮動區域116的載流子數量(摻雜量)產生偏差的情況下，也能夠防止週邊區域A2的耐壓大幅下降，(3)還能夠提升摻雜量裕度(參照圖6~圖10)。
此外，實施方式一涉及的半導體裝置100在週邊區域A2處具備：多個週邊溝槽160，設置在漂移層112的表面且底部被漂移層覆蓋；以及溝槽內電極164，通過形成在多個週邊溝槽160其各自的內表面的絕緣層162來形成在各個週邊溝槽160的內部。
通過設為這種構成，由於氧化膜的相對介電常數遠遠小於矽的相對介電常數，因此即使對氧化膜施加較大的電壓也難以將其破壞。因此，與不具有週邊溝槽160、絕緣層162以及溝槽內電極164的半導體裝置相比較，就能夠提高週邊區域A2的耐壓。
根據實施方式一涉及的半導體裝置，由於具備上述構成的p型的浮動區域116，在施加反向偏置時能夠將耗盡層延伸至週邊區域A2中的外側的區域，因此不僅能夠使活性區域A1附近的週邊溝槽160等，還能夠使外周附近的週邊溝槽(氧化膜)來分擔電場。所以，根據本發明的半導體裝置，就能夠維持更高的耐壓。
根據實施方式一涉及的半導體裝置100，由於半導體基體110具有相互隔開配置的多個浮動區域來作為浮動區域116，因此能夠易於將從活性區域A1延伸過來的耗盡層向週邊區域A2的外周擴展。這樣一來，週邊區域A2的耐壓就變得更不易下降。
根據實施方式一涉及的半導體裝置100，由於具有：邊界浮動區域117，從平面上看，在活性區域A1處的多個溝槽150中距離週邊區域A2最近的溝槽與週邊區域A2處的多個週邊溝槽160中距離活性區域A1最近的週邊溝槽之間比漂移層112的溝槽150的底部更深的深度位置上與溝槽相150隔開配置，並且電位是處於浮動的狀態， 因此就能夠易於使活性區域A1的耗盡層向週邊區域A2伸展。
根據實施方式一涉及的半導體裝置100，由於週邊區域A2處的位於活性區域A1側的相鄰接的週邊溝槽160之間的間隔與位於外周側的相鄰接的週邊溝槽160之間的間隔不相同，因此通過在與耗盡層的延伸相對應的位置上配置週邊溝槽160，從而就能夠進一步提高週邊區域A2的耐壓。
根據實施方式一涉及的半導體裝置100，由於週邊區域A2處的位於活性區域A1側的相鄰接的週邊溝槽160之間的間隔比位於外周側的相鄰接的週邊溝槽160之間的間隔更窄，因此就能夠易於使耗盡層向週邊區域A2延伸。
根據實施方式一涉及的半導體裝置100，由於浮動區域116由反向偏置時完全耗盡的摻雜物濃度所形成，因此能夠使浮動區域116內也耗盡，從而週邊耐壓變得不易下降。
根據實施方式一涉及的半導體裝置100，由於多個週邊溝槽160中的位於活性區域A1側的第一條週邊溝槽160內部的溝槽內電極164與源電極130相連接，因此在位於活性區域A1處的多個溝槽150中距離週邊區域A2最近的溝槽與位於週邊區域A2處的多個週邊溝槽160中距離活性區域A1最近的週邊溝槽之間，耗盡層分別從：通過金屬插頭134以及p型的接觸區域118與源電極130相連接的p型基極區域113、距離週邊區域A2最近的溝槽150(遮罩電極158為源極電位)、以及距離活性區域A1最近的週邊溝槽160處延伸，從而在使用夾斷效果後易於將耗盡層延伸。因此，該區域處的耐壓得到提高。
此外，假設在位於活性區域A1側的第一條週邊溝槽160內部的溝槽內電極164是與源電極130接觸，且第二條週邊溝槽160內部的溝槽內電極164的電位是處於浮動的情況下，由於第二條週邊溝槽160內的溝槽內電極164不具有電位，因此在位於活性區域A1側的第一條週邊溝槽160與第二條週邊溝槽160之間，等電位線向表面方向呈曲線狀延伸，從而進入第一條週邊溝槽160與第二條週邊溝槽160之間的等電位線的數量就必然會增多。所以，在電位容易變高的部位也就是在從活性區域A1直至第一條週邊溝槽160的底部附近，由於等電位線變得密集從而容易引起電場集中，因此在該週邊溝槽160的底部就容易引起雪崩擊穿。這樣一來，就無法提高週邊耐壓，進而就難以防止在週邊區域A2處引起擊穿。
與此相對，根據實施方式一涉及的半導體裝置100，由於多個週邊溝槽160中的位於活性區域A1側的第二條週邊溝槽160內部的溝槽內電極164與源電極130相連接，因此在位於活性區域A1側的第二條週邊溝槽160與第三條週邊溝槽160之間，等電位線向表面方向呈曲線狀延伸，從而進入第二條週邊溝槽160與第三條週邊溝槽160之間的等電位線的數量就會增多。所以，儘管從位於活性區域A1側直至第二條週邊溝槽160的底部附近中的等電位線會變得密集，但是由於沒有接觸，因此洩漏電流較小從而就難以引起雪崩擊穿。另一方面，在電位容易變高的部位也就是在從活性區域A1側直至第一條週邊溝槽160的底部，由於等電位線不易變得密集，因此在該部位處的洩漏電流就會被抑制，從而就不易引起雪崩擊穿。這樣一來，就能夠提高週邊耐壓A2，從而就能夠防止在週邊區域A2處引起擊穿。
因此，根據實施方式一涉及的半導體裝置100，由於多個週邊溝槽160中的位於活性區域A1側的兩條週邊溝槽內部的溝槽內電極164與源電極130相連接，因此就能夠提高週邊耐壓，從而就能夠防止在週邊區域A2處引起擊穿。
此外，根據實施方式一涉及的半導體裝置100，由於除了多個週邊溝槽160中的位於活性區域A1側的兩條週邊溝槽160以外的週邊溝槽160內部的溝槽內電極164的電位處於浮動的狀態，因此在反向偏置時，在耗盡層從活性區域A1向週邊區域A2伸展的過程中，溝槽內電極164的電位被依次決定，從而就能夠由週邊溝槽160的絕緣層162來分擔電壓。
根據實施方式一涉及的半導體裝置的製造方法，由於包含：第一半導體層形成工序；第二導電型摻雜物導入工序，將第二導電型的摻雜物導入第一半導體層的內部；第二半導體層形成工序；週邊溝槽形成工序；以及主電極形成工序，並且在第二導電型摻雜物導入工序至主電極形成工序之間，還進一步包含：浮動區域形成工序，由第二導電型的摻雜物形成浮動區域，因此在與對週邊溝槽160的底部進行離子注入的步驟相比較的情況下，即使是在離子注入的角度產生偏差時也不會出現浮動區域116的摻雜物濃度或大小與設計時的不符，或浮動區域116內的摻雜物濃度產生濃度分佈不均的問題，從而在浮動區域116的載流子數量(摻雜量)就不易產生偏差。這樣一來，就能夠製造週邊區域A2的耐壓是不易下降的半導體裝置。
根據實施方式一涉及的半導體裝置的製造方法，由於按照：第一半導體層形成工序、第二導電型摻雜物導入工序，將第二導電型的摻雜物導入第一半導體層的內部或表面上、第二半導體層形成工序、週邊溝槽形成工序的順序來進行實施，因此就能夠在不受制於週邊溝槽160的配置位置的情況下配置浮動區域116。所以，就能夠製造設計自由度高且能夠輕易應對設計變更的半導體裝置。
根據實施方式一涉及的半導體裝置的製造方法，由於包含：週邊溝槽形成工序，在製造後被劃定為週邊區域A2的區域處的第二半導體層112b表面的規定區域上形成比導入有第二導電型的摻雜物的深度位置更淺的週邊溝槽160，因此製造出的半導體裝置100的耗盡層就可以向：從浮動區域116朝向週邊溝槽160的深度方向以及從週邊溝槽160離開的深度方向這兩個方向延伸。所以，耗盡層就能夠比以往的形成得更厚，從而加大週邊溝槽160底部中的電場降低效應。這樣一來，週邊區域A2的耐壓就會變得不易下降。
根據實施方式一涉及的半導體裝置的製造方法，由於包含：第二導電型摻雜物導入工序，將p型的摻雜物導入在製造後被劃定為比活性區域A1靠近外側的週邊區域A2的區域中的規定區域處的第一半導體層112的內部或表面上；漂移層形成工序，在導入有p型的摻雜物的漂移層112上通過外延生長法來形成規定厚度的n型的第二半導體層112b；週邊溝槽形成工序，在製造後被劃定為週邊區域A2的區域處的第二半導體層112b表面的規定區域形成比導入有p型的摻雜物的深度位置更淺的週邊溝槽160；溝槽內電極形成工序，在週邊溝槽160的內表面形成絕緣層162，從而通過絕緣層162在週邊溝槽160的內部形成溝槽內電極164；以及主電極形成工序，包含：在第二半導體層112b的表面上形成源電極130的工序以及在第一半導體層112a的表面上形成漏電極140的工序，在第二導電型摻雜物導入工序至主電極形成工序之間，還進一步包含由p型的摻雜物形成浮動區域116的浮動區域形成工序，因此(1) 就不會出現諸如在對週邊溝槽160的底部進行離子注入的步驟時因離子注入的角度不同而導致浮動區域116的載流子數量(摻雜量)產生偏差的問題。(2)即便是在因其他原因導致浮動區域116的載流子數量(摻雜量)產生偏差的情況下，也能夠防止週邊區域A2的耐壓大幅下降，(3)還能夠提升摻雜量裕度(參照圖6~圖10)。
[變形例一]
雖然變形例一涉及的半導體裝置101具有基本上與實施方式一涉及的半導體裝置100相同的構成，但是浮動區域的構成則與實施方式一涉及的半導體裝置100的情況有所不同。即，在變形例一涉及的半導體裝置101中，如圖11所示，浮動區域116被配置在相鄰接的週邊溝槽160之間。
變形例一涉及的半導體裝置101與實施方式一涉及的半導體裝置100的情況相同，由於半導體基體110在週邊區域A2處具有：多個p型的浮動區域116，在比漂移層112中的週邊溝槽160的底部更深的深度位置上與週邊溝槽160相隔開配置，且電位是處於浮動的狀態，因此，耗盡層就可以向：從浮動區域116朝向週邊溝槽160的深度方向以及從週邊溝槽離開的深度方向這兩個方向延伸。這樣一來，耗盡層就能夠比以往另一種的半導體裝置900形成得更厚，從而加大週邊溝槽160底部中的電場降低效應。其所帶來的結果便是能夠進一步提高週邊區域的耐壓。
[變形例二]
雖然變形例二涉及的半導體裝置102具有基本上與實施方式一涉及的半導體裝置100相同的構成，但是浮動區域的構成則與實施方式一涉及的半導體裝置100的情況有所不同。即，如圖12所示，在變形例二涉及的半導體裝置102中的浮動區域116是被配置在週邊溝槽160的中間位置以及週邊溝槽160的正下方這兩個位置上。
在變形例二涉及的半導體裝置102中，按照：位於週邊溝槽160的中間位置處的浮動區域116是處於下段，週邊溝槽160正下方的浮動區域是處於上段的方式相互不同地配置，從而就能夠有效地將漂移層112耗盡。
變形例二涉及的半導體裝置102與實施方式一涉及的半導體裝置100的情況相同，由於半導體基體110在週邊區域A2處具有：多個p型的浮動區域116，在比漂移層112中的週邊溝槽160的底部更深的深度位置上與週邊溝槽160相隔開配置，且電位是處於浮動的狀態，因此，耗盡層就可以向：從浮動區域116朝向週邊溝槽160的深度方向以及從週邊溝槽160離開的深度方向這兩個方向延伸。這樣一來，耗盡層就能夠比以往另一種的半導體900形成得更厚，從而加大週邊溝槽160底部中的電場降低效應。其所帶來的結果便是能夠進一步提高週邊區域A2的耐壓。
[變形例三]
雖然變形例三涉及的半導體裝置103具有基本上與實施方式一涉及的半導體裝置100相同的構成，但是浮動區域的構成則與實施方式一涉及的半導體裝置100的情況有所不同。即，如圖13所示，在變形例三涉及的半導體裝置103中的浮動區域116是被形成為島狀而不是條紋狀。
在變形例三涉及的半導體裝置103中，浮動區域116在沿條紋狀的週邊溝槽以規定的間隔配置在週邊溝槽正下方的同時，在週邊溝槽之間的中間位置處以在深度方向上看是相互不同的形態進行配置，從而就能夠有效地將漂移層112耗盡。
變形例三涉及的半導體裝置103與實施方式一涉及的半導體裝置100的情況相同，由於半導體基體110在週邊區域A2處具有：多個p型的浮動區域116，在比漂移層112中的週邊溝槽160的底部更深的深度位置上與週邊溝槽160相隔開配置，且電位是處於浮動的狀態，因此，耗盡層就可以向：從浮動區域116朝向週邊溝槽160的深度方向以及從週邊溝槽160離開的深度方向這兩個方向延伸。這樣一來，耗盡層就能夠比以往另一種的半導體裝置900形成得更厚，從而加大週邊溝槽160底部中的電場降低效應。其所帶來的結果便是能夠進一步提高週邊區域A2的耐壓。
[實施方式二]
雖然實施方式二涉及的半導體裝置104具有基本上與實施方式一涉及的半導體裝置100相同的構成，但是在不存在邊界浮動區域這點上則與實施方式一涉及的半導體裝置100的情況有所不同(參照圖14)。在實施方式二中，在最靠近活性區域A1的週邊溝槽160正下方也設置有浮動區域116，以此來代替不存在邊界浮動區域。
雖然實施方式二涉及的半導體裝置104在不存在邊界浮動區域這點上與實施方式一涉及的半導體裝置的製造方法的情況有所不同，但是卻與實施方式一涉及的半導體裝置100的情況相同，由於半導體基體110在週邊區域A2處具有：多個p型的浮動區域116，在比漂移層112中的週邊溝槽160的底部更深的深度位置上與週邊溝槽160相隔開配置，且電位元是處於浮動的狀態，因此，耗盡層就可以向：從浮動區域116朝向週邊溝槽160的深度方向以及從週邊溝槽160離開的深度方向這兩個方向延伸。這樣一來，耗盡層就能夠比以往另一種的半導體裝置900形成得更厚，從而加大週邊溝槽160底部中的電場降低效應。其所帶來的結果便是能夠進一步提高週邊區域A2的耐壓。
此外，由於實施方式二涉及的半導體裝置104在除了不存在邊界浮動區域這點以外的點上具有與實施方式一涉及的半導體裝置100相同的構成，因此其也具有實施方式一涉及的半導體裝置100所具有的效果中的該效果。
[實施方式三]
雖然實施方式三涉及的半導體裝置105具有基本上與實施方式一涉及的半導體裝置100相同的構成，但是在存在有表面半導體層這點上則與實施方式一涉及的半導體裝置100的情況有所不同(參照圖15)。即，半導體基體110在位於週邊區域A2處的漂移層112的表面上具有：p型的表面半導體層115，被配置在相鄰接的週邊溝槽160之間，且摻雜物濃度比浮動區域116更高。
雖然實施方式三涉及的半導體裝置105在存在有表面半導體層這點上與實施方式一涉及的半導體裝置的製造方法的情況有所不同，但是卻與實施方式一涉及的半導體裝置100的情況相同，由於半導體基體110在週邊區域A2處具有：多個p型的浮動區域116，在比漂移層112中的週邊溝槽160的底部更深的深度位置上與週邊溝槽160相隔開配置，且電位元是處於浮動的狀態，因此，耗盡層就可以向：從浮動區域116朝向週邊溝槽160的深度方向以及從週邊溝槽160離開的深度方向這兩個方向延伸。這樣一來，耗盡層就能夠比以往另一種的半導體裝置900形成得更厚，從而加大週邊溝槽160底部中的電場降低效應。其所帶來的結果便是能夠進一步提高週邊區域A2的耐壓。
此外，根據實施方式三涉及的半導體裝置105，由於半導體基體110在位於週邊區域A2處的漂移層112的表面上具有：p型的表面半導體層115，被配置在相鄰接的週邊溝槽160之間，且摻雜物濃度比浮動區域116更高，因此就能夠易於使相鄰接的週邊溝槽160之間的漂移層112耗盡。
此外，由於實施方式三涉及的半導體裝置105在除了存在有表面半導體層這點以外的點上具有與實施方式一涉及的半導體裝置100相同的構成，因此其也具有實施方式一涉及的半導體裝置100所具有的效果中的該效果。
以上雖然是基於上述的實施方式來對本發明進行說明的，但是本發明不受上述的實施方式所限定。在不脫離其宗旨的範圍內能夠以各種形態來實施，例如下麵的變形。
(1)在上述各實施方式(也包含各變形例，以下相同)中記載的材質、形狀、位置、大小等只是示例，在不損害本發明效果的範圍內能夠進行變更。
(2)浮動區域116以及邊界浮動區域117可以配置在適當的位置上，只要是隔開配置即可。
(3)在上述各實施方式中，雖然是通過離子注入法來形成浮動區域(以及邊界浮動區域)，但是本發明不受此限定。也可以是通過外延生長法來形成浮動區域(以及邊界浮動區域)。在這種情況下，在形成第一半導體層後，也可以是在第一半導體層上選擇性地使p型半導體層外延生長之後，使用使第二半導體層外延生長的手法。此外，也可以使用從摻雜有第二導電型摻雜物的膜將第二導電型摻雜物向第一半導體層擴散的手法。
(4)在上述各實施方式中，雖然本發明作為半導體裝置適用於MOSFET，但是本發明不受此限定。也可以將本發明作為半導體裝置適用在IGBT、各種二極體、晶閘管、可控矽等適當的半導體裝置中。
(5)在上述各實施方式中，雖然僅僅是在最外周的週邊溝槽160的內周側(配置有週邊溝槽的區域)形成浮動區域116，但是本發明不受此限定。也可以進一步在最外周的週邊溝槽160的外側(配置有週邊溝槽的區域的外側)形成浮動區域(變形例四涉及的半導體裝置106，參照圖16)。此外，在變形例4涉及的半導體裝置106中，雖然僅僅形成一個最外周的週邊溝槽160外側的浮動區域116，但是也可以形成多個。
(6)在上述各實施方式中，雖然是將週邊溝槽160的深度設為與溝槽150的深度相同的深度，但是本發明不受此限定。也可以將週邊溝槽160的深度設為比溝槽150的深度更深(變形例五涉及的半導體裝置107，參照圖17)。
(7)在上述各實施方式中，雖然使週邊溝槽的間隔與在活性區域側和外周側上不相同，但是本發明不受此限定。也可以將週邊溝槽的間隔設為與在活性區域側和外周側上相等(變形例六涉及的半導體裝置108，參照圖18)。
(8)在上述實施方式三中，雖然是在所有相鄰接的週邊溝槽間形成表面半導體層115，但是本發明不受此限定。也可以是設置在相鄰接的週邊溝槽160之間的至少一處上。此外，還可以是在週邊溝槽160中的最外周的週邊溝槽160的外側形成表面半導體層。
(9)在上述各實施方式中，雖然是形成多個浮動區域來作為浮動區域的，但是本發明不受此限定。也可以是形成單個(一個)的浮動區域來作為浮動區域(變形例七涉及的半導體裝置109，參照圖19的浮動區域116a)。這時，也可以是在延伸至最外周的週邊溝槽160外側的狀態下形成浮動區域116a。
100，101，102，103，104，105，106，107，108，109，800，900:半導體裝置 110，810，910:半導體基體 111，811，911:低電阻半導體層 112，812，912:漂移層(半導體層) 112a:第一半導體層 112b:第二半導體層 113:基極區域 114:源極區域 115:表面半導體層 116，116a，816:浮動區域 117:邊界浮動區域 118:接觸區域 119:溝道截斷區域 120:層間絕緣膜 122:接觸孔 130:源電極 132:場板 140:漏電極 150:溝槽 152:柵極絕緣膜 154:柵極氧化膜 156:絕緣區域 158:遮罩電極 160，860，960:週邊溝槽 162，862:絕緣層 164，864:溝槽內電極 170:溝道截斷電極 A1:活性區域 A2:週邊區域 M1，M2，M3:掩膜
圖1是展示實施方式一涉及的半導體裝置100的圖。圖1(a)是半導體裝置100的截面圖，圖1(b)是圖1(a)中A-A的截面圖，圖1(c)是圖1(a)中B-B的截面圖。 圖2是展示實施方式一涉及的半導體裝置的製造方法的圖。圖2(a)~圖2(d)是各工序圖。 圖3是展示實施方式一涉及的半導體裝置的製造方法的圖。圖3(a)~圖3(d)是各工序圖。另外，在圖3(a)~圖3(d)中，省略了半導體基體上的氧化膜以及多晶矽的圖示。 圖4是展示實施方式一涉及的半導體裝置的製造方法的圖。圖4(a)~圖4(d)是各工序圖。 圖5是展示實施方式一涉及的半導體裝置的製造方法的圖。圖5(a)~圖5(c)是各工序圖。 圖6是展示浮動區域的標準化摻雜量與耐壓BVdss之間的關係的圖表。 圖7是比較例中當標準化摻雜量為1.0時，反向偏置時的電位分佈的模擬結果圖。 圖8是實施例中當標準化摻雜量為1.0時，反向偏置時的電位分佈的模擬結果圖。 圖9是比較例中當標準化摻雜量為0.43時，反向偏置時的電位分佈的模擬結果圖。 圖10是實施例中當標準化摻雜量為0.43時，反向偏置時的電位分佈的模擬結果圖。 圖11是展示變形例一涉及的半導體裝置101的圖。圖11(a)是半導體裝置101的截面圖，圖11(b)是圖11(a)中A-A的截面圖，圖11(c)是圖11(a)中B-B的截面圖。 圖12是展示變形例二涉及的半導體裝置102的圖。圖12(a)是半導體裝置102的截面圖，圖12(b)是圖12(a)中A-A的截面圖，圖12(c)是圖12(a)中B-B的截面圖。 圖13是展示變形例三涉及的半導體裝置103的圖。圖13(a)是半導體裝置103的截面圖，圖13(b)是圖13(a)中A-A的截面圖，圖13(c)是圖13(a)中B-B的截面圖。此外，在圖13(b)中為了使浮動區域116的位置關係易於理解，將週邊溝槽160正下方的浮動區域116以實線來展示，將週邊溝槽160之間的浮動區域116以虛線來展示。即，浮動區域116未配置在A-A的截面上。 圖14是展示實施方式二涉及的半導體裝置104的圖。圖14(a)是半導體裝置104的截面圖，圖14(b)是圖14(a)中A-A的截面圖，圖14(c)是圖14(a)中B-B的截面圖。 圖15是展示實施方式三涉及的半導體裝置105的圖。圖15(a)是半導體裝置105的截面圖，圖15(b)是圖15(a)中A-A的截面圖，圖15(c)是圖15(a)中B-B的截面圖。 圖16是展示變形例四涉及的半導體裝置106的圖。圖16(a)是半導體裝置106的截面圖，圖16(b)是圖16(a)中A-A的截面圖，圖16(c)是圖16(a)中B-B的截面圖。 圖17是展示變形例五涉及的半導體裝置107的圖。圖17(a)是半導體裝置107的截面圖，圖17(b)是圖17(a)中A-A的截面圖，圖17(c)是圖17(a)中B-B的截面圖。 圖18是展示變形例六涉及的半導體裝置108的圖。圖18(a)是半導體裝置108的截面圖，圖18(b)是圖18(a)中A-A的截面圖，圖18(c)是圖18(a)中B-B的截面圖。 圖19是展示變形例七涉及的半導體裝置109的圖。圖19(a)是半導體裝置109的截面圖，圖19(b)是圖19(a)中A-A的截面圖，圖19(c)是圖19(a)中B-B的截面圖。 圖20是展示以往的半導體裝置800的截面圖。在圖21中，符號811表示低電阻半導體層，813表示基極區域，814表示源極區域，817表示活性區域A1的p區域，852表示柵極溝槽，854表示柵電極，858表示絕緣區域。 圖21是展示以往的另一種半導體裝置900的截面圖。在圖22中，符號911表示低電阻半導體層，912a表示第一半導體層，912b表示第二半導體層，913表示基極區域，914表示源極區域，915表示週邊區域的表面半導體層，950表示溝槽，952表示柵極絕緣膜，954表示柵電極，956表示絕緣區域，958表示遮罩電極。 圖22是展示以往的另一種半導體裝置的製造方法的圖。此外，圖22圖示的僅是週邊區域A2的一部分。
100:半導體裝置
110:半導體基體
111:低電阻半導體層
112:漂移層(半導體層)
112a:第一半導體層
112b:第二半導體層
113:基極區域
114:源極區域
116:浮動區域
117:邊界浮動區域
118:接觸區域
120:層間絕緣膜
122:接觸孔
130:源電極
132:場板
140:漏電極
150:溝槽
152:柵極絕緣膜
154:柵極氧化膜
156:絕緣區域
158:遮罩電極
160:週邊溝槽
162:絕緣層
164:溝槽內電極
A1:活性區域
A2:週邊區域

Claims (15)

  1. 一種半導體裝置，其中，包括： 半導體基體，具有第一導電型的半導體層； 第一主電極，設置在該半導體基體的一個表面側； 第二主電極，設置在與該半導體基體的該一個表面是相反側的另一個表面側； 多個週邊溝槽，設置在比該第一主電極與該第二主電極之間形成主電流流路的活性區域更靠近外側的週邊區域處的該半導體層的表面且底部被該半導體層覆蓋；以及 溝槽內電極，通過形成在該多個週邊溝槽其各自的內表面的絕緣層埋設， 其中，該半導體基體在該週邊區域處進一步具有：多個第二導電型的浮動區域，在比該半導體層中的該週邊溝槽的底部更深的深度位置上與該週邊溝槽相隔開配置，且電位是處於浮動的狀態。
  2. 一種半導體裝置，其中，包括： 半導體基體，具有第一導電型的半導體層； 第一主電極，設置在該半導體基體的一個表面側； 第二主電極，設置在與該半導體基體的該一個表面是相反側的另一個表面側； 多個週邊溝槽，設置在比該第一主電極與該第二主電極之間形成主電流流路的活性區域更靠近外側的週邊區域處的該半導體層的表面且底部被該半導體層覆蓋；以及 溝槽內電極，通過形成在該多個週邊溝槽其各自的內表面的絕緣層埋設， 並且，在該活性區域處，進一步包括： 多個溝槽，形成在該半導體層上； 柵電極，通過該溝槽內的側壁和柵極絕緣膜形成在該多個溝槽其各自的內部； 遮罩電極，位於該溝槽的槽底與該柵電極之間；以及 絕緣區域，在該柵電極與該遮罩電極之間擴展，並且進一步沿該溝槽的該側壁以及該槽底擴展從而使該遮罩電極從該側壁以及該槽底隔離， 其中，該半導體基體在該週邊區域處進一步具有： 單個或多個第二導電型的浮動區域，在比該半導體層中的該週邊溝槽的底部更深的深度位置上與該週邊溝槽相隔開配置，且電位是處於浮動的狀態， 並且，在該活性區域處還進一步具有： 第二導電型的基極區域，形成在該半導體層的表面並且與該溝槽的側壁相接； 第一導電型的源極區域，形成在該基極區域的表面並且與該溝槽的側壁相接；以及 邊界浮動區域，從平面上看，在該活性區域處的該多個溝槽中距離該週邊區域最近的溝槽與該週邊區域處的該多個週邊溝槽中距離該活性區域最近的週邊溝槽之間比該半導體層中的該溝槽的底部更深的深度位置上與該溝槽相隔開配置，並且電位是處於浮動的狀態。
  3. 如申請專利範圍第1項或第2項該之半導體裝置，其中，該半導體基體具有相互隔開配置的多個浮動區域來作為該浮動區域。
  4. 如申請專利範圍第1項或第2項該之半導體裝置，其中，該週邊區域處的位於該活性區域側的相鄰接的該週邊溝槽之間的間隔與位於外周側的相鄰接的該週邊溝槽之間的間隔不相同。
  5. 如申請專利範圍第4項該之半導體裝置，其中，該週邊區域處的位於該活性區域側的相鄰接的該週邊溝槽之間的間隔比位於外周側的相鄰接的該週邊溝槽之間的間隔更窄。
  6. 如申請專利範圍第1項或第2項所述之半導體裝置，其中，該浮動區域由反向偏置時完全耗盡的摻雜物濃度所形成。
  7. 如申請專利範圍第1項或第2項所述之半導體裝置，包括： 至少三條該週邊溝槽，並以此來作為該多個週邊溝槽， 其中，該多個週邊溝槽中位於該活性區域側的至少兩條該週邊溝槽的內部的該溝槽內電極與該第一主電極相連接。
  8. 如申請專利範圍第1項或第2項所述之半導體裝置，其中，該浮動區域從平面上看被配置在配置有該週邊溝槽的區域上。
  9. 如申請專利範圍第8項所述之半導體裝置，其中，該浮動區域從平面上看也被配置為比配置有該週邊溝槽的區域更靠近外側。
  10. 根如申請專利範圍第1項或第2項所述之半導體裝置，其中，該浮動區域從平面上看被配置在該週邊溝槽之間。
  11. 根如申請專利範圍第1項或第2項所述之半導體裝置，其中，該浮動區域被配置在該週邊溝槽的正下方。
  12. 根如申請專利範圍第1項或第2項所述之半導體裝置，其中，該週邊溝槽的深度是與該溝槽的深度相同的深度。
  13. 根如申請專利範圍第1項或第2項所述之半導體裝置，其中，該週邊溝槽的深度比該溝槽的深度更深。
  14. 根如申請專利範圍第1項或第2項所述之半導體裝置，其中，該半導體基體在位於該週邊區域處的該半導體層的表面上進一步具有：第二導電型的表面半導體層，被配置在相鄰接的該週邊溝槽之間的至少一處上且摻雜物濃度比該浮動區域更高。
  15. 一種半導體裝置的製造方法，用於製造申請專利範圍第1~14項中的任意一項所記載的半導體裝置，其中，包括： 第一半導體層形成工序，通過外延生長法形成規定厚度的第一導電型的第一半導體層； 第二導電型摻雜物導入工序，在製造後被劃定為比活性區域靠近外側的週邊區域的區域中的規定區域處的該第一半導體層的內部或表面上導入第二導電型的摻雜物； 第二半導體層形成工序，在導入有該第二導電型的摻雜物的該第一半導體層上通過外延生長法形成規定厚度的第一導電型的第二半導體層； 週邊溝槽形成工序，在製造後被劃定為該週邊區域的區域處的該第二半導體層表面的規定區域上形成比導入有該第二導電型的摻雜物的深度位置更淺的週邊溝槽； 溝槽內電極形成工序，在該週邊溝槽的內表面形成絕緣層，從而通過該絕緣層在該週邊溝槽的內部形成溝槽內電極；以及 主電極形成工序，包含：在該第二半導體層的表面側形成第一主電極的工序以及在該第一半導體層的表面側形成第二主電極的工序， 其中，在該第二導電型摻雜物導入工序至該主電極形成工序之間，進一步包含：浮動區域形成工序，由該第二導電型的摻雜物來形成浮動區域。
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