JP6139355B2 - 半導体装置 - Google Patents

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Description

本明細書に開示する技術は、半導体装置に関する。
特許文献１には、半導体基板に素子領域及び終端領域が形成された半導体装置が開示されている。素子領域には、複数の直線状のトレンチゲート電極が形成されており、終端領域には、複数のトレンチゲート電極の周囲を一巡する複数の終端トレンチが形成されている。終端トレンチの底面にはｐ型のフローティング領域が形成されている。フローティング領域の周囲はｎ型のドリフト領域によって囲まれている。この半導体装置は、隣接するフローティング領域の間隔を最適化することにより、終端領域における耐圧の均一性を向上している。
特開２００８−１３５５２２号公報
近年、低損失の半導体装置の開発が望まれている。半導体装置を低損失化する１つの手段として、オン抵抗を低減することが挙げられる。オン抵抗を低減するためには、ドリフト領域における不純物濃度を高くすることが考えられる。しかしながら、ドリフト領域の不純物濃度を高くすると、素子領域及び終端領域における耐圧がそれぞれ低下する虞がある。終端領域の耐圧が素子領域の耐圧以下となると、アバランシェ降伏は終端領域で発生する。一般に、終端領域は素子領域よりも面積が小さいため、終端領域に降伏電流が流れると、終端領域は容易に高温となり好ましくない。従って、終端領域の耐圧を素子領域の耐圧より高くして、アバランシェ降伏が発生する箇所を素子領域にしたいという要望がある。
本明細書では、ドリフト領域の不純物濃度が比較的に高い場合においても、終端領域で耐圧を保持することができる技術を提供する。
本明細書が開示する半導体装置は、半導体基板を備える。半導体基板は、素子領域と、素子領域を取り囲む終端領域を有する。素子領域には、第１導電型の第１ボディ領域と、第２導電型の第１ドリフト領域と、複数の第１導電型の第１フローティング領域が形成されている。第１ボディ領域は、半導体基板の上面に臨む範囲に配置されている。第１ドリフト領域は、第１ボディ領域の下面に接している。第１フローティング領域は、その周囲が第１ドリフト領域によって囲まれている。終端領域には、第２導電型の第２ドリフト領域と、複数の第１導電型の第２フローティング領域が形成されている。第２フローティング領域は、その周囲が第２ドリフト領域によって囲まれている。第２フローティング領域は、素子領域の外周を取り囲んでいる。第１ドリフト領域の中央となる深さを基準深さとしたときに、少なくとも１つの第２フローティング領域が、第１フローティング領域のそれぞれよりも基準深さ側に配置されている。
上記の半導体装置では、素子領域に複数の第１フローティング領域が形成されており、終端領域に複数の第２フローティング領域が形成されている。この半導体装置に逆バイアス電圧を印加すると、第１フローティング領域と第１ドリフト領域との接合面、及び第２フローティング領域と第２ドリフト領域との接合面にそれぞれ電界強度のピークが形成される。この半導体装置では、第２フローティング領域の少なくとも１つは、第１フローティング領域のそれぞれよりも、基準深さ側に配置されている（以下では、基準深さ側に配置されている第２フローティング領域を「基準深さ側第２フローティング領域」とも称する）。このため、基準深さ側第２フローティング領域のほうが、第１フローティング領域よりも、電界を半導体基板の厚み方向により均等に分布させることができる。従って、基準深さ側第２フローティング領域の電界強度のピーク値は、第１フローティング領域の電界強度のピーク値よりも低くなる。この結果、終端領域の耐圧を素子領域の耐圧よりも相対的に高くすることができ、ドリフト領域の不純物濃度が比較的に高い場合においても、終端領域で耐圧を保持することができる。
本明細書が開示する技術の詳細、及び、さらなる改良は、発明を実施するための形態、及び、実施例にて詳しく説明する。
実施例１の半導体装置の平面図を示す。 実施例１の半導体装置の縦断面図を示す。 ドリフト領域の電界強度とドリフト領域の深さとの関係を示す。 変形例１の半導体装置の縦断面図を示す。 変形例２の半導体装置の縦断面図を示す。 変形例３の半導体装置の縦断面図を示す。 変形例４の半導体装置の縦断面図を示す。 変形例５の半導体装置の縦断面図を示す。 実施例２の半導体装置の縦断面図を示す。 変形例６の半導体装置の縦断面図を示す。 変形例７の半導体装置の縦断面図を示す。 変形例８の半導体装置の縦断面図を示す。 変形例９の半導体装置の縦断面図を示す。
以下に説明する実施例の主要な特徴を列記しておく。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。
（特徴１） 本明細書が開示する半導体装置では、終端領域の一部に、半導体基板の上面に臨む範囲に配置され、第１ボディ領域から連続する第１導電型の第２ボディ領域が形成されていてもよい。第２ドリフト領域は、第２ボディ領域の下面及び側面に接していてもよい。半導体基板を平面視したときに、複数の第２フローティング領域の少なくとも１つが、第２ボディ領域と重なる部分を有していてもよい。半導体装置に逆バイアス電圧を印加すると、第２ボディ領域と第２ドリフト領域との接合面の電界強度が高くなる。特徴１によると、複数の第２フローティング領域の少なくとも１つが、半導体基板を平面視したときに、第２ボディ領域と重なる部分を有する（以下では、この第２フローティング領域を第２ボディ領域下方第２フローティング領域とも称する）。これにより、半導体基板の厚み方向における電界を、第２ボディ領域と、第２ボディ領域下方第２フローティング領域との２箇所で分担することができる。このため、第２ボディ領域と第２ドリフト領域との接合面の電界強度を低くすることができる。
（特徴２） 本明細書が開示する半導体装置では、半導体基板を平面視したときに、少なくとも２つの第２フローティング領域が互いに重なる部分を有していてもよい。特徴２によると、上記の重なる部分では、半導体基板の厚み方向における電界が、これらの複数の第２フローティング領域によって分担される。このため、終端領域の耐圧を素子領域の耐圧よりも相対的に高くすることができる。
（特徴３） 本明細書が開示する半導体装置では、半導体基板を平面視したときに、最も素子領域側に配置されている少なくとも２つの第２フローティング領域が互いに重なる部分を有していてもよい。終端領域の素子領域側の領域は、電界が集中し易く耐圧低下が生じやすい。特徴３によると、上記の重なる部分では、半導体基板の厚み方向における電界が、これらの複数の第２フローティング領域によって分担される。このため、終端領域の素子領域側の領域の耐圧を向上できる。
（特徴４） 本明細書が開示する半導体装置では、半導体基板を平面視したときに、少なくとも１つの第１フローティング領域と、少なくとも１つの第２フローティング領域とが互いに重なる部分を有していてもよい。素子領域と終端領域との境界部分では、耐圧が低下してアバランシェ降伏が発生し易い。特徴４によると、上記の境界部分では、半導体基板の厚み方向における電界が、第１フローティング領域及び第２フローティング領域によって分担される。このため、上記の境界部分の耐圧を向上でき、アバランシェ降伏の発生を抑制できる。
（特徴５） 本明細書が開示する半導体装置では、第１フローティング領域が、半導体基板の厚み方向における所定の深さ（以下では、「第１フローティング領域深さ」とも称する）に、素子領域側から終端領域側に向かって所定の間隔（以下では、「第１フローティング領域間間隔」とも称する）を空けて配置されていてもよい。特徴５によると、各第１フローティング領域間で、隣接する第１フローティング領域から広がる空乏層がつながるタイミングが、ほぼ同時となる。このため、素子領域の耐圧を均一にできる。素子領域の中で局所的に耐圧が低い箇所をなくすことができる。
（特徴６） 本明細書が開示する半導体装置では、隣接する第１フローティング領域と第２フローティング領域との間隔が、第１フローティング領域間間隔の２分の１以下であってもよい。特徴６によると、隣接する第１フローティング領域から広がる空乏層がつながるよりも先に、最も終端領域側に配置されている第１フローティング領域から広がる空乏層が、最も素子領域側に配置されている第２フローティング領域に到達する。このため、終端領域の耐圧を優先的に保持することができ、終端領域の耐圧を素子領域の耐圧よりも相対的に高くすることができる。
（特徴７） 本明細書が開示する半導体装置では、終端領域に少なくとも１つのダミートレンチと、ダミートレンチ内に配置されている絶縁体と、第１導電型の第３フローティング領域が形成されていてもよい。ダミートレンチは、第２ボディ領域を貫通して第２ドリフト領域にまで延びていてもよい。第３フローティング領域は、ダミートレンチの底部又は下方に配置されていてもよい。ダミートレンチは、素子領域の外周を取り囲んでいてもよい。第３フローティング領域は、第１フローティング領域深さに配置され、その周囲が第２ドリフト領域によって囲まれていてもよい。少なくとも第３フローティング領域とその第３フローティング領域の反素子領域側に隣接する第２フローティング領域との間隔が、第１フローティング領域間間隔の２分の１以下であってもよい。特徴７によると、ダミートレンチを形成することにより終端領域の耐圧を向上できる。また、第３フローティング領域が第２ボディ領域の下方に配置されることにより、第２ボディ領域の耐圧を向上できる。また、隣接する第１フローティング領域からそれぞれ広がる空乏層がつながるよりも先に、第３フローティング領域から広がる空乏層が、反素子領域側に隣接する第２フローティング領域に到達する。このため、終端領域の耐圧を優先的に保持することができる。
（特徴８） 本明細書が開示する半導体装置では、第３フローティング領域は、ダミートレンチの底部を囲んでいてもよい。
（特徴９） 本明細書が開示する半導体装置では、素子領域にゲート電極と、絶縁体が形成されていてもよい。ゲート電極は、第１ボディ領域を貫通して第１ドリフト領域にまで延びるゲートトレンチ内に配置され、第１ボディ領域と対向していてもよい。絶縁体は、ゲート電極とゲートトレンチの内壁との間に配置されていてもよい。素子領域における第１フローティング領域は、ゲートトレンチの底部を囲んでいてもよい。
実施例１の半導体装置１０について図１〜３を参照して説明する。図１では図を見易くするために半導体基板１１上の絶縁膜及び電極の図示を省略している。図１に示すように、半導体装置１０は半導体基板１１に形成されている。半導体基板１１には、素子領域１２と、終端領域１４が形成されている。終端領域１４は素子領域１２を取り囲んでいる。半導体基板１１にはＳｉＣ基板が用いられる。なお、以下の実施例（変形例を含む）における半導体装置１０〜１０１０の縮尺は実際の縮尺とは異なっている点に注意されたい。
素子領域１２には、６つのゲート電極１６が形成されている。６つのゲート電極１６は、図１のｙ方向に延びており、図１のｘ方向に所定の間隔を空けて配列されている。終端領域１４には１つのダミートレンチ２５が形成されている。ダミートレンチ２５は、素子領域１２の周囲を一巡している。
ここで、素子領域１２の構成について説明する。図２に示すように、素子領域１２には、絶縁ゲート型半導体素子が形成されている。即ち、素子領域１２には、半導体基板１１の上面に臨む領域に、ｎ＋型のソース領域４０とｐ＋型のボディコンタクト領域３８が形成されている。ボディコンタクト領域３８は、ソース領域４０に接するように形成されている。
ソース領域４０とボディコンタクト領域３８の下側には、ｐ−型のボディ領域３６ａが形成されている。ボディ領域３６ａの不純物濃度は、ボディコンタクト領域３８の不純物濃度より低くされている。ボディ領域３６ａは、ソース領域４０及びボディコンタクト領域３８に接している。このため、ソース領域４０は、ボディ領域３６ａ及びボディコンタクト領域３８によって囲まれている。ボディ領域は、終端領域１４の一部にまで形成されている。以下では、終端領域１４に形成されているｐ−型のボディ領域を「ボディ領域３６ｂ」と称し、ボディ領域３６ａとボディ領域３６ｂをまとめて「ボディ領域３６」と称する。ボディ領域３６ａとボディ領域３６ｂは連続した領域であり、一体的に形成される。このため、ボディ領域３６ａの下面とボディ領域３６ｂの下面とは、ｚ方向の同じ高さに位置している。本実施例では、ボディ領域３６の厚みは約１〜２μｍとされる。なお、ｐ−型のボディ領域３６ａ及びボディコンタクト領域３８は「第１ボディ領域」の一例に相当し、ボディ領域３６ｂ及びボディコンタクト領域３９（後述）は「第２ボディ領域」の一例に相当する。
ボディ領域３６ａの下側には、ｎ−型のドリフト領域３２ａが形成されている。ドリフト領域は、半導体基板１１の全面に形成されている。以下では、終端領域１４に形成されているｎ−型のドリフト領域を、「ドリフト領域３２ｂ」と称し、ドリフト領域３２ａとドリフト領域３２ｂをまとめて「ドリフト領域３２」と称する。ドリフト領域３２ａとドリフト領域３２ｂは連続した領域であり、一体的に形成される。本実施例では、ドリフト領域３２ａの厚みは約１０μｍとされる（即ち、ドリフト領域３２ｂの厚みは約１１〜１２μｍとされる）。なお、ドリフト領域３２の厚みはこれに限られず、半導体装置１０の目標耐圧に応じて適宜変更してもよい。本実施例では上記の厚みを有することにより、約１２００Ｖの耐圧を維持することができるが、ドリフト領域の厚みを厚くすることで、より大きい耐圧を確保することができる。ドリフト領域３２ａは、ボディ領域３６ａの下面に接している。ドリフト領域３２ａは、ボディ領域３６ａによってソース領域４０から分離されている。ドリフト領域３２ａ内には、後述するゲートトレンチ２４の底部を囲む範囲にｐ−型の拡散領域３４が形成されている。拡散領域３４は、ゲート電極１６の下方（即ち、ゲートトレンチ２４の底部）の絶縁体２６に接している。拡散領域３４の周囲は、ドリフト領域３２ａに囲まれている。これによって、拡散領域３４は、ボディ領域３６ａから分離されている。拡散領域３４は、ボディ領域３６ａの下面から深さｄ１の位置に、間隔ａを空けて形成されている。なお、ｎ−型のドリフト領域３２ａは「第１ドリフト領域」の一例に相当し、ドリフト領域３２ｂは「第２ドリフト領域」の一例に相当し、拡散領域３４は「第１フローティング領域」の一例に相当する。
半導体基板１１の下面に臨む範囲には、ｎ＋型のドレイン領域３０が形成されている。ドレイン領域３０は半導体基板１１の全面に形成されている。ドレイン領域３０の不純物濃度は、ドリフト領域３２中の不純物濃度より高くされている。本実施例では、ドレイン領域３０の厚みは約３５０μｍとされる。ドレイン領域３０は、ドリフト領域３２の下面に接している。ドレイン領域３０は、ドリフト領域３２によってボディ領域３６から分離されている。なお、ドレイン領域３０には、市販のＳｉＣ基板を用いることができる。その場合、ドリフト領域３２（ボディ領域３６を含む）となる半導体層をエピタキシャル成長により形成することができる。そして、エピタキシャル成長により形成した半導体層にイオン注入を行うことによって、ボディ領域３６を形成することができる。このため、半導体基板１１は、市販のＳｉＣ基板と、そのＳｉＣ基板上にエピタキシャル成長された半導体層によって構成されることとなる。
半導体基板１１の上面にはゲートトレンチ２４が形成されている。ゲートトレンチ２４は、ソース領域４０及びボディ領域３６ａを貫通し、その下端はドリフト領域３２ａまで延びている。本実施例では、ゲートトレンチ２４の深さは約３μｍとされる。ゲートトレンチ２４内には、ゲート電極１６が形成されている。ゲート電極１６は、その下端がボディ領域３６ａの下面より僅かに深くなるように形成されている。ゲートトレンチ２４の壁面とゲート電極１６の間（即ち、ゲート電極１６の側方及び下方）には絶縁体２６が充填されている。このため、ゲート電極１６は、絶縁体２６を介してボディ領域３６ａ及びソース領域４０に対向している。また、ゲート電極１６の上面には、キャップ絶縁膜４５が形成されている。
半導体基板１１の下面にはドレイン電極２８が形成されている。ドレイン電極２８は、半導体基板１１の全面に形成されている。ドレイン電極２８は、ドレイン領域３０とオーミック接触している。半導体基板１１の上面には、ソース電極４６が形成されている。ソース電極４６は、素子領域１２、及び終端領域１４の一部に形成されている。素子領域１２では、ソース電極４６はソース領域４０及びボディコンタクト領域３８とオーミック接触している。終端領域１４では、ソース電極４６はボディコンタクト領域３９（後述）とオーミック接触している。ソース電極４６は、キャップ絶縁膜４５によってゲート電極１６から絶縁されている。
次に、終端領域１４について説明する。図２に示すように、終端領域１４には、１つのダミートレンチ２５、１つの拡散領域３５、及び６つの拡散領域３７が形成されている。終端領域１４の一部には、半導体基板１１の上面に臨む範囲にボディコンタクト領域３９が形成されている。ボディコンタクト領域３９の下側には、ボディ領域３６ｂが形成されている。ボディ領域３６ｂはボディコンタクト領域３９の下面及び側面に接している。ボディ領域３６ｂの下側には、ドリフト領域３２ｂが形成されている。ドリフト領域３２ｂはボディ領域３６ｂの下面及び側面に接している。ダミートレンチ２５は、ボディコンタクト領域３９及びボディ領域３６ｂを貫通し、その下端がドリフト領域３２ｂまで延びている。ダミートレンチ２５の下端は、ゲートトレンチ２４の下端と同一の深さとなっている。ダミートレンチ２５内には、絶縁体２７が充填されている。ダミートレンチ２５の底部を囲む範囲には、ｐ−型の拡散領域３５が形成されている。このため、拡散領域３５も素子領域１２の周囲を一巡している。拡散領域３５の周囲は、ドリフト領域３２ｂに囲まれている。拡散領域３５は、拡散領域３４と略同一の深さ（即ち、深さｄ１）に形成されている。拡散領域３５は、素子領域１２の最も終端領域１４側に形成されている拡散領域３４（以下では、端部側拡散領域３４ａとも称する）から、間隔ｃを空けて形成されている。なお、拡散領域３５は「第３フローティング領域」の一例に相当する。
終端領域１４には、ドリフト領域３２ｂ内に、６つのｐ−型の拡散領域３７が形成されている。以下では、各拡散領域３７を、ｘ方向に向かって順に、拡散領域３７ａ、拡散領域３７ｂ、・・・、拡散領域３７ｆと称する。拡散領域３７の周囲は、ドリフト領域３２ｂに囲まれている。本実施例では、拡散領域３７ａ〜３７ｆはボディ領域３６ｂの下面から深さｄ２の位置に、略均等に形成されている。半導体基板１１を平面視すると、拡散領域３７ａ〜３７ｆは、拡散領域３５の外周を取り囲んでいる。また、拡散領域３７ａは、ボディ領域３６ｂの下面の下方に配置されている。別言すると、拡散領域３７ａは、半導体基板１１を平面視したときに、ボディ領域３６ａの下面と重なっている。なお、拡散領域３７は、「第２フローティング領域」の一例に相当する。
ここで、図２を参照して拡散領域３４，３５，３７の位置関係について説明する。破線ｌは、ボディ領域３６ａの下面から深さｄ３の位置を示す。ボディ領域３６ａの下面からドレイン領域３０の上面までの深さをｄ４とすると、ｄ４＝２×ｄ３の関係が成り立つ。即ち、破線ｌは、ドリフト領域３２ａの厚みの中央を示す。以下では、深さｄ３を、「基準深さ」とも称する。なお、破線ｌはドリフト領域３２ａの厚みの中央を示す線であり、ドリフト領域３２ｂの厚みの中央を示す線ではないことに注意されたい。図２に示すように、拡散領域３７ａ〜３７ｆと破線ｌとの距離（ｄ３−ｄ２）は、拡散領域３４、３５と破線ｌとの距離（ｄ３−ｄ１）よりも短くなっている。別言すれば、拡散領域３７ａ〜３７ｆは、いずれも拡散領域３４及び拡散領域３５よりも基準深さ側に配置されている。このため、拡散領域３７ａは、拡散領域３５に対して斜め下方に配置されることになる。拡散領域３７ａは、素子領域１２の周囲を一巡するにあたり、拡散領域３５から常に間隔ｂを空けて配置されている。また、上述したように、隣接する拡散領域３４は間隔ａを空けて均等に配置されている。間隔ａと間隔ｂとの間には、２×ｂ≦ａの関係が成り立っている。また、本実施例では端部側拡散領域３４ａと拡散領域３５との間隔ｃは、間隔ａと略同一となっている。しかしながら、これに限られず、例えばｃ＜ａであってもよい。
ここで、拡散領域３４，３５，３７の形成方法について説明する。一般に、拡散領域はイオン注入により形成される。拡散領域３４及び拡散領域３５は、ゲートトレンチ２４の底部及びダミートレンチ２５の底部からそれぞれイオン注入することにより形成される。これにより、拡散領域３４，３５を略同一の深さに形成することができる。一方、拡散領域３７は半導体基板１１の上面からイオン注入することにより形成される。本実施例では、拡散領域３４の深さｄ１は、ドリフト領域３２ａの深さｄ４の３分の１以下となるように形成される（即ち、ｄ１≦（１／３）＊ｄ４）。
終端領域１４の半導体基板１１の上面には絶縁膜４４が形成されている。絶縁膜４４は、ボディコンタクト領域３９の上面の一部及びボディ領域３６ｂの上面の一部と、ドリフト領域３２ｂの上面を覆っている。
上述した半導体装置１０を使用するときは、ドレイン電極２８が電源電位に接続され、ソース電極４６がグランド電位に接続される。ゲート電極１６に印加される電位が閾値電位未満である場合は、半導体装置１０はオフしている。半導体装置１０がオフした状態では、ボディ領域３６とドリフト領域３２とのｐｎ接合から空乏層が広がる。上記のｐｎ接合から広がる空乏層が拡散領域３４、３５に到達すると、拡散領域３４とドリフト領域３２ａとのｐｎ接合、及び拡散領域３５とドリフト領域３２ｂとのｐｎ接合からそれぞれ空乏層が広がる。
ゲート電極１６に印加される電位が閾値電位以上となると、半導体装置１０はオンする。半導体装置１０がオンすると、絶縁体２６に接している範囲のボディ領域３６ａにチャネルが形成される。これによって、電子が、ソース電極４６からソース領域４０、ボディ領域３６ａのチャネル、ドリフト領域３２ａ、及びドレイン領域３０を通ってドレイン電極２８に流れる。即ち、ドレイン電極２８からソース電極４６に電流が流れる。
次に、実施例１の半導体装置１０の利点を説明する。図３の実線Ａは、拡散領域３７が形成されているドリフト領域３２ｂの電界分布を示し、破線Ｂは、拡散領域３４が形成されているドリフト領域３２ａの電界分布を示す。図３に示すように、ドリフト領域３２ｂでは、拡散領域３７が形成されている深さｄ２の位置で電界強度のピークが形成されており、その値はＰ１となっている。また、ドリフト領域３２ａでは、拡散領域３４が形成されている深さｄ１の位置で電界強度のピークが形成されており、その値はＰ２となっている。実施例１では、拡散領域３７は、拡散領域３４よりも基準深さ側に配置されている。このため、拡散領域３７のほうが、拡散領域３４よりも、ドリフト領域３２にかかる電界をより均等に分布させることができ、拡散領域３７の位置における電界強度のピークＰ１を拡散領域３４の位置における電界強度のピークＰ２よりも小さくすることができる。別言すれば、拡散領域を基準深さ側に配置することにより、拡散領域を基準深さから離れた位置に配置する場合と比較して、電界強度のピークを低減することができる。このため、終端領域１４の電界強度を素子領域１２の電界強度よりも低減することができる。従って、ドリフト領域３２の濃度が比較的に高い場合であっても、終端領域１４の耐圧を素子領域１２の耐圧よりも相対的に高くすることができ、終端領域１４で適切に耐圧を保持することができる。結果として、アバランシェ降伏が発生する箇所を素子領域１２とすることができる。素子領域１２は終端領域１４と比較して広い面積を有するため、温度が上がり難く、大きな降伏電流を許容できる。このため、半導体装置１０のアバランシェ耐量を増加することができる。
また、本実施例では終端領域１４の一部にもボディ領域３６ｂを形成している。ボディ領域３６ｂは、ダミートレンチ２５より半導体基板１１の端部側（ｘ方向）にまで及んでいる。トレンチには電界が集中し易いため、上記のようにボディ領域３６ｂを形成することにより、ダミートレンチ２５への電界集中を抑制することができる。ダミートレンチ２５が形成されていない場合は、最も終端領域１４側のゲートトレンチ２４への電界集中を抑制することができる。また、本実施例では、拡散領域３７ａがボディ領域３６ｂの下方に配置されている。一般に、半導体装置１０に逆バイアス電圧を印加すると、ボディ領域３６ｂとドリフト領域３２ｂとのｐｎ接合に電界が集中し、このｐｎ接合の耐圧が低下し易い。しかしながら、拡散領域３７ａを配置することにより、上記ｐｎ接合の電界集中を緩和し、耐圧低下を抑制することができる。
さらに、本実施例では、６つの拡散領域３４を同一の深さｄ１に、間隔ａを空けて配置している。また、１つの拡散領域３５も拡散領域３４と略同一の深さｄ１に配置している。逆バイアス電圧を印加すると、ボディ領域３６とドリフト領域３２とのｐｎ接合から空乏層が広がる。拡散領域３４、３５を同一の深さに配置することにより、空乏層はこれらの拡散領域３４、３５にほぼ同じタイミングで到達する。空乏層が拡散領域３４、３５に到達すると、拡散領域３４とドリフト領域３２ａとのｐｎ接合、及び拡散領域３５とドリフト領域３２ｂとのｐｎ接合からもそれぞれ空乏層が広がる。空乏層は拡散領域３４及び拡散領域３５からほぼ等速度で広がる。６つの拡散領域３４は均等に配置されているため、隣接する拡散領域３４から広がる空乏層がつながるタイミングは、各拡散領域３４間でほぼ同時となる。このタイミングを第１タイミングとする。空乏層は隣接する拡散領域３４間のほぼ中央でつながる。一方、拡散領域３５から広がる空乏層は、拡散領域３５に隣接する拡散領域３７ａに到達する。このタイミングを第２タイミングとする。本実施例では、拡散領域３５と拡散領域３７ａとの間隔ｂを、隣接する拡散領域３４同士の間隔ａの２分の１以下に設定している。このため、第２タイミングの方が第１タイミングよりも先に訪れる。即ち、拡散領域３５と拡散領域３７ａの間は、隣接する拡散領域３４の間よりも早く空乏化する。従って、終端領域１４の耐圧を優先的に保持することができ、終端領域１４の耐圧を素子領域１２の耐圧よりも相対的に高くすることができる。また、本実施例では端部側拡散領域３４ａと拡散領域３５との間隔ｃを間隔ａと同一としているため、隣接する拡散領域３４の間が空乏化するのとほぼ同時に、端部側拡散領域３４ａと拡散領域３５の間が空乏化する。このため、終端領域１４の耐圧をより適切に保持することができる。
拡散領域３７ａに空乏層が到達すると、拡散領域３７ａから空乏層が広がり、拡散領域３７ｂに到達する。すると、拡散領域３７ｂから空乏層が広がり、拡散領域３７ｃに到達する。こうして空乏層は拡散領域３７ｆまで広がっていく。なお、本実施例では拡散領域３７ａ〜３７ｆを均等に配置したが、各拡散領域３７間の間隔は異なっていてもよく、例えばｘ方向（基板端部に向う方向）に向かうにつれて大きくされてもよい。また、拡散領域３７の数は６つに限られない。拡散領域３７を多数形成するほど、終端領域１４の耐圧を高くできる。終端領域１４で保持したい耐圧の値に応じて各拡散領域３７間の間隔及び数を調整することにより、素子領域１２よりも終端領域１４の耐圧を相対的に高くすることが可能となる。
なお、本明細書が開示する技術は、半導体基板１１に用いられるＳｉＣの物性を活かすために提案されたものである。即ち、ＳｉＣはＳｉに比べて広いバンドギャップを有し、Ｓｉの約１０倍の絶縁破壊強度を有する。半導体基板の絶縁破壊強度はドリフト領域のドーピング濃度の２分の１乗に比例するため、絶縁破壊強度がＳｉの１０倍であれば、ドーピング濃度はＳｉの１００倍にすることが可能である。従って、ＳｉＣ基板を用いることにより、オン抵抗を大幅に低減することが可能となる。しかしながら、ドリフト領域の不純物濃度を高くすると、空乏層の広がる速度が遅くなってしまう。このため、終端領域で耐圧を保持するためには、終端領域に形成される拡散領域の間隔を短くする必要がある。しかしながら、加工精度の観点から、拡散領域の間隔を短くすることにも限界があり、従来の終端構造ではドリフト領域の不純物濃度を大幅に高くすることができなかった。即ち、ＳｉＣの物性を有効に活用しきれていなかった。本明細書が開示する技術は、上記の問題を解決するために提案されたものである。この技術を用いることにより、ドリフト領域の不純物濃度が高い場合であっても、終端領域で耐圧を保持することができる。このため、広いバンドギャップを有するＳｉＣの物性を最大限に活かすことができ、低損失の半導体装置を実現できる。なお、本明細書が開示する技術はＳｉ基板にも適用できることは言うまでもない。例えば、耐圧が低い半導体装置では、空乏層が広がる速度が遅くてもよいため、ドリフト領域の濃度を高くすることができる。この場合、本明細書が開示する技術を用いることにより、低オン抵抗であり、かつ終端領域で耐圧を保持できる半導体装置を実現できる。
（変形例１）
次に、図４を参照して変形例１について説明する。以下では、実施例１と相違する点についてのみ説明し、実施例１と同一の構造や動作については詳細な説明を省略する。その他の実施例及び変形例についても同様とする。
変形例１の半導体装置１１０では、ダミートレンチ２５及び拡散領域３５が形成されていない。また、端部側拡散領域３４ａと、拡散領域３７ａとの間隔ｂ２が、隣接する拡散領域３４同士の間隔ａの２分の１以下となっている。この構成によると、半導体装置１１０に逆バイアス電圧を印加すると、ボディ領域３６とドリフト領域３２とのｐｎ接合から広がる空乏層が各拡散領域３４に到達し、各拡散領域３４から空乏層が広がる。このとき、端部側拡散領域３４ａから広がる空乏層とこれに隣接する拡散領域３４から広がる空乏層とがつながるよりも先に、端部側拡散領域３４ａから広がる空乏層が拡散領域３７ａに到達する。この構成によっても、実施例１と同様の作用効果を奏する。
（変形例２）
次に、図５を参照して変形例２について説明する。変形例２の半導体装置２１０では、終端領域１４の一部に、メサ領域２００が形成されている。メサ領域２００は半導体基板２１１の上面の一部を−ｚ方向に窪ませた形状を有する。メサ領域２００は素子領域１２の周囲を一巡している。メサ領域２００はボディ領域３６ｂの下面よりも深い位置まで窪んでいる。メサ領域２００の内周面は、ボディ領域３６ｂの下面と接触している。別言すれば、メサ領域２００を形成することにより、半導体装置２１０にはボディ領域３６ｂの側面及び角部（ボディ領域の側面と下面をつなぐ部分）が形成されないことになる。一般に、ボディ領域の側面や角部からは空乏層が広がり難い。このため、メサ領域２００を形成してボディ領域３６ｂの側面及び角部を形成しないことにより、電界がボディ領域３６ｂの側面及び角部に集中することを抑制することができる。従って、この構成によると、実施例１と同様の作用効果を奏すると共に、終端領域１４の半導体基板２１１の上面側の電界強度を低減することができる。
（変形例３）
次に、図６を参照して変形例３について説明する。変形例３の半導体装置３１０では、終端領域１４の半導体基板３１１の上面に臨む範囲に、複数のｐ＋型のＦＬＲ領域３００が、素子領域１２の周囲を一巡するように形成されている。ＦＬＲ領域３００の不純物濃度は、ボディ領域３６の不純物濃度よりも高くされている。この構成によっても、実施例１と同様の作用効果を奏すると共に、終端領域１４の半導体基板３１１の上面側の電界強度を低減することができる。
（変形例４）
次に、図７を参照して変形例４について説明する。変形例４の半導体装置４１０では、終端領域１４にボディ領域４０４及び６つの終端トレンチ４００が形成されている。終端トレンチ４００はダミートレンチ２５の周囲を一巡している。終端トレンチ４００はボディ領域４０４を貫通し、その下端がドリフト領域３２ｂまで延びている（厳密には、最も素子領域１２側の終端トレンチ４００は、ボディ領域３６ｂとボディ領域４０４を分離している）。このため、ボディ領域４０４はフローティング電位となる。終端トレンチ４００の下端は、ゲートトレンチ２４及びダミートレンチ２５の下端よりも深くされている。終端トレンチ４００内には、絶縁体４０２が充填されている。終端トレンチ４００の底部を囲む範囲には、拡散領域３７が形成されている。この構成によっても、実施例１と同様の作用効果を奏する。また、フローティング電位を有するボディ領域４０４が形成されるため、終端領域１４の半導体基板４１１の上面側の電界強度を低減することができる。なお、ボディ領域４０４は形成されなくてもよい。
（変形例５）
次に、図８を参照して変形例５について説明する。変形例５の半導体装置５１０では、ゲートトレンチ５２４の下端は、ゲートトレンチ２４の下端よりも浅くされている。このため、ゲートトレンチ５２４の底部と拡散領域３４とはドリフト領域３２ａによって分離されている。同様に、ダミートレンチ５２５の下端は、ダミートレンチ２５の下端よりも浅くされており、ダミートレンチ５２５の底部と拡散領域３５とはドリフト領域３２ｂによって分離されている。半導体装置５１０に逆バイアス電圧を印加した際のボディ領域３６からの空乏層の広がり方は、実施例１の半導体装置１０と同様である。このため、この構成によっても、実施例１と同様の作用効果を奏する。
次に、図９を参照して実施例２について説明する。実施例２の半導体装置６１０では、終端領域１４に形成される拡散領域６３７ａ〜６３７ｆの位置が実施例１と異なっている。即ち、拡散領域６３７ａ、６３７ｃ〜６３７ｆは、ボディ領域３６ａの下面から深さｄ５の位置に形成されている。拡散領域６３７ｂはボディ領域３６ａの下面から深さｄ１の位置（即ち、拡散領域３４、３５と同一の深さ）に形成されている。拡散領域６３７ａ、６３７ｃ〜６３７ｆは、拡散領域３４、３５よりも基準深さ側に配置されている。別言すれば、ｄ５−ｄ３＜ｄ３−ｄ１が成り立つ。拡散領域６３７ａは、拡散領域６３７ｂ〜６３７ｆに比べてｘ方向の幅（厳密には、素子領域１２側から半導体基板６１１の端部に向かう方向の幅）が大きくされている。また、拡散領域６３７ａは、拡散領域６３７ｂの下方に配置されている。別言すれば、拡散領域６３７ａと拡散領域６３７ｂとは、半導体基板６１１を平面視したときに重なるように配置されている。この構成によると、拡散領域６３７ａと拡散領域６３７ｂとが重なる部分では、電界強度のピークは拡散領域６３７ａと拡散領域６３７ｂの２箇所に形成される。このため、電界強度のピークが１箇所に形成される場合と比較して、電界強度のピークの最大値をより低減することが可能となる。従って、終端領域１４の耐圧をより確実に保持することができる。また、本実施例では拡散領域６３７ａのｘ方向の幅を大きくしている。このため、拡散領域６３７の形成工程で、仮に拡散領域６３７ａ、６３７ｂの位置がずれても、拡散領域６３７ａをより確実に拡散領域６３７ｂの下方に形成することができる。また、拡散領域６３７ａ、６３７ｂは、最も素子領域１２側に配置されている拡散領域である。終端領域１４では、素子領域１２側の領域の方が耐圧が低下し易いため、拡散領域６３７ａ，６３７ｂが重なる構成にすることにより、終端領域１４の耐圧をより適切に保持できる。なお、本実施例では、拡散領域６３７ｂの全体が拡散領域６３７ａと重なる構成としたが、これに限られず、拡散領域６３７ｂの一部が拡散領域６３７ａと重なる構成であってもよい。
拡散領域６３７ａ、６３７ｃ〜６３７ｆは、ドリフト領域３２のエピタキシャル成長を一旦停止し、途中まで成長したドリフト領域３２の上面からイオン注入を行い、エピタキシャル成長を再開することにより形成される。電界強度のピークの最大値を低減するためには、拡散領域６３７ａ、６３７ｂは、ドリフト領域３２ａの厚みを等分する位置に形成されることが好ましい。実施例１で述べたように、拡散領域３４、３５は、ｄ１≦（１／３）＊ｄ４を満たす位置に形成される。このため、拡散領域６３７ｂもｄ１≦（１／３）＊ｄ４を満たす位置に形成される。従って、電界強度のピークの最大値を低減できる拡散領域６３７ａの好適な位置の範囲は、必然的に拡散領域６３７ａが拡散領域６３７ｂよりも基準深さ側に位置する範囲となる（即ちｄ５−ｄ３＜ｄ３−ｄ１を満たす範囲）。
しかしながら、本明細書が開示する半導体装置では、拡散領域３４，３５（即ち、拡散領域６３７ｂ）のほうが、拡散領域６３７ａ、６３７ｃ〜６３７ｆよりも基準深さｄ３側に配置されていてもよい。即ち、拡散領域３４，３５の深さｄ１（即ち、拡散領域６３７ｂの深さｄ１）がドリフト領域３２ａの厚みの３分の１よりも深い位置に形成される場合（即ち、ｄ１＞（１／３）＊ｄ４）は、拡散領域６３７ａ、６３７ｃ〜６３７ｆの深さｄ５が、ｄ５−ｄ３＞ｄ３−ｄ１となるような位置に形成されてもよい。これにより、拡散領域６３７ａと拡散領域６３７ｂとの間には一定の間隔が確保される。このため、拡散領域６３７ａと拡散領域６３７ｂとが重なる部分では、電界強度のピークの最大値を低減できる。これは、以下の変形例についても同様である（即ち、拡散領域３４，３５の方が、後述する拡散領域７３７よりも基準深さｄ３側に配置され、ｄ５−ｄ３＞ｄ３−ｄ１となってもよい）。
（変形例６）
次に、図１０を参照して変形例６について説明する。変形例６の半導体装置７１０では、拡散領域７３７ａ〜７３７ｆはいずれもボディ領域３６ａの下面から深さｄ５の位置に形成されている。拡散領域７３７ａは、端部側拡散領域３４ａ、拡散領域３５の下方に位置するように、そのｘ方向の幅が大きくされている。一般に、素子領域１２と終端領域１４との境界部分では耐圧が低下し易い。変形例６の構成によると、境界部分において、電界強度のピークが端部側拡散領域３４ａと拡散領域７３７ａの２箇所（あるいは拡散領域３５と拡散領域７３７ａの２箇所）に形成されるため、電界強度のピークの最大値を低減できる。このため、実施例２と同様の作用効果を奏すると共に、特に境界部分における耐圧低下を抑制することができる。なお、変形例６では端部側拡散領域３４の全体が拡散領域７３７ａと重なる構成としたが、これに限られず、端部側拡散領域３４の一部が拡散領域７３７ａと重なる構成であってもよい。あるいは、拡散領域７３７ａが、２つ以上の拡散領域３４と重なる構成であってもよい。以下の変形例についても同様である。
（変形例７）
次に、図１１を参照して変形例７について説明する。変形例７の半導体装置８１０は、変形例６の半導体装置７１０の終端領域１４の一部に、メサ領域８００が形成された半導体装置である。メサ領域８００は、変形例２のメサ領域２００と略同一の構造を有する。この構成によると、実施例２と同様の作用効果を奏すると共に、終端領域１４の半導体基板８１１の上面側の電界強度を低減することができる。
（変形例８）
次に、図１２を参照して変形例８について説明する。変形例８の半導体装置９１０は、変形例６の半導体装置７１０の終端領域１４に、複数のｐ＋型のＦＬＲ領域９００が形成された半導体装置である。ＦＬＲ領域９００は、変形例３のＦＬＲ領域３００と略同一の構造を有する。この構成によっても、実施例２と同様の作用効果を奏すると共に、終端領域１４の半導体基板９１１の上面側の電界強度を低減することができる。
（変形例９）
次に、図１３を参照して変形例９について説明する。変形例９の半導体装置１０１０では、ゲートトレンチ１０２４の下端はゲートトレンチ２４の下端よりも浅くされており、ゲートトレンチ１０２４の底部と拡散領域３４とはドリフト領域３２ａによって分離されている。同様に、ダミートレンチ１０２５の下端はダミートレンチ２５の下端よりも浅くされており、ダミートレンチ１０２５の底部と拡散領域３５とはドリフト領域３２ｂによって分離されている。この構成によっても、実施例２と同様の作用効果を奏する。
以上、本明細書が開示する技術の実施例について詳細に説明したが、これらは例示にすぎず、本明細書が開示する半導体装置は、上記の実施例を様々に変形、変更したものが含まれる。
例えば、全ての拡散領域３７が拡散領域３４、３５よりも基準深さ側に配置される必要はない。終端領域１４の耐圧が素子領域１２の耐圧より相対的に高くなる構成であれば、拡散領域３４、３５よりも基準深さ側に配置される拡散領域３７は１つであってもよい。また、拡散領域３７は略均等に配置される必要はない。また、ボディ領域３６ｂの下面の下方には２つ以上の拡散領域３７が配置されてもよい。また、全ての拡散領域３７が拡散領域３５の外周側に配置される必要はない。例えば、拡散領域３７ａが拡散領域３５よりも素子領域１２側に配置されていてもよい。
また、各拡散領域３４の深さが同じである必要はない。この場合、少なくとも１つの拡散領域３７を、最も基準深さ側に配置されている拡散領域３４よりもさらに基準深さ側に配置することにより、終端領域１４の耐圧が素子領域１２の耐圧より相対的に高くなるように拡散領域３７の位置を調整してやればよい。
また、拡散領域６３７ａ、６３７ｃ〜６３７ｆ及び拡散領域７３７の深さｄ５は、基準深さｄ３よりも深くされているが、これに限られない。上述した条件ｄ５−ｄ３＜ｄ３−ｄ１を満たす限り、深さｄ５が基準深さｄ３より浅くてもよい。本実施例では、拡散領域３４，３５（及び拡散領域６３７ｂ）はｄ１≦（１／３）＊ｄ４を満たす位置に形成される。このため、拡散領域６３７ａ、６３７ｃ〜６３７ｆ及び拡散領域７３７の深さｄ５が基準深さｄ３より浅い位置に形成されても、拡散領域６３７ａと拡散領域６３７ｂとの間には一定の間隔が確保される。同様に、拡散領域３４，３５と拡散領域７３７ａとの間にも一定の間隔が確保される。このため、この構成によっても、半導体基板を平面視した際に拡散領域６３７ａと拡散領域６３７ｂとが重なる部分、及び拡散領域３４，３５と拡散領域７３７ａとが重なる部分では、電界強度のピークの最大値を低減できる。
また、ダミートレンチ２５及び拡散領域３５の数は２つ以上であってもよい。ダミートレンチ２５の内部には導電体がさらに形成されていてもよい。また、半導体基板１１には２つ以上の素子領域１２が形成されてもよい。また、本明細書が開示する技術は、ＭＯＳに限られず、ＩＧＢＴを始めとする大電力スイッチング素子全般に適用され得る。
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１０：半導体装置
１１：半導体基板
１２：素子領域
１４：終端領域
１６：ゲート電極
２４：ゲートトレンチ
２５：ダミートレンチ
２６、２７：絶縁体
２８：ドレイン電極
３０：ドレイン領域
３２ａ，３２ｂ：ドリフト領域
３４、３５、３７：拡散領域
３６ａ，３６ｂ：ボディ領域
３８、３９：ボディコンタクト領域
４０：ソース領域
４４：絶縁膜
４６：ソース電極

Claims (8)

  1. 素子領域と、素子領域を取り囲む終端領域を有する半導体基板を備えており、
    素子領域には、
    半導体基板の上面に臨む範囲に配置されている第１導電型の第１ボディ領域と、
    第１ボディ領域の下面に接している第２導電型の第１ドリフト領域と、
    その周囲が第１ドリフト領域によって囲まれている複数の第１導電型の第１フローティング領域と、が形成されており、
    終端領域には、
    第２導電型の第２ドリフト領域と、
    その周囲が第２ドリフト領域によって囲まれている複数の第１導電型の第２フローティング領域と、が形成されており、
    第２フローティング領域は、素子領域の外周を取り囲んでおり、
    半導体基板の厚み方向における第１ドリフト領域の中央となる深さを基準深さとしたときに、少なくとも１つの第２フローティング領域が、複数の第１フローティング領域のうち最も基準深さ側に配置される第１フローティング領域よりも基準深さ側に配置されており、
    半導体基板を平面視したときに、少なくとも２つの第２フローティング領域が互いに重なる部分を有することを特徴とする半導体装置。
  2. 素子領域と、素子領域を取り囲む終端領域を有する半導体基板を備えており、
    素子領域には、
    半導体基板の上面に臨む範囲に配置されている第１導電型の第１ボディ領域と、
    第１ボディ領域の下面に接している第２導電型の第１ドリフト領域と、
    その周囲が第１ドリフト領域によって囲まれている複数の第１導電型の第１フローティング領域と、が形成されており、
    終端領域には、
    第２導電型の第２ドリフト領域と、
    その周囲が第２ドリフト領域によって囲まれている複数の第１導電型の第２フローティング領域と、が形成されており、
    第２フローティング領域は、素子領域の外周を取り囲んでおり、
    半導体基板の厚み方向における第１ドリフト領域の中央となる深さを基準深さとしたときに、少なくとも１つの第２フローティング領域が、複数の第１フローティング領域のうち最も基準深さ側に配置される第１フローティング領域よりも基準深さ側に配置されており、
    半導体基板を平面視したときに、最も素子領域側に配置されている少なくとも２つの第２フローティング領域が互いに重なる部分を有することを特徴とする半導体装置。
  3. 素子領域と、素子領域を取り囲む終端領域を有する半導体基板を備えており、
    素子領域には、
    半導体基板の上面に臨む範囲に配置されている第１導電型の第１ボディ領域と、
    第１ボディ領域の下面に接している第２導電型の第１ドリフト領域と、
    その周囲が第１ドリフト領域によって囲まれている複数の第１導電型の第１フローティング領域と、が形成されており、
    終端領域には、
    第２導電型の第２ドリフト領域と、
    その周囲が第２ドリフト領域によって囲まれている複数の第１導電型の第２フローティング領域と、が形成されており、
    素子領域と終端領域には、素子領域と終端領域との両方に亘って配置され、その周囲が第１ドリフト領域及び第２ドリフト領域に囲まれている第３フローティング領域が形成されており、
    第２フローティング領域及び第３フローティング領域の終端領域に配置される部分は、素子領域の外周を取り囲んでおり、
    半導体基板の厚み方向における第１ドリフト領域の中央となる深さを基準深さとしたときに、第３フローティング領域が、複数の第１フローティング領域のうち最も基準深さ側に配置される第１フローティング領域よりも基準深さ側に配置されており、
    半導体基板を平面視したときに、少なくとも１つの第１フローティング領域と、第３フローティング領域とが互いに重なる部分を有することを特徴とする半導体装置。
  4. 第１フローティング領域は、前記厚み方向における所定の深さに、素子領域側から終端領域側に向かって所定の間隔を空けて配置されていることを特徴とする、請求項１から３のいずれか一項に記載の半導体装置。
  5. 隣接する第１フローティング領域と第２フローティング領域との間隔は、前記所定の間隔の２分の１以下であることを特徴とする、請求項４に記載の半導体装置。
  6. 終端領域にはさらに、
    第２ボディ領域を貫通して第２ドリフト領域にまで延びる少なくとも１つのダミートレンチと、
    ダミートレンチ内に配置されている絶縁体と、
    ダミートレンチの底部又は下方に配置された第１導電型の第４フローティング領域と、が形成されており、
    ダミートレンチは、素子領域の外周を取り囲んでおり、
    第４フローティング領域は、前記所定の深さに配置され、その周囲が第２ドリフト領域によって囲まれており、
    第４フローティング領域とその第４フローティング領域の反素子領域側に隣接する第２フローティング領域との間隔が少なくとも、前記所定の間隔の２分の１以下であることを特徴とする、請求項４に記載の半導体装置。
  7. 第４フローティング領域は、ダミートレンチの底部を囲んでいることを特徴とする請求項６に記載の半導体装置。
  8. 素子領域にはさらに、
    第１ボディ領域を貫通して第１ドリフト領域にまで延びるゲートトレンチ内に配置され、第１ボディ領域と対向しているゲート電極と、
    ゲート電極とゲートトレンチの内壁との間に配置されている絶縁体と、が形成されており、
    素子領域における第１フローティング領域は、ゲートトレンチの底部を囲んでいることを特徴とする請求項１から７のいずれか一項に記載の半導体装置。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6266975B2 (ja) 2013-12-26 2018-01-24 トヨタ自動車株式会社 絶縁ゲート型半導体装置の製造方法及び絶縁ゲート型半導体装置
JP6208612B2 (ja) 2014-04-09 2017-10-04 トヨタ自動車株式会社 絶縁ゲート型半導体装置、及び、絶縁ゲート型半導体装置の製造方法
US10217738B2 (en) * 2015-05-15 2019-02-26 Smk Corporation IGBT semiconductor device
US9929260B2 (en) 2015-05-15 2018-03-27 Fuji Electric Co., Ltd. IGBT semiconductor device
KR101870809B1 (ko) * 2016-06-21 2018-08-02 현대오트론 주식회사 전력 반도체 소자
JP6237845B1 (ja) * 2016-08-24 2017-11-29 富士電機株式会社 縦型ｍｏｓｆｅｔおよび縦型ｍｏｓｆｅｔの製造方法
KR102140358B1 (ko) * 2016-12-23 2020-08-03 매그나칩 반도체 유한회사 잡음 감소를 위한 분리 구조를 갖는 통합 반도체 소자
CN107316816B (zh) * 2017-07-12 2020-06-16 广州粤芯半导体技术有限公司 一种沟槽型功率器件及其制作方法
JP2019046991A (ja) * 2017-09-04 2019-03-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP7059556B2 (ja) * 2017-10-05 2022-04-26 富士電機株式会社 半導体装置
JP2019087611A (ja) * 2017-11-06 2019-06-06 トヨタ自動車株式会社 スイッチング素子とその製造方法
JP2019145616A (ja) * 2018-02-19 2019-08-29 株式会社東芝 半導体装置
CN109192775A (zh) * 2018-10-19 2019-01-11 珠海格力电器股份有限公司 一种igbt及其生长方法
JP2020102540A (ja) * 2018-12-21 2020-07-02 トヨタ自動車株式会社 半導体装置
US10957759B2 (en) * 2018-12-21 2021-03-23 General Electric Company Systems and methods for termination in silicon carbide charge balance power devices
JP6648331B1 (ja) * 2019-06-07 2020-02-14 新電元工業株式会社 半導体装置及び半導体装置の製造方法
JP7107284B2 (ja) * 2019-07-08 2022-07-27 株式会社デンソー 半導体装置とその製造方法
JP7288827B2 (ja) * 2019-09-06 2023-06-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
TWI806414B (zh) 2022-02-09 2023-06-21 鴻海精密工業股份有限公司 功率半導體元件
DE102022211039A1 (de) 2022-10-19 2024-04-25 Robert Bosch Gesellschaft mit beschränkter Haftung Feldeffekttransistor und Verfahren zur Herstellung

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3392665B2 (ja) * 1995-11-06 2003-03-31 株式会社東芝 半導体装置
US6037632A (en) * 1995-11-06 2000-03-14 Kabushiki Kaisha Toshiba Semiconductor device
JP2001015744A (ja) * 1999-06-30 2001-01-19 Toshiba Corp 電力用半導体素子
GB2354879B (en) * 1999-08-11 2004-05-12 Mitel Semiconductor Ltd A semiconductor device
JP4721653B2 (ja) * 2004-05-12 2011-07-13 トヨタ自動車株式会社 絶縁ゲート型半導体装置
JP4414863B2 (ja) * 2004-10-29 2010-02-10 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
JP4189415B2 (ja) * 2006-06-30 2008-12-03 株式会社東芝 半導体装置
JP4915221B2 (ja) 2006-11-28 2012-04-11 トヨタ自動車株式会社 半導体装置
EP2118933A1 (en) * 2007-01-10 2009-11-18 Freescale Semiconductor, Inc. Semiconductor device and method of forming a semiconductor device
JP4599379B2 (ja) 2007-08-31 2010-12-15 株式会社東芝 トレンチゲート型半導体装置
JP6139356B2 (ja) 2013-09-24 2017-05-31 トヨタ自動車株式会社 半導体装置

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