JP2019071335A - トレンチゲート型半導体装置 - Google Patents

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Abstract

【課題】半導体基板のアクティブ領域への応力を緩和することができるトレンチゲート型半導体装置を提供する。【解決手段】シリコン基板１１においてアクティブ領域の周囲を囲う終端トレンチ３０，３１を有し、終端トレンチ３０，３１は、ｎ＋シリコン層とｎシリコン層との界面以上に深く形成され、終端トレンチ３０，３１の少なくとも底部側の側面に、ｐｎ接合部が、ｎ＋シリコン層とｎシリコン層との界面から上方に延設されている。終端トレンチ３０，３１は、アクティブ領域の周囲に二重以上に形成され、当該各終端トレンチ３０，３１は直線部と円弧状のコーナー部を有し、各終端トレンチの各コーナー部において、少なくとも一箇所に、ｎシリコン層同士を連続させる分断領域４０，４１，５０，５１を有する。【選択図】図１

Description

本発明は、トレンチゲート型半導体装置に関するものである。
特許文献１に開示のトレンチゲート型半導体装置においては、トレンチを、高濃度第１導電型半導体層と低濃度第１導電型半導体層との界面以上に深く形成して、トレンチの底部側の側面に、第１導電型半導体と第２導電型半導体との接合部を、高濃度第１導電型半導体層と低濃度第１導電型半導体層との界面から上方に延設している。これにより、電流が流れる低濃度第１導電型半導体層の幅が狭くなることを回避して、オン抵抗を悪化させることなく耐圧を向上させることができる。
特開２０１７−５５１０２号公報
ところで、図１３及び図１４に示すように、シリコン基板１００においてトレンチ１０１の側面にｐｎ接合部１０２が上方に延設されるアクティブ領域の周囲において耐圧保持を図るべく終端トレンチ１０３を囲うように形成して終端トレンチ１０３の側面にｐｎ接合部１０４を形成することが考えられる。ｐｎ接合部１０４はｎ領域にｐ領域を横拡散により形成することで、耐圧確保を図ることができる。この際、終端トレンチ１０３にｐ型不純物を含む酸化膜を埋め込んで縦長ｐ拡散領域を形成する。ところが、拡散時に酸化膜が熱により縮むため、終端トレンチ１０３の円弧状のコーナー部に応力がかかる。そのためにシリコン結晶に歪δを起こすので、漏れ電流などの悪影響が起きる懸念がある。
本発明の目的は、半導体基板のアクティブ領域への応力を緩和することができるトレンチゲート型半導体装置を提供することにある。
請求項１に記載の発明では、半導体基板の厚さ方向において高濃度第１導電型半導体層の上に当該高濃度第１導電型半導体層と接するように低濃度第１導電型半導体層が形成されるとともに前記低濃度第１導電型半導体層の上に当該低濃度第１導電型半導体層と接するように第２導電型半導体層が形成され、前記第２導電型半導体層の表層部に形成した第１導電型半導体領域及び当該第１導電型半導体領域の下の前記第２導電型半導体層を貫通するトレンチの内部にゲート絶縁膜を介してゲート電極を配してなるトレンチゲート型半導体装置であって、前記半導体基板におけるアクティブ領域において前記トレンチが、前記高濃度第１導電型半導体層と前記低濃度第１導電型半導体層との界面以上に深く形成され、前記トレンチの底部側の側面に、第１導電型半導体と第２導電型半導体との接合部が、前記高濃度第１導電型半導体層と前記低濃度第１導電型半導体層との界面から上方に延設され、前記半導体基板においてアクティブ領域の周囲を囲う終端トレンチを有し、前記終端トレンチは、前記高濃度第１導電型半導体層と前記低濃度第１導電型半導体層との界面以上に深く形成され、前記終端トレンチの少なくとも底部側の側面に、第１導電型半導体と第２導電型半導体との接合部が、前記高濃度第１導電型半導体層と前記低濃度第１導電型半導体層との界面から上方に延設され、前記終端トレンチは、前記アクティブ領域の周囲に二重以上に形成され、当該各終端トレンチは直線部と円弧状のコーナー部を有し、各終端トレンチの各コーナー部において、少なくとも一箇所に、前記低濃度第１導電型半導体層同士を連続させる分断領域を有することを要旨とする。
請求項１に記載の発明によれば、半導体基板におけるアクティブ領域においてトレンチが、高濃度第１導電型半導体層と低濃度第１導電型半導体層との界面以上に深く形成されており、このトレンチの底部側の側面に、第１導電型半導体と第２導電型半導体との接合部が、高濃度第１導電型半導体層と低濃度第１導電型半導体層との界面から上方に延設され、電流が流れる低濃度第１導電型半導体層の幅が狭くなることが回避され、オン抵抗を悪化させることなく耐圧の向上が図られる。
また、半導体基板においてアクティブ領域の周囲を囲う終端トレンチが、高濃度第１導電型半導体層と低濃度第１導電型半導体層との界面以上に深く形成されており、この終端トレンチの少なくとも底部側の側面に、第１導電型半導体と第２導電型半導体との接合部が、高濃度第１導電型半導体層と低濃度第１導電型半導体層との界面から上方に延設されている。終端トレンチは、アクティブ領域の周囲に二重以上に形成されている。ここで、各終端トレンチは直線部と円弧状のコーナー部を有し、各終端トレンチの各コーナー部において、少なくとも一箇所に、低濃度第１導電型半導体層同士を連続させる分断領域を有するので、低濃度第１導電型半導体層への応力を緩和することができる。例えば、終端トレンチに不純物ドープド酸化膜を埋め込んで縦長第２不純物拡散領域を形成する場合に拡散時に酸化膜が熱により縮むため終端トレンチの円弧状のコーナー部に応力が加わろうとするが、各コーナー部において、少なくとも一箇所に、低濃度第１導電型半導体層同士を連続させる分断領域を有するので、低濃度第１導電型半導体層のアクティブ領域への応力を緩和することができる。
請求項２に記載のように、請求項１に記載のトレンチゲート型半導体装置において、１つのコーナー部につき複数の分断領域を有するとよい。
請求項３に記載のように、請求項２に記載のトレンチゲート型半導体装置において、前記アクティブ領域の周囲に二重以上に形成された各終端トレンチのコーナー部において前記分断領域は揃った状態で形成されているとよい。
請求項４に記載のように、請求項２に記載のトレンチゲート型半導体装置において、前記アクティブ領域の周囲に二重以上に形成された各終端トレンチのコーナー部において前記分断領域は互い違いに形成されているとよい。
請求項５に記載のように、請求項１〜４のいずれか１項に記載のトレンチゲート型半導体装置において、外側の終端トレンチほど分断領域の数が多いとよい。
本発明によれば、低濃度第１導電型半導体層のアクティブ領域への応力を緩和することができる。
実施形態におけるトレンチゲート型ＭＯＳＦＥＴを模式的に示す平面図。 図１のＡ−Ａ線での縦断面図。 図１のＢ−Ｂ線での縦断面図。 図１のＣ−Ｃ線での縦断面図。 トレンチゲート型ＭＯＳＦＥＴの一部を模式的に示す平面図。 トレンチゲート型ＭＯＳＦＥＴの製造工程を説明するための概略縦断面図。 トレンチゲート型ＭＯＳＦＥＴの製造工程を説明するための概略縦断面図。 トレンチゲート型ＭＯＳＦＥＴの製造工程を説明するための概略縦断面図。 トレンチゲート型ＭＯＳＦＥＴの製造工程を説明するための概略縦断面図。 別例のトレンチゲート型ＭＯＳＦＥＴの一部を模式的に示す平面図。 別例のトレンチゲート型ＭＯＳＦＥＴの一部を模式的に示す平面図。 別例のトレンチゲート型ＭＯＳＦＥＴの一部を模式的に示す平面図。 課題を説明するためのトレンチゲート型ＭＯＳＦＥＴの概略平面図。 図１３のＤ−Ｄ線での縦断面図。
以下、本発明をトレンチゲート型ＭＯＳＦＥＴに具体化した一実施形態を図面に従って説明する。
図１，２，３，４にはトレンチゲート型半導体装置としてのトレンチゲート型ＭＯＳＦＥＴ（チップ）１０の概略構成を示し、平面を示す図１におけるＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線での各断面構造を図２、図３及び図４に示す。トレンチゲート型ＭＯＳＦＥＴ（チップ）１０は、シリコン基板１１に複数のトレンチ１７が形成された縦型ＭＯＳＦＥＴである。図１に示すようにトレンチ１７は、それぞれ直線状に延び、各トレンチ１７は、一定の距離をおいて平行に並設されている。
図２に示すように、シリコン基板１１は下からｎ＋シリコン層１２、ｎシリコン層１３、ｐシリコン層（チャネル形成領域）１４の順に形成されている。ｐシリコン層１４においてその表層部にはｎ＋ソース領域１５が形成されている。シリコン基板１１にはトレンチ１７が複数並設されている。トレンチ１７はその側面がシリコン基板１１の上面に対し垂直に形成されている。
この各トレンチ１７はｎ＋ソース領域１５及びｐシリコン層１４を貫通してｎシリコン層１３に達している。トレンチ１７の内面にゲート酸化膜１８を介してポリシリコンゲート電極１９が配置されている（埋め込まれている）。シリコン基板１１の下面（裏面）にはドレイン電極２１が形成されている。ポリシリコンゲート電極１９の上面は、図示しない絶縁膜により被覆されている。シリコン基板１１の上面にアルミソース電極２０が配置され、アルミソース電極２０はｎ＋ソース領域１５、及び、ｐシリコン層１４の表層部に形成したコンタクトｐ＋領域１６と電気的に接続されている。
このように、半導体基板としてのシリコン基板１１の厚さ方向において高濃度第１導電型半導体層としてのｎ＋シリコン層１２の上に、ｎ＋シリコン層１２と接するように低濃度第１導電型半導体層としてのｎシリコン層１３が形成されている。また、ｎシリコン層１３の上にｎシリコン層１３と接するように第２導電型半導体層としてのｐシリコン層１４が形成されている。さらに、ｐシリコン層１４の表層部に形成した第１導電型半導体領域としてのｎ＋ソース領域１５及びｎ＋ソース領域１５の下のｐシリコン層１４を貫通するトレンチ１７の内部にゲート絶縁膜としてのゲート酸化膜１８を介してゲート電極としてのポリシリコンゲート電極１９が配置されている。
さらに、シリコン基板１１におけるアクティブ領域において、トレンチ１７が、ｎ＋シリコン層１２とｎシリコン層１３との界面以上に深く形成されている。即ち、トレンチ１７が、ｎ＋シリコン層１２とｎシリコン層１３との界面まで、または、ｎ＋シリコン層１２とｎシリコン層１３との界面よりも深く形成されている。
また、トレンチ１７の底部側に第２導電型不純物ドープド酸化膜としてのｐ型不純物ドープドシリコン酸化膜２２が埋め込まれている。ｐ型不純物ドープドシリコン酸化膜２２の側面には第２導電型半導体領域としてのｐシリコン領域２３が形成されている。ｐシリコン領域２３は、ｐ型不純物ドープドシリコン酸化膜２２からの不純物の拡散により形成されたものである。ｐシリコン領域２３は、ｎ＋シリコン層１２とｎシリコン層１３との界面から上方に延設されている。ｐシリコン領域２３とｎシリコン層１３との接合部がｐｎ接合部２４であり、このｐｎ接合部２４は、トレンチ１７の底部側の側面において、ｎ＋シリコン層１２とｎシリコン層１３との界面から上方に延設されている。また、ｐ型不純物ドープドシリコン酸化膜２２の上にゲート酸化膜１８が形成されている。
このようにして、トレンチ１７の底部側の側面に、第１導電型半導体と第２導電型半導体との接合部としてのｐｎ接合部２４が、ｎ＋シリコン層１２とｎシリコン層１３との界面から上方に延設されている。より詳しくは、ｐｎ接合部２４は、トレンチ１７の底部側に埋め込まれたｐ型不純物ドープドシリコン酸化膜２２から拡散したｐシリコン領域２３とｎシリコン層１３により形成されている。
アルミソース電極２０がグランド電位にされ、ドレイン電極２１に高電圧（例えば１００Ｖ）が印加される。
さらに、図１，２に示すように、シリコン基板１１においてアクティブ領域の周囲を囲う終端トレンチ（トレンチリング）３０，３１を有する。つまり、アクティブ領域の周囲に終端領域が形成され、終端領域において終端トレンチ３０，３１がアクティブ領域を囲うように形成されている。終端トレンチ３０，３１は、ｎ＋シリコン層１２とｎシリコン層１３との界面以上に深く形成されている。
各終端トレンチ３０，３１の底部側に第２導電型不純物ドープド酸化膜としてのｐ型不純物ドープドシリコン酸化膜３４が埋め込まれている。ｐ型不純物ドープドシリコン酸化膜３４の側面には第２導電型半導体領域としてのｐシリコン領域３６が形成されている。ｐシリコン領域３６は、ｐ型不純物ドープドシリコン酸化膜３４からの不純物の拡散により形成されたものである。ｐシリコン領域３６は、ｎ＋シリコン層１２とｎシリコン層１３との界面から上方に延設されている。ｐシリコン領域３６とｎシリコン層１３との接合部がｐｎ接合部３７であり、このｐｎ接合部３７は、終端トレンチ３０，３１の底部側の側面において、ｎ＋シリコン層１２とｎシリコン層１３との界面から上方に延設されている。つまり、終端トレンチ３０，３１の底部側の側面に、第１導電型半導体と第２導電型半導体との接合部としてのｐｎ接合部３７が、ｎ＋シリコン層１２とｎシリコン層１３との界面から上方に延設されている。各終端トレンチ３０，３１の内部にシリコン酸化膜３５が充填されている。
図１及び図５に示すように、終端トレンチ（３０，３１）は、アクティブ領域の周囲に二重以上に形成され、当該各終端トレンチ（３０，３１）は直線部３２と円弧状のコーナー部３３を有し、各終端トレンチの各コーナー部３３において、少なくとも一箇所に、ｎシリコン層１３同士を連続させる分断領域４０，４１，５０，５１を有する。即ち、１つのコーナー部３３につき複数の分断領域４０，４１、５０，５１を有する。
図１及び図５に示すように、アクティブ領域の周囲に二重以上に形成された各終端トレンチ３０，３１のコーナー部３３において分断領域４０，４１，５０，５１は揃った状態で形成されている。具体的には、円弧状のコーナー部３３の中心Ｏ（図５参照）からの放射線上に分断領域４０，５０が位置するとともに他の放射線上に分断領域４１，５１が位置している。
詳しくは、図１に示すように、アクティブ領域においてトレンチ１７が一方向に直線的に延設され、かつ、複数本のトレンチ１７が互いに平行に形成されており、この方形のアクティブ領域の周囲において終端トレンチ３０，３１が方形に形成され、終端トレンチ３０，３１は４つの直線部３２と円弧状のコーナー部３３を有し、円弧状のコーナー部３３に分断領域４０，４１，５０，５１が形成されている。また、終端トレンチ３０の分断領域４０，４１と、終端トレンチ３１の分断領域５０，５１は揃っている。
次に、製造方法について説明する。
図６に示すように、ｎ＋シリコン層１２の上にｎシリコン層１３が形成されたシリコン基板１１を用意し、ｎシリコン層１３の上にｐシリコン層１４を形成するとともにｐシリコン層１４の表層部にｎ＋ソース領域１５及びコンタクトｐ＋領域１６を形成する。そして、側面がシリコン基板１１の上面に垂直なトレンチ１７を形成する。トレンチ１７は、その深さがｎ＋シリコン層１２とｎシリコン層１３との界面以上に形成する。即ち、トレンチ１７を、ｎ＋シリコン層１２とｎシリコン層１３との界面まで、または、ｎ＋シリコン層１２とｎシリコン層１３との界面よりも深く形成する。より詳しくは、ｎ＋シリコン層１２とｎシリコン層１３との界面に対し最大製造公差（製造上のバラツキ）Δｄよりも深くトレンチ１７を形成する。
このようにトレンチ１７を形成することにより製造の際にトレンチ深さがばらついてもトレンチ１７は少なくともｎ＋シリコン層１２とｎシリコン層１３との界面に達する深さにすることができる。
トレンチ１７の形成と同時に、シリコン基板１１においてアクティブ領域の周囲を囲う終端トレンチ３０，３１を形成する。終端トレンチ３０，３１は、ｎ＋シリコン層１２とｎシリコン層１３との界面以上に深く形成されている。終端トレンチ３０，３１の形成と同時に分断領域４０，４１，５０，５１も形成される。
引き続き、図７に示すように、トレンチ１７の底部にｐ型不純物ドープドシリコン酸化膜２２を、また、終端トレンチ３０，３１の底部にｐ型不純物ドープドシリコン酸化膜３４を埋め込む。より詳しくは、トレンチ１７内及び終端トレンチ３０，３１内を含めたシリコン基板１１の上面にｐ型不純物ドープドシリコン酸化膜（２２，３４）を堆積するとともに、エッチバックによりトレンチ１７内及び終端トレンチ３０，３１内のｐ型不純物ドープドシリコン酸化膜（２２，３４）を残して他を除去する。そして、トレンチ１７及び終端トレンチ３０，３１内を含めたシリコン基板１１の上面にノンドープシリコン酸化膜３５を堆積する。
さらに、図８に示すように、熱処理によりｐ型不純物ドープドシリコン酸化膜（２２，３４）からｐ型不純物をｎシリコン層１３に拡散させてｐシリコン領域（２３，３６）を形成する。つまり、ｐ型不純物ドープドシリコン酸化膜（２２，３４）からｐ型不純物を周囲に拡散させてｐシリコン領域（２３，３６）を形成する。これにより、ｐシリコン領域２３とｎシリコン層１３との界面に形成されるｐｎ接合部２４がｎ＋シリコン層１２とｎシリコン層１３との界面から上方に延びる状態に形成される。また、ｐシリコン領域３６とｎシリコン層１３との界面に形成されるｐｎ接合部３７がｎ＋シリコン層１２とｎシリコン層１３との界面から上方に延びる状態に形成される。
なお、ｐ型不純物ドープドシリコン酸化膜（２２，３４）からｐ型不純物を周囲に拡散させてｐシリコン領域（２３，３６）を形成する際において、ｐ型不純物ドープドシリコン酸化膜（２２，３４）の下方にもｐ型不純物が拡散するがｎ＋シリコン層１２がｐ領域に反転するほどの量ではない。
このようにして、終端トレンチ３０，３１の底部側の側面に、ｐｎ接合部３７が、ｎ＋シリコン層１２とｎシリコン層１３との界面から上方に延設される。終端トレンチ３０，３１は、アクティブ領域の周囲に二重に形成され、二重に形成された終端トレンチ３０，３１において、四箇所に、ｎシリコン層１３同士を連続させる分断領域４０，４１，５０，５１を有する。
そして、ノンドープシリコン酸化膜３５をエッチバックして終端トレンチ３０，３１内にシリコン酸化膜３５を残す。その後、図９に示すように、アクティブ領域のトレンチ１７の内部にゲート酸化膜１８を形成する。さらに、トレンチ１７内においてゲート酸化膜１８を介してポリシリコンゲート電極１９を配置する。
引き続き、図２に示すように、シリコン基板１１の裏面にドレイン電極２１を形成するとともに、シリコン基板１１の上面の所定位置にアルミソース電極２０を配置する。その結果、トレンチゲート型ＭＯＳＦＥＴ１０が製造される。
次に、作用について説明する。
図２に示すように、ｐシリコン領域２３の幅が広がることなく電流が流れるｎシリコン層１３（ｎ型領域）の幅Ｗ１を確保して、オン抵抗を悪化させることなく耐圧を向上させることができる。
つまり、ｎ＋シリコン層１２とｎシリコン層１３との界面に達する深さまで先にトレンチ１７を掘り、ｐ型不純物を含む酸化膜であるｐ型不純物ドープドシリコン酸化膜２２を埋め込み、横方向に拡散させることにより、ｐ型領域の幅を広げることなく（末広がりにすることなく）真っ直ぐに縦長にすることができる。つまり、隣り合うゲート電極１９（トレンチ１７）間における実際に電流が流れるｎシリコン層１３の幅Ｗ１を狭くすることなく、ｐｎ接合部２４を縦長形状にでき、オン抵抗を悪化させることなく耐圧の向上が図られる。
また、アクティブ領域においては、トレンチ１７の横のｐシリコン領域２３でドレイン・ソース間の耐圧を保持している。そのｐシリコン領域２３を形成するにトレンチ１７を用いる。一方、終端構造としても終端トレンチ３０，３１を形成する。
このように製造されたトレンチゲート型ＭＯＳＦＥＴ１０においては、空乏層を終端領域において広げることができる。このとき、終端トレンチ３０，３１の側面に形成したｐシリコン領域３６が用いられる。
図１３及び図１４に示した比較例においては無端状の終端トレンチ（１０３）を二重に形成している。図１４からｐシリコン層（チャネル形成領域）における終端トレンチ１０３との境界角部Ｓ１において電界が集中してしまう。つまり、縦方向と横方向の電位差による電界強度が合成され、電界強度が強くなる。その結果、耐圧が下がる。
本実施形態では、終端トレンチ３０，３１に分断領域４０，４１，５０，５１を有する。これにより、終端トレンチ３０，３１間のｎシリコン層１３の電位が低くなり横方向の電位勾配が緩くなるので、電界強度の過度な集中がなくなる。
また、図８において終端トレンチ３０，３１の内部の酸化膜３４が熱により縮んでも応力を緩和してｎシリコン層１３のシリコン結晶がひずまないようにすべく、終端トレンチ３０，３１の円弧状のコーナー部３３を分断することにより、応力が減少し、シリコン結晶がひずみにくい。つまり、終端トレンチ３０，３１の内部の酸化膜３４が熱により縮んでも、応力を緩和してシリコン結晶がひずまない若しくはひずみにくくすることができる。より詳しくは、熱処理を行う時にアクティブ領域のシリコン結晶に歪が発生するとともに熱処理後も歪が残ることを低減若しくは防止することができる。これにより漏れ電流などが発生するといったことを防止することができる。また、終端トレンチ３０，３１の電界強度の分散を得ることができ（電界集中を抑制でき）、耐圧低下を防ぐことができる。
上記実施形態によれば、以下のような効果を得ることができる。
（１）トレンチゲート型ＭＯＳＦＥＴの構成として、図２に示すように、シリコン基板１１におけるアクティブ領域においてトレンチ１７が、ｎ＋シリコン層１２とｎシリコン層１３との界面以上に深く形成され、トレンチ１７の底部側の側面に、ｐｎ接合部２４が、ｎ＋シリコン層１２とｎシリコン層１３との界面から上方に延設されている。よって、電流が流れるｎシリコン層１３の幅Ｗ１が狭くなることが回避され、オン抵抗を悪化させることなく耐圧の向上が図られる。
また、図１，５に示すように、シリコン基板１１においてアクティブ領域の周囲を囲う終端トレンチ３０，３１を有し、図２に示すように、終端トレンチ３０，３１は、ｎ＋シリコン層１２とｎシリコン層１３との界面以上に深く形成され、終端トレンチ３０，３１の少なくとも底部側の側面に、ｐｎ接合部３７が、ｎ＋シリコン層１２とｎシリコン層１３との界面から上方に延設されている。図１，５に示すように、終端トレンチ３０，３１は、アクティブ領域の周囲に二重以上に形成され、当該各終端トレンチ３０，３１は直線部３２と円弧状のコーナー部３３を有し、各終端トレンチ３０，３１の各コーナー部３３において、少なくとも一箇所に、ｎシリコン層１３同士を連続させる分断領域４０，４１，５０，５１を有する（図４参照）。ここで、終端トレンチ３０，３１にｐ型不純物ドープドシリコン酸化膜３４を埋め込んで縦長ｐ型不純物拡散領域を形成する場合に拡散時に酸化膜３４が熱により縮むため終端トレンチ３０，３１の円弧状のコーナー部３３に応力が加わろうとする。これに対し本実施形態では、各コーナー部３３において、少なくとも一箇所に、ｎシリコン層１３同士を連続させる分断領域４０，４１，５０，５１を有するので、ｎシリコン層１３のアクティブ領域への応力を緩和することができる。
（２）１つのコーナー部３３につき複数の分断領域４０，４１、５０，５１を有するので、ｎシリコン層１３のアクティブ領域への応力をより緩和することができる。
（３）アクティブ領域の周囲に二重以上に形成された各終端トレンチ３０，３１のコーナー部３３において分断領域４０，４１，５０，５１は揃った状態で形成されている。よって、ｎシリコン層１３のアクティブ領域への応力をより緩和することができる。
実施形態は前記に限定されるものではなく、例えば、次のように具体化してもよい。
・終端トレンチ３０，３１においてｐシリコン領域３６をシリコン基板１１の表面まで延ばし、ｐｎ接合部３７を、ｎ＋シリコン層１２とｎシリコン層１３との界面から上方にシリコン基板１１の表面まで延設してもよい。このような構成とすべく、例えば図７におけるｐ型不純物ドープドシリコン酸化膜３４を終端トレンチ３０，３１の深さ方向の全域に埋設し、その後の図８で説明した横拡散処理を行えばよい。このように、終端トレンチ３０，３１の少なくとも底部側の側面に、ｐｎ接合部３７が、ｎ＋シリコン層１２とｎシリコン層１３との界面から上方に延設されていればよい。
・終端トレンチにおいて分断する場所はコーナー部３３のみであったが、コーナー部３３及び直線部３２でもよい。
・図５では終端トレンチ３０の分断領域４０，４１と、終端トレンチ３１の分断領域５０，５１は揃っていたが、図１０に示すように揃っていなくてもよい。即ち、終端トレンチ３０の分断領域４２，４３と終端トレンチ３１の分断領域５２，５３とは互い違いに形成されている。つまり、アクティブ領域の周囲に二重以上に形成された各終端トレンチ３０，３１のコーナー部３３において分断領域４２，４３，５２，５３は互い違いに形成されていてもよい。
・図１１に示すように、終端トレンチ３０における各コーナー部３３において一つの分断領域４４を有するとともに終端トレンチ３１における各コーナー部３３において一つの分断領域５４を有していてもよい。つまり、二重の終端トレンチ３０，３１における各コーナー部３３において一つの分断領域４４，５４を有してもよい。
・図１２に示すように、多重の終端トレンチにおいて、外側の終端トレンチほど平面視でのコーナー部３３の長さ（周長）が長くなり応力が加わる領域も長くなるので、外側の終端トレンチほど分割領域の数を多くして応力を拡散させるとよい。図１２で説明すると、内側の終端トレンチ３０の各コーナー部３３には１つの分断領域４５が形成され、外側の終端トレンチ３１の各コーナー部３３には２つの分断領域５５，５６が形成されている。
・コーナー部において分断領域の箇所の数は問わない。一箇所でも二箇所でも三箇所でも、それ以上の多数箇所でもよい。分断領域の数を増やして、終端トレンチが点線状に円弧を形成するようにしてもよい。
・終端トレンチは二重に形成したが、終端トレンチを三重以上に形成してもよい。
・図８で示したごとくｐシリコン領域２３，３６を形成した後に、ｐ型不純物ドープドシリコン酸化膜２２，３４を除去してもよい。
・ｐ型シリコンをトレンチ１７及び終端トレンチ３０，３１に埋め込んだ後に熱処理を行って横方向にｐ型不純物を拡散させてもよい。また、このようにして横方向にｐ型不純物を拡散させた後においてｐ型シリコンを除去してもよい。
・半導体の導電型についてｐ型とｎ型を逆にしてもよい。
・トレンチ１７及び終端トレンチ３０，３１は側面がシリコン基板１１の上面に垂直に形成したが、トレンチ１７及び終端トレンチ３０，３１は側面がシリコン基板１１の上面に斜め（Ｖ字の溝）であってもよい。
・シリコン基板に代わりＳｉＣ基板を用いてもよい。
１０…トレンチゲート型ＭＯＳＦＥＴ、１１…シリコン基板（半導体基板）、１２…ｎ＋シリコン層（高濃度第１導電型半導体層）、１３…ｎシリコン層（低濃度第１導電型半導体層）、１４…ｐシリコン層（第２導電型半導体層）、１５…ｎ＋ソース領域（第１導電型半導体領域）、１７…トレンチ、１８…ゲート酸化膜（ゲート絶縁膜）、１９…ポリシリコンゲート電極（ゲート電極）、２３…ｐシリコン領域（第２導電型半導体領域）、２４…ｐｎ接合部（第１導電型半導体と第２導電型半導体との接合部）、３０…終端トレンチ、３１…終端トレンチ、３２…直線部、３３…コーナー部、３７…ｐｎ接合部（第１導電型半導体と第２導電型半導体との接合部）、４０，４１…分断領域、５０，５１…分断領域。

Claims (5)

  1. 半導体基板の厚さ方向において高濃度第１導電型半導体層の上に当該高濃度第１導電型半導体層と接するように低濃度第１導電型半導体層が形成されるとともに前記低濃度第１導電型半導体層の上に当該低濃度第１導電型半導体層と接するように第２導電型半導体層が形成され、前記第２導電型半導体層の表層部に形成した第１導電型半導体領域及び当該第１導電型半導体領域の下の前記第２導電型半導体層を貫通するトレンチの内部にゲート絶縁膜を介してゲート電極を配してなるトレンチゲート型半導体装置であって、
    前記半導体基板におけるアクティブ領域において前記トレンチが、前記高濃度第１導電型半導体層と前記低濃度第１導電型半導体層との界面以上に深く形成され、
    前記トレンチの底部側の側面に、第１導電型半導体と第２導電型半導体との接合部が、前記高濃度第１導電型半導体層と前記低濃度第１導電型半導体層との界面から上方に延設され、
    前記半導体基板においてアクティブ領域の周囲を囲う終端トレンチを有し、
    前記終端トレンチは、前記高濃度第１導電型半導体層と前記低濃度第１導電型半導体層との界面以上に深く形成され、
    前記終端トレンチの少なくとも底部側の側面に、第１導電型半導体と第２導電型半導体との接合部が、前記高濃度第１導電型半導体層と前記低濃度第１導電型半導体層との界面から上方に延設され、
    前記終端トレンチは、前記アクティブ領域の周囲に二重以上に形成され、当該各終端トレンチは直線部と円弧状のコーナー部を有し、
    各終端トレンチの各コーナー部において、少なくとも一箇所に、前記低濃度第１導電型半導体層同士を連続させる分断領域を有することを特徴とするトレンチゲート型半導体装置。
  2. １つのコーナー部につき複数の分断領域を有することを特徴とする請求項１に記載のトレンチゲート型半導体装置。
  3. 前記アクティブ領域の周囲に二重以上に形成された各終端トレンチのコーナー部において前記分断領域は揃った状態で形成されていることを特徴とする請求項２に記載のトレンチゲート型半導体装置。
  4. 前記アクティブ領域の周囲に二重以上に形成された各終端トレンチのコーナー部において前記分断領域は互い違いに形成されていることを特徴とする請求項２に記載のトレンチゲート型半導体装置。
  5. 外側の終端トレンチほど分断領域の数が多いことを特徴とする請求項１〜４のいずれか１項に記載のトレンチゲート型半導体装置。
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* Cited by examiner, † Cited by third party
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CN115881534A (zh) * 2023-02-07 2023-03-31 深圳市威兆半导体股份有限公司 半导体器件

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