JP4844371B2 - 縦型超接合半導体素子 - Google Patents
縦型超接合半導体素子 Download PDFInfo
- Publication number
- JP4844371B2 JP4844371B2 JP2006326461A JP2006326461A JP4844371B2 JP 4844371 B2 JP4844371 B2 JP 4844371B2 JP 2006326461 A JP2006326461 A JP 2006326461A JP 2006326461 A JP2006326461 A JP 2006326461A JP 4844371 B2 JP4844371 B2 JP 4844371B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- layer
- conductivity type
- resistance layer
- buried region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 55
- 239000012535 impurity Substances 0.000 claims description 67
- 238000009792 diffusion process Methods 0.000 claims description 31
- 239000000758 substrate Substances 0.000 claims description 30
- 238000005468 ion implantation Methods 0.000 claims description 9
- 239000010410 layer Substances 0.000 description 179
- 238000009826 distribution Methods 0.000 description 22
- 238000000034 method Methods 0.000 description 22
- 230000015556 catabolic process Effects 0.000 description 18
- 239000002344 surface layer Substances 0.000 description 14
- 238000010438 heat treatment Methods 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000006185 dispersion Substances 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- -1 Boron ion Chemical class 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000007429 general method Methods 0.000 description 2
- 125000004437 phosphorous atom Chemical group 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000009377 nuclear transmutation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
Description
本発明は、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、バイポーラトランジスタ、ダイオード等に適用可能な高耐圧化と大電流容量化を両立させるための縦型半導体構造およびその構造を備えた半導体装置の製造方法に関する。
一般に半導体素子は、片面に電極部をもつ横型素子と、両面に電極部をもつ縦型素子とに大別できる。縦型半導体素子は、オン時にドリフト電流が流れる方向と、オフ時の逆バイアス電圧による空乏層の延びる方向とが同じである。例えば、図１９は、通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴの断面図である。この縦型ＭＯＳＦＥＴは、ドレイン電極１８が導電接触した低抵抗のｎ+ ドレイン層１１の上に形成された高抵抗のｎ- ドリフト層１２と、ｎ- ドリフト層１２の表面層に選択的に形成されたｐベース領域１３と、そのｐベース領域１３ａ内に選択的に形成された高不純物濃度のｎ+ ソース領域１４と、ｎ+ ソース領域１４とｎドリフト層１２とに挟まれたｐベース領域１３ａの表面上にゲート絶縁膜１５を介して設けられたゲート電極層１６と、ｎ+ ソース領域１４とｐベース領域１３ａとの表面に共通に接触して設けられたソース電極１７と、ｎ+ ドレイン層１１の裏面側に設けられたドレイン電極１８とを有する。
このような縦型素子において、高抵抗のｎ- ドリフト層１２の部分は、ＭＯＳＦＥＴがオン状態のときは縦方向にドリフト電流を流す領域として働き、オフ状態のときは、空乏化して耐圧を高める。この高抵抗のｎ- ドリフト層１２の電流経路を短くすることは、ドリフト抵抗が低くなるのでＭＯＳＦＥＴの実質的なオン抵抗（ドレイン−ソース抵抗）を下げる効果に繋がるものの、逆にｐベース領域１３ａとｎ- ドリフト層１２との間のｐｎ接合から進行するドレイン−ベース間空乏層が広がる幅が狭く、シリコンの最大（臨界）電界強度に速く達するため、耐圧（ドレイン−ソース電圧）が低下してしまう。逆に耐圧の高い半導体装置では、ｎ- ドリフト層１２が厚くなるため必然的にオン抵抗が大きくなり、損失が増すことになる。すなわちオン抵抗（電流容量）と耐圧間にはトレードオフ関係がある。このトレードオフ関係は、ＩＧＢＴ、バイポーラトランジスタ、ダイオード等の半導体素子においても同様に成立することが知られている。またこの問題は、オン時にドリフト電流が流れる方向と、オフ時の逆バイアスによる空乏層の延びる方向とが異なる横型半導体素子についても共通である。
この問題に対する解決法として、ドリフト層を、不純物濃度を高めたｎ型の領域とｐ型の領域とを交互に積層した並列ｐｎ層で構成し、オフ状態のときは、空乏化して耐圧を負担するようにした構造の半導体装置が、ＥＰ００５３８５４、ＵＳＰ５２１６２７５、ＵＳＰ５４３８２１５および本発明の発明者らによる特開平９−２６６３１１号公報に開示されている。
図２０は、ＵＳＰ５２１６２７５に開示された半導体装置の一実施例である縦型ＭＯＳＦＥＴの部分断面図である。図１９との違いは、ドリフト層２２が単一層でなく、ｎドリフト領域２２ａとｐドリフト領域２２ｂとからなる並列ｐｎ層とされている点である。２３ａはｐベース領域、２４はｎ+ ソース領域、２６はゲート電極、２７はソース電極、２８はドレイン電極である。
このドリフト層２２は、ｎ+ ドレイン層２１をサブストレートとしてエピタキシャル法により、高抵抗のｎ型層を成長し、選択的にｎ+ ドレイン層２１に達するトレンチをエッチングしてｎドリフト領域２２ａとした後、更にトレンチ内にエピタキシャル法によりｐ型層を成長してｐドリフト領域２２ｂが形成される。
なお本発明の発明者らは、オン状態では電流を流すとともに、オフ状態では空乏化する並列ｐｎ層からなるドリフト層を備える半導体素子を超接合半導体素子と称することとした。
なお本発明の発明者らは、オン状態では電流を流すとともに、オフ状態では空乏化する並列ｐｎ層からなるドリフト層を備える半導体素子を超接合半導体素子と称することとした。
ＵＳＰ５２１６２７５におけるディメンジョンの具体的な記述としては、降伏電圧をＶB とするとき、ドリフト層２２の厚さとして０．０２４ＶB 1.2 ［μｍ］、ｎドリフト領域２２ａとｐドリフト領域２２ｂとが同じ幅ｂをもち、同じ不純物濃度であるとすると、不純物濃度が７．２×１０16ＶB -0.2／ｂ［ｃｍ-3］としている。仮にＶB ＝８００Ｖ、ｂ＝５μｍと仮定すると、ドリフト層２２の厚さは７３μｍ、不純物濃度は１．９×１０16ｃｍ-3となる。単一層の場合の不純物濃度は２×１０14程度であるから、確かにオン抵抗は低減されるが、このような幅が狭く、深さの深い（すなわちアスペクト比の大きい）トレンチ内に良質の半導体層を埋め込むエピタキシャル技術は現在のところ極めて困難である。
オン抵抗と耐圧とのトレードオフの問題は、横型半導体素子についても共通である。上に掲げた他の発明、ＥＰ００５３８５４、ＵＳＰ５４３８２１５および特開平９−２６６３１１号公報においては、横型の超接合半導体素子も記載されており、横型、縦型共通の製造方法として、選択的なエッチングおよびエピタキシャル法による埋め込みによる方法が開示されている。横型の超接合半導体素子の場合には、薄いエピタキシャル層を積層していくので、選択的なエッチングおよびエピタキシャル法による埋め込みはそれほど困難な技術ではない。
しかし、縦型の超接合半導体素子に関しては、選択的なエッチングおよびエピタキシャル法による埋め込みは、ＵＳＰ５２１６２７５と同じ困難を抱えている。特開平９−２６６３１１号公報においてはまた、中性子線等による核変換法が記載されているが、装置が大がかりになり、手軽に適用するわけにはいかない。
以上のような状況に鑑み本発明の目的は、オン抵抗と耐圧とのトレードオフ関係を大幅に緩和させて、高耐圧でありながらオン抵抗の低減による電流容量の増大が可能な超接合半導体素子、およびその簡易で量産性良く製造し得る製造方法を提供することにある。
以上のような状況に鑑み本発明の目的は、オン抵抗と耐圧とのトレードオフ関係を大幅に緩和させて、高耐圧でありながらオン抵抗の低減による電流容量の増大が可能な超接合半導体素子、およびその簡易で量産性良く製造し得る製造方法を提供することにある。
上記課題解決のため、第一と第二の主面と、第一と第二の主面間に第一導電型の低抵抗層と、オン状態では電流が流れ、オフ状態では空乏化する第一導電型領域と第二導電型領域とを第一の主面側からみた主面平行方向で交互に接するように配置した並列ｐｎ層からなる半導体基体領域とを備え、前記第一と第二の主面間で、第一の主面側を前記半導体基体領域、第二の主面側を前記低抵抗層とした縦型超接合半導体素子において、前記半導体基体領域の第一導電型領域と第二導電型領域のそれぞれが、イオン注入で導入された不純物の熱拡散により、半導体基体領域の深さ方向に所定の深さで周期的に形成した複数の第一導電型の第一埋め込み領域を接続して形成されたものと、半導体基体領域の深さ方向に所定の深さで周期的に形成した複数の第二導電型の第二埋め込み領域を接続して形成されたものとであり、前記並列ｐｎ層からなる半導体基体領域と低抵抗層との間に、該低抵抗層と同じ導電型でかつ不純物濃度の低い高抵抗層を有することとする。
また、第一導電型領域が高抵抗層によって低抵抗層に接続されていることとしてもよい。
また、第二導電型領域が高抵抗層によって低抵抗層から分離されていることとしてもよい。
また、第一の主面側に少なくとも１つの第二導電型のベース領域と、少なくとも１つの第一導電型の表面領域と、ベース領域内の第一導電型のソース領域と、ソース領域と表面領域との間のベース領域表面にゲート絶縁膜を介して設けられたゲート電極を有し、前記表面領域の不純物濃度が第一導電型領域の不純物濃度より高いこととする。
また、第二導電型領域が高抵抗層によって低抵抗層から分離されていることとしてもよい。
また、第一の主面側に少なくとも１つの第二導電型のベース領域と、少なくとも１つの第一導電型の表面領域と、ベース領域内の第一導電型のソース領域と、ソース領域と表面領域との間のベース領域表面にゲート絶縁膜を介して設けられたゲート電極を有し、前記表面領域の不純物濃度が第一導電型領域の不純物濃度より高いこととする。
更に、ベース領域の表面に高不純物濃度の第二導電型ウエル領域を有することとしてもよい。
これらのようにすれば、オフ状態では半導体基体領域を空乏化させられるので、並列ｐｎ層からなる半導体基体領域の不純物濃度を高めることができて、オン状態でのオン抵抗を低減できる。
これらのようにすれば、オフ状態では半導体基体領域を空乏化させられるので、並列ｐｎ層からなる半導体基体領域の不純物濃度を高めることができて、オン状態でのオン抵抗を低減できる。
並列ｐｎ層からなる半導体基体領域の平面的な形状としては、様々なものが考えられる。例えば、ストライプ状であっても、格子状であっても、また、平面的に分散した二次元形状であってもよい。分散した二次元形状で、例えば正方、長方、三方、または六方格子点上に配置されている場合には、第一の埋め込み領域としては、二つの隣接する第一埋め込み領域間、或いは第一埋め込み領域の単位格子のほぼ中央に配置した形状等が考えられる。
何れの形状でも、並列ｐｎ層からなる半導体基体領域に空乏層がひろがる形状であれば良い。
以上説明したように本発明は、半導体基体領域の第一導電型領域と第二導電型領域のそれぞれが、イオン注入で導入された不純物の熱拡散により、半導体基体領域の深さ方向に所定の深さで周期的に形成した複数の第一導電型の第一埋め込み領域を接続して形成されたものと、半導体基体領域の深さ方向に所定の深さで周期的に形成した複数の第二導電型の第二埋め込み領域を接続して形成されたものとであり、並列ｐｎ層からなる半導体基体領域と低抵抗層との間に、該低抵抗層と同じ導電型でかつ不純物濃度の低い高抵抗層を有することを特徴としている。
従って、次の効果を奏する。
高抵抗層が電位分担をするので、その分耐圧を高めることができる。また、並列ｐｎ層からなる半導体基体領域の空乏化を容易にして、それらの領域の不純物濃度の高濃度化を可能にしたこと、およびそのことにより並列ｐｎ層からなる半導体基体領域の厚さを薄くできることにより、例えば実施例に示した８０％減というようなオン電圧の大幅な低減、オン電圧と耐圧とのトレードオフ特性の改善を可能にした。
従って、次の効果を奏する。
高抵抗層が電位分担をするので、その分耐圧を高めることができる。また、並列ｐｎ層からなる半導体基体領域の空乏化を容易にして、それらの領域の不純物濃度の高濃度化を可能にしたこと、およびそのことにより並列ｐｎ層からなる半導体基体領域の厚さを薄くできることにより、例えば実施例に示した８０％減というようなオン電圧の大幅な低減、オン電圧と耐圧とのトレードオフ特性の改善を可能にした。
本発明は、特に電力用の半導体素子において電力損失の劇的な低減を可能にした革新的な素子を実現するものである。
以下に本発明の実施の形態を添付図面に基づいて説明する。
［実施例１］
図１は、本発明の実施例１に係る縦型の超接合ＭＯＳＦＥＴの部分断面図、図２（ａ）は、図１中のＡ−Ａ線に沿って切断した状態を示す平面図、図２（ｂ）は、図１中のＢ−Ｂ線に沿って切断した状態を示す平面図である。
［実施例１］
図１は、本発明の実施例１に係る縦型の超接合ＭＯＳＦＥＴの部分断面図、図２（ａ）は、図１中のＡ−Ａ線に沿って切断した状態を示す平面図、図２（ｂ）は、図１中のＢ−Ｂ線に沿って切断した状態を示す平面図である。
図１において、３１は低抵抗のｎ+ ドレイン層、３２はｎ- 高抵抗層３２ａ、ｎ埋め込み領域３２ｂ、ｐ埋め込み領域３２ｃとからなる半導体基体領域である。表面層には、ｎ埋め込み領域３２ｂに接続してｎチャネル層３２ｄと、ｐ埋め込み領域３２ｃに接続してｐベース領域３３ａが形成されている。ｐベース領域３３の内部にｎ+ ソース領域３４と高濃度のｐ+ ウェル領域３３ｂとが形成されている。ｎ+ ソース領域３４とｎチャネル層３２ｄとに挟まれたｐベース領域３３ａの表面上には、ゲート絶縁膜３５を介してゲート電極層３６が、また、ｎ+ ソース領域３４と高濃度のｐ+ ウェル領域３３ｂの表面に共通に接触するソース電極３７が設けられている。ｎ+ ドレイン層３１の裏面にはドレイン電極３８が設けられている。ソース電極３７は、図のように絶縁膜３９を介してゲート電極層３６の上に延長されることが多い。半導体基体領域３２のうちドリフト電流が流れるのは、ｎ埋め込み領域３２ｂとｎ- 高抵抗層３２ａであるが、以下ではｐ埋め込み領域３２ｃを含めた半導体基体領域をドリフト層と呼ぶことにする。
図中の点線は、半導体基体領域３２の形成を中断し、不純物を導入した面を示している。ｎ埋め込み領域３２ｂとｐ埋め込み領域３２ｃとは、それぞれほぼ中央部に導入された不純物源からの拡散によって形成されたため、境界のｐｎ接合は曲線（三次元的には曲面）となっているが、拡散のための熱処理時間を長くすれば、両者の間のｐｎ接合は次第に直線（三次元的には平面）に近くなる。
図２（ａ）に見られるようにｎ埋め込み領域３２ｂ、ｐ埋め込み領域３２ｃは、平面的にはストライプ状に形成されている。図２（ａ）において、ｎ埋め込み領域３２ｂとｐ埋め込み領域３２ｃは接しているが、図１のＢ−Ｂ線に沿った図２（ｂ）においては、二つの領域が接しておらず、両者の間に高抵抗のｎ- 高抵抗層３２ａが残っている。但し、上述のようにこの部分のｎ- 高抵抗層３２ａは、イオン注入後の熱処理時間を長くすれば、狭くすることができ、極端には無くすこともできる。
図３（ａ）は、図１中のＡ−Ａ線に沿っての不純物濃度分布図、同図（ｂ）、（ｃ）はそれぞれ図１中のＣ−Ｃ線、Ｄ−Ｄ線に沿っての不純物濃度分布図である。いずれも縦軸は対数表示した不純物濃度である。図３（ａ）においては、ｎ埋め込み領域３２ｂとｐ埋め込み領域３２ｃとが交互に配置されており、それぞれの不純物の拡散源からの拡散による濃度分布が繰り返されているのが見られる。図３（ｂ）において、３１は低抵抗のｎ+ ドレイン層である。ｎ埋め込み領域３２ｂには、拡散源からの拡散による濃度分布が見られ、また、上のｎ埋め込み領域３２ｂと接続して濃度分布が繰り返され、続くｎチャネル領域３２ｄにも表面からの拡散による濃度分布が見られる。図３（ｃ）においては、低抵抗のｎ+ ドレイン層３１に続くｐ埋め込み領域３２ｃに、拡散源からの拡散による濃度分布が見られ、上のｐ埋め込み領域３２ｃと接続して濃度分布が繰り返され、続くｐベース領域３３ａ、ｐ+ ウェル領域３３ｂにも表面からの拡散による濃度分布が見られる。
図１の超接合ＭＯＳＦＥＴの動作は、次のようにおこなわれる。ゲート電極層３６に所定の正の電圧が印加されると、ゲート電極層３６直下のｐベース領域３３ａの表面層に反転層が誘起され、ｎ+ ソース領域３４から反転層を通じてｎチャネル領域３２ｄに注入された電子が、ｎ埋め込み領域３２ｂを通じてｎ+ ドレイン層３１に達し、ドレイン電極３８、ソース電極３７間が導通する。
ゲート電極層３６への正の電圧が取り去られると、ｐベース領域３３ａの表面層に誘起された反転層が消滅し、ドレイン・ソース間が遮断される。更に、逆バイアス電圧を大きくすると、各ｐ埋め込み領域３２ｃはｐベース領域３３ａを介してソース電極３７へ連結されているので、ｐベース領域３３ａとｎチャネル領域３２ｄとの間のｐｎ接合Ｊａ、ｐ埋め込み領域３２ｃとｎ埋め込み領域３２ｂとのｐｎ接合Ｊｂ、ｐ埋め込み領域３２ｃとｎ- 高抵抗層３２ａとの間のｐｎ接合Ｊｃからそれぞれ空乏層がｎ埋め込み領域３２ｂ、ｐ埋め込み領域３２ｃ内に広がってこれらが空乏化される。
ｐｎ接合Ｊｂ、Ｊｃからの空乏端は、ｎ埋め込み領域３２ｂの幅方向に広がり、しかも両側のｐ埋め込み領域３２ｃから空乏層が広がるので空乏化が非常に早まる。従って、ｎ埋め込み領域３２ｂの不純物濃度を高めることができる。 またｐ埋め込み領域３２ｃも同時に空乏化される。ｐ埋め込み領域３２ｃも両側面から空乏端が広がるので空乏化が非常に早まる。ｐ埋め込み領域３２ｃとｎ埋め込み領域３２ｂとを横方向へ交互に形成することにより、ｐ埋め込み領域３２ｃが隣接するｎ埋め込み領域３２ｂの双方へ空乏端が進入するようになっているので、空乏層形成のためのｐ埋め込み領域３２ｃの総占有幅を半減でき、その分、ｎ埋め込み領域３２ｂの断面積の拡大を図ることができる。
例えば、３００ＶクラスのＭＯＳＦＥＴとして、各部の寸法および不純物濃度等は次のような値をとる。ｎ+ ドレイン層３１の比抵抗は０．０１Ω・ｃｍ、厚さ３５０μｍ、ｎ- 高抵抗層３２ａの比抵抗１０Ω・ｃｍ、ドリフト層３２の厚さ２５μｍ（ｌ0 、ｌ1 、ｌ2 、ｌ3 ・・各５μｍ）、ｎ埋め込み領域３２ｂおよびｐ埋め込み領域３２ｃの幅５μｍ（すなわち、同じ型の埋め込み領域の中心間間隔１０μｍ）、平均不純物濃度７×１０15ｃｍ-3、ｐベース領域３３ａの拡散深さ１μｍ、表面不純物濃度３×１０18ｃｍ-3、ｎ+ ソース領域３４の拡散深さ０．３μｍ、表面不純物濃度１×１０20ｃｍ-3である。
図１９のような従来の単層の高抵抗ドリフト層を持つ縦型ＭＯＳＦＥＴでは、３００Ｖクラスの耐圧とするためには、ドリフト層１２の不純物濃度としては２×１０14ｃｍ-3、厚さ４０μｍ程度必要であったが、本実施例の超接合ＭＯＳＦＥＴでは、ｎ埋め込み領域３２ｂの不純物濃度を高くしたことと、そのことによりドリフト層３２の厚さを薄くできたため、オン抵抗としては約５分の１に低減できた。
更にｎ埋め込み領域３２ｂの幅を狭くし、不純物濃度を高くすれば、より一層のオン抵抗の低減、およびオン抵抗と耐圧とのトレードオフ関係の改善が可能である。
本実施例１の超接合ＭＯＳＦＥＴと、例えば図２０に示した従来の超接合ＭＯＳＦＥＴとの違いは、特にドリフト層３２の形成方法およびその結果としてのドリフト層３２の構造にある。すなわち、ドリフト層３２のｎ埋め込み領域３２ｂとｐ埋め込み領域３２ｃとが不純物の拡散により形成されているため、ドリフト層３２内に拡散にともなう不純物濃度分布を有する点である。
本実施例１の超接合ＭＯＳＦＥＴと、例えば図２０に示した従来の超接合ＭＯＳＦＥＴとの違いは、特にドリフト層３２の形成方法およびその結果としてのドリフト層３２の構造にある。すなわち、ドリフト層３２のｎ埋め込み領域３２ｂとｐ埋め込み領域３２ｃとが不純物の拡散により形成されているため、ドリフト層３２内に拡散にともなう不純物濃度分布を有する点である。
図４（ａ）ないし（ｄ）および図５（ａ）および（ｂ）は、実施例１の超接合ＭＯＳＦＥＴの製造方法を説明するための工程順の断面図である。以下図面に沿って説明する。
ｎ+ ドレイン層３１となる低抵抗のｎ型のサブストレート上に、エピタキシャル法によりｎ- 高抵抗層３２ａを成長させる［図４（ａ）］。この厚さをｌ0 とする。本実施例ではｌ0 を４μｍとした。
ｎ+ ドレイン層３１となる低抵抗のｎ型のサブストレート上に、エピタキシャル法によりｎ- 高抵抗層３２ａを成長させる［図４（ａ）］。この厚さをｌ0 とする。本実施例ではｌ0 を４μｍとした。
フォトレジストのマスクパターン１を形成し、ほう素（以下Ｂと記す）イオン２を注入する［同図（ｂ）］。加速電圧は５０ｋｅＶ、ドーズ量は１×１０13ｃｍ-2とする。３は注入されたＢ原子である。
次いでフォトレジストのマスクパターン４を形成し、燐（以下Ｐと記す）イオン５を注入する［同図（ｃ）］。加速電圧は５０ｋｅＶ、ドーズ量は１×１０13ｃｍ-2とする。６は注入されたＰ原子である。
次いでフォトレジストのマスクパターン４を形成し、燐（以下Ｐと記す）イオン５を注入する［同図（ｃ）］。加速電圧は５０ｋｅＶ、ドーズ量は１×１０13ｃｍ-2とする。６は注入されたＰ原子である。
再びエピタキシャル法により、ｎ- 高抵抗層３２ａを成長させ（厚さ：ｌ1 ）、フォトレジストのマスクパターンを形成し、同様にＢ、Ｐをイオン注入する。この工程を繰り返し、ドリフト層３２を所定の厚さにする。本実施例ではｌ1 を５μｍとして３層積層し、更に表面層部分を形成する部分を成長する［同図（ｄ）］。
熱処理して注入された不純物を拡散させ、ｎ埋め込み領域３２ｂとｐ埋め込み領域３２ｃとを形成する［図５（ａ）］。本実施例の場合１１５０℃、５時間の熱処理をおこなった。この熱処理により、不純物は約３μｍ拡散し、ｎ埋め込み領域３２ｂとｐ埋め込み領域３２ｃとがそれぞれ接続した。イオン注入時のマスクの形状および不純物のドーズ量および熱処理時間によって、最終的な埋め込み領域３２ｂ、３２ｃの形状は変えられる。
熱処理して注入された不純物を拡散させ、ｎ埋め込み領域３２ｂとｐ埋め込み領域３２ｃとを形成する［図５（ａ）］。本実施例の場合１１５０℃、５時間の熱処理をおこなった。この熱処理により、不純物は約３μｍ拡散し、ｎ埋め込み領域３２ｂとｐ埋め込み領域３２ｃとがそれぞれ接続した。イオン注入時のマスクの形状および不純物のドーズ量および熱処理時間によって、最終的な埋め込み領域３２ｂ、３２ｃの形状は変えられる。
通常の縦型ＭＯＳＦＥＴと同様にして、不純物イオンの選択的な注入および熱処理により、表面層にｎチャネル領域３２ｄ、ｐベース領域３３ａ、ｎ+ ソース領域３４、ｐ+ ウェル領域３３ｂを形成する［同図（ｂ）］。
この後、熱酸化によりゲート絶縁膜３５を形成し、減圧ＣＶＤ法により多結晶シリコン膜を堆積し、フォトリソグラフィによりゲート電極層３６とする。更に絶縁膜３９を堆積し、フォトリソグラフィにより窓開けをおこない、アルミニウム合金の堆積、パターン形成によりソース電極３７、ドレイン電極３８および図示されないゲート電極の形成を経て図１のような縦型ＭＯＳＦＥＴが完成する。
この後、熱酸化によりゲート絶縁膜３５を形成し、減圧ＣＶＤ法により多結晶シリコン膜を堆積し、フォトリソグラフィによりゲート電極層３６とする。更に絶縁膜３９を堆積し、フォトリソグラフィにより窓開けをおこない、アルミニウム合金の堆積、パターン形成によりソース電極３７、ドレイン電極３８および図示されないゲート電極の形成を経て図１のような縦型ＭＯＳＦＥＴが完成する。
数μｍの厚さのエピタキシャル成長とイオン注入で導入された不純物の拡散による埋め込み領域の形成は、極めて一般的な技術であり、このような製造方法をとれば、アスペクト比の大きなトレンチを形成し、そのトレンチ内に良質のエピタキシャル層を埋め込むという従来極めて困難であった技術が回避され、容易にオン抵抗と耐圧とのトレードオフ特性が改善された超接合ＭＯＳＦＥＴを製造できる。
ｎ+ ドレイン層３１上のエピタキシャル成長の厚さｌ0 を、その上のエピタキシャル成長の厚さｌ1 より薄くした。これは、ｎ埋め込み領域３２ｂの下に残るｎ- 高抵抗層３２ａが厚いと、オン抵抗が増大するので、薄くしたのである。
図６は、本発明の実施例１の超接合ＭＯＳＦＥＴの変形例の部分断面図である。これは、図４（ｄ）の不純物イオン注入およびエピタキシャル成長後の熱処理時間を長時間おこなったものである。熱処理時間を長くしたため、ｎ- 高抵抗層３２ａは消滅して隣接するｎ埋め込み領域３２ｂとｐ埋め込み領域３２ｃとがほぼ全面で接し、その境界はほぼ平面になっている。そのため断面図においてはｎ埋め込み領域３２ｂとｐ埋め込み領域３２ｃとの境界は直線として表される。
図６は、本発明の実施例１の超接合ＭＯＳＦＥＴの変形例の部分断面図である。これは、図４（ｄ）の不純物イオン注入およびエピタキシャル成長後の熱処理時間を長時間おこなったものである。熱処理時間を長くしたため、ｎ- 高抵抗層３２ａは消滅して隣接するｎ埋め込み領域３２ｂとｐ埋め込み領域３２ｃとがほぼ全面で接し、その境界はほぼ平面になっている。そのため断面図においてはｎ埋め込み領域３２ｂとｐ埋め込み領域３２ｃとの境界は直線として表される。
この断面図は、図２０の従来例の部分断面図と良く似ているが、半導体内部の構造は異なっている。すなわち、図２０の従来例では、エピタキシャル層へのトレンチ形成とそのトレンチへのエピタキシャル層充填による形成のため、各エピタキシャル層内の不純物濃度がほぼ均一であるのに対し、図６の変形例の断面図におけるＥ−Ｅ線、Ｆ−Ｆ線およびＧ−Ｇ線に沿った不純物濃度分布は、それぞれ基本的に図３（ａ）、（ｂ）、（ｃ）とほぼ同様になる。但し上述のように高抵抗層３２ａは消滅している。Ｅ−Ｅ線に沿った不純物濃度分布は、ｎ埋め込み領域３２ｂとｐ埋め込み領域３２ｃとの不純物濃度分布が交互に配置された形になる。Ｆ−Ｆ線に沿った不純物濃度分布は、低抵抗のｎ+ ドレイン層３１、ｎ埋め込み領域３２ｂの拡散源からの拡散による濃度分布の繰り返しおよび表面層のｎチャネル領域３２ｄの濃度分布となる。Ｇ−Ｇ線に沿った不純物濃度分布は、低抵抗のｎ+ ドレイン層３１、ｐ埋め込み領域３２ｃの拡散源からの拡散による濃度分布の繰り返し、表面層のｐベース領域３２ａおよびｐ+ ウェル領域３３ｂの濃度分布となる。
なお、実施例１の超接合ＭＯＳＦＥＴでは、ｎ埋め込み領域３２ｂとｐ埋め込み領域３２ｃとの平面的な配置をともにストライプ状としたが、それに限らず、様々な配置とすることができる。図７〜１２は図２（ａ）に対応する各種配置の例である。図７は格子状配置の例、図８は図７と第一埋め込み領域３２ｂと第二埋め込み領域３２ｃとを交換した格子状配置である。或いは、ｎ埋め込み領域３２ｂまたはｐ埋め込み領域３２ｃを蜂の巣状とすることもできる。
図９、１０、１１、１２は分散配置の例であり、図９はｐ埋め込み領域３２ｃが正方格子の格子点上に配置され、隣接するｐ埋め込み領域３２ｃ間にｎ埋め込み領域３２ｂが設けられている。図１０では、ｐ埋め込み領域３２ｃが正方格子の格子点上に配置され、ｎ埋め込み領域３２ｂがｐ埋め込み領域３２ｃの単位格子のほぼ中心に設けられている。図１１、１２では、ｐ埋め込み領域３２ｃが三方格子の格子点上に配置され、ｎ埋め込み領域３２ｂが隣接するｐ埋め込み領域３２ｃ間、或いは単位格子のほぼ中心に設けられた例である。いずれの場合も、エピタキシャル成長および不純物の導入後の熱処理時間を長くすれば、ｎ埋め込み領域３２ｂとｐ埋め込み領域３２ｃとを接近させられる。場合により、ｎ- 高抵抗層３２ａをｐ型とすることもできる。これらに限らず、他の繰り返し形状も採用可能である。
また、表面層のｐベース領域３３ａとｐ埋め込み領域３２ｃとは平面的な形状が同様でなければならない訳ではなく、接続が保たれていれば、全く異なるパターンとしても良い。例えば、両者をストライプ状とした場合に、それらが互いに直交するストライプ状とすることもできる。
いずれの配置を採用した場合でも、拡散のための熱処理時間を長くすれば、ｎ埋め込み領域３２ｂとｐ埋め込み領域３２ｃとの接触する面積が次第に増して行き、ｎ- 高抵抗層３２ａは次第に少なくなって、遂には消滅する。
いずれの配置を採用した場合でも、拡散のための熱処理時間を長くすれば、ｎ埋め込み領域３２ｂとｐ埋め込み領域３２ｃとの接触する面積が次第に増して行き、ｎ- 高抵抗層３２ａは次第に少なくなって、遂には消滅する。
本実施例１では、上下のｎ埋め込み領域３２ｂを接続させる熱処理をおこなったが、高抵抗層がｎ型のｎ- 高抵抗層３２ａであれば、ｎ埋め込み領域３２ｂを接続させなくても良い。ただし、ｎ埋め込み領域３２ｂ間にｎ- 高抵抗層３２ａが残ると、オン抵抗が増すことになる。またｎ埋め込み領域３２ｃについても、互いに空乏層がつながる距離であれば、必ずしも接続させなくても良い。
［実施例２］
図１３は、本発明の実施例２にかかる超接合ＭＯＳＦＥＴの部分断面図である。
［実施例２］
図１３は、本発明の実施例２にかかる超接合ＭＯＳＦＥＴの部分断面図である。
図１３において、４１は低抵抗のｎ+ ドレイン層、４２はｎ- 高抵抗層４２ａ、ｎ埋め込み領域４２ｂ、ｐ埋め込み領域４２ｃとからなるドリフト層である。表面層には、ｎ埋め込み領域４２ｂに接続してｎチャネル層４２ｄと、ｐ埋め込み領域４２ｃに接続してｐベース領域４３ａが形成されている。ｐベース領域４３ａの内部にｎ+ ソース領域４４と高濃度のｐ+ ウェル領域４３ｂとが形成されている。ｎ+ ソース領域４４とｎチャネル層４２ｄとに挟まれたｐベース領域４３ａの表面上には、ゲート絶縁膜４５を介してゲート電極層４６が、また、ｎ+ ソース領域４４と高濃度のｐ+ ウェル領域４３ｂの表面に共通に接触するソース電極４７が設けられている。ｎ+ ドレイン層４１の裏面にはドレイン電極４８が設けられている。
本実施例２の超接合ＭＯＳＦＥＴと、図１に示した実施例１の超接合ＭＯＳＦＥＴとの違いは、特にドリフト層４２の形成方法およびその結果としてのドリフト層の構造にある。すなわち、ドリフト層４２のｎ埋め込み領域４２ｂとｐ埋め込み領域４２ｃとが異なるエピタキシャル層の表面に注入された不純物の拡散により形成されている点にある。
実施例１の超接合ＭＯＳＦＥＴのように、ｎ埋め込み領域とｐ埋め込み領域とのための不純物導入を必ずしも同じ深さに形成しなければならない訳ではなく、本実施例のようにｎ埋め込み領域４２ｂとｐ埋め込み領域４２ｃとを別の深さに形成しても良い。
実施例１の超接合ＭＯＳＦＥＴのように、ｎ埋め込み領域とｐ埋め込み領域とのための不純物導入を必ずしも同じ深さに形成しなければならない訳ではなく、本実施例のようにｎ埋め込み領域４２ｂとｐ埋め込み領域４２ｃとを別の深さに形成しても良い。
効果は実施例１と変わらない。エピタキシャル成長と不純物の拡散という極く一般的な方法で、容易にオン抵抗と耐圧とのトレードオフ特性が改善された超接合ＭＯＳＦＥＴを製造でき、従来のアスペクト比の大きなトレンチを形成し、そのトレンチ内に良質のエピタキシャル層を埋め込むという極めて困難であった技術が回避される。
平面的なパターンとしては、実施例１と同様にストライプ状、格子状、分散配置等とすることができる。以後の実施例でも同様である。
平面的なパターンとしては、実施例１と同様にストライプ状、格子状、分散配置等とすることができる。以後の実施例でも同様である。
この実施例では、ｎ埋め込み領域４２ｂがｎ+ ドレイン層３１に接しているので、高抵抗層は必ずしもｎ型である必要は無く、ｐ型の高抵抗層でも良い。そしてｐ型の高抵抗層の場合には、ｐ埋め込み領域４２ｃは、互いに接触していなくても良いことになる。
［実施例３］
図１４は、本発明の実施例３にかかるトレンチゲートを持つ超接合ＵＭＯＳＦＥＴの部分断面図である。
［実施例３］
図１４は、本発明の実施例３にかかるトレンチゲートを持つ超接合ＵＭＯＳＦＥＴの部分断面図である。
本実施例３の超接合ＵＭＯＳＦＥＴと、図１に示した実施例１の超接合ＭＯＳＦＥＴとの違いは、ゲート部の構造にある。すなわち、ドリフト層５２の表面側に掘りこまれたトレンチ内にゲート絶縁膜５５を介してゲート電極層５６と、ドリフト層５２の表面層にゲート電極層５６の深さ程度に浅く形成されたｐベース層５３ａと、ゲート電極層５６の上縁に沿って形成されたｎ+ ソース領域５４と、ゲート電極層５６を覆う厚い絶縁膜５９とを有する。ドリフト層５２が、ｎ埋め込み領域５２ｂとｐ埋め込み領域５２ｃとからなることは、前二例と同様である。
この場合も、ｎ埋め込み領域５２ｂ、ｐ埋め込み領域５２ｃは実施例１とほぼ同じディメンジョンと不純物濃度を持ち、逆バイアス電圧の印加に際して、ドリフト層５２が空乏化して耐圧を負担するものである。
ｎ埋め込み領域５２ｂ、ｐ埋め込み領域５２ｃは容易に空乏化されるため、不純物濃度を高くできることと、そのことによりドリフト層５２の厚さを薄くできることにより、オン電圧の大幅な低減、オン電圧と耐圧とのトレードオフ特性の改善が可能となる。そして、エピタキシャル成長と不純物の拡散という極く一般的な方法で、容易にオン抵抗と耐圧とのトレードオフ特性が改善された超接合ＵＭＯＳＦＥＴを製造できる。
［実施例４］
図１５は、本発明の実施例４にかかる超接合ＩＧＢＴの部分断面図である。
ｎ埋め込み領域５２ｂ、ｐ埋め込み領域５２ｃは容易に空乏化されるため、不純物濃度を高くできることと、そのことによりドリフト層５２の厚さを薄くできることにより、オン電圧の大幅な低減、オン電圧と耐圧とのトレードオフ特性の改善が可能となる。そして、エピタキシャル成長と不純物の拡散という極く一般的な方法で、容易にオン抵抗と耐圧とのトレードオフ特性が改善された超接合ＵＭＯＳＦＥＴを製造できる。
［実施例４］
図１５は、本発明の実施例４にかかる超接合ＩＧＢＴの部分断面図である。
本実施例４の超接合ＩＧＢＴと、図１に示した実施例１の超接合ＭＯＳＦＥＴとの違いは、ドレイン層の構造にある。すなわち、超接合ＭＯＳＦＥＴの単層のｎ+ 型ドレイン層２１に代えてｐ+ ドレイン層６１ａとｎ+ バッファ層６１ｂとからなる二層構造とすると、ｎチャネル型のＩＧＢＴを得ることができる。場合によりｐ+ ドレイン層６１ａのみでもよい。ドリフト層６２が、ｎ埋め込み領域６２ｂとｐ埋め込み領域６２ｃとからなることは、前二例と同様である。
ＩＧＢＴは、少数キャリアの注入による電導度変調型の半導体素子であり、多数キャリアのドリフトによるＭＯＳＦＥＴに比べてオン抵抗はかなり小さいが、それでもドリフト層６２の厚さを薄くできることによるオン抵抗の低減効果は大きい。
ｐ+ ドレイン層６１ａは低抵抗のｐ型サブストレートを使用し、その上にｎ+ バッファ層６１ｂとなるエピタキシャル層、更にドレイン層６２をエピタキシャル成長と不純物の拡散により形成すれば良い。
ｐ+ ドレイン層６１ａは低抵抗のｐ型サブストレートを使用し、その上にｎ+ バッファ層６１ｂとなるエピタキシャル層、更にドレイン層６２をエピタキシャル成長と不純物の拡散により形成すれば良い。
そしてそのような製造方法をとれば、アスペクト比の大きなトレンチを形成し、そのトレンチ内に良質のエピタキシャル層を埋め込むという従来法では極めて困難であった技術が回避され、容易にオン抵抗と耐圧とのトレードオフ特性が改善された超接合ＩＧＢＴを製造できる。
［実施例５］
図１６は、本発明の実施例５にかかる超接合ダイオードの部分断面図である。
［実施例５］
図１６は、本発明の実施例５にかかる超接合ダイオードの部分断面図である。
図１６において、７１は低抵抗のｎ+ カソード層、７２はｎ- 高抵抗層７２ａ、ｎ埋め込み領域７２ｂ、ｐ埋め込み領域７２ｃとからなるドリフト層である。表面層には、ｐ+ アノード層７３が形成されている。ｐ+ アノード層７３に接触するアノード電極７８、ｎ+ カソード層７１に接触するアノード電極７７が設けられている。
本実施例５の超接合ダイオードにおいても、ｎ埋め込み領域７２ｂ、ｐ埋め込み領域７２ｃは実施例１とほぼ同じディメンジョンと不純物濃度を持ち、逆バイアス電圧の印加に際して、ドリフト層７２が空乏化して耐圧を負担するものである。
本実施例５の超接合ダイオードにおいても、ｎ埋め込み領域７２ｂ、ｐ埋め込み領域７２ｃは実施例１とほぼ同じディメンジョンと不純物濃度を持ち、逆バイアス電圧の印加に際して、ドリフト層７２が空乏化して耐圧を負担するものである。
ｎ埋め込み領域７２ｂ、ｐ埋め込み領域７２ｃは容易に空乏化されるため、不純物濃度を高くできることと、そのことによりドリフト層７２の厚さを薄くできることにより、オン電圧の大幅な低減、オン電圧と耐圧とのトレードオフ特性の改善が可能となる。
製造方法は、図４（ａ）〜（ｄ）までを実施例１と同様におこなった後、イオン注入および拡散によるｐ+ アノード層７３の形成、カソード電極７７、アノード電極７８の形成をおこなう。
製造方法は、図４（ａ）〜（ｄ）までを実施例１と同様におこなった後、イオン注入および拡散によるｐ+ アノード層７３の形成、カソード電極７７、アノード電極７８の形成をおこなう。
このように極めて一般的な技術であるエピタキシャル成長と不純物の拡散により、容易に高耐圧、低オン電圧の超接合ダイオードを製造できる。
［実施例６］
図１７は、本発明の実施例６にかかる超接合ダイオードの部分断面図である。
図１６の超接合ダイオードとの違いは、ドリフト層８２である。ドリフト層８２は、ｎ- 高抵抗層８２ａ、ｎ埋め込み領域８２ｂ、ｐ埋め込み領域８２ｃとからなるが、その不純物濃度の最も高い面が、ｎ+ カソード層８１、ｐ+ アノード層８３に接している。このような構造とすることもできる。
［実施例６］
図１７は、本発明の実施例６にかかる超接合ダイオードの部分断面図である。
図１６の超接合ダイオードとの違いは、ドリフト層８２である。ドリフト層８２は、ｎ- 高抵抗層８２ａ、ｎ埋め込み領域８２ｂ、ｐ埋め込み領域８２ｃとからなるが、その不純物濃度の最も高い面が、ｎ+ カソード層８１、ｐ+ アノード層８３に接している。このような構造とすることもできる。
本実施例６の超接合ダイオードにおいても、ｎ埋め込み領域８２ｂ、ｐ埋め込み領域８２ｃは実施例１とほぼ同じディメンジョンと不純物濃度を持ち、逆バイアス電圧の印加に際して、ドリフト層８２が空乏化して耐圧を負担するものである。
実施例５の超接合ダイオードと同様にオン電圧の大幅な低減、オン電圧と耐圧とのトレードオフの改善が可能となる。
実施例５の超接合ダイオードと同様にオン電圧の大幅な低減、オン電圧と耐圧とのトレードオフの改善が可能となる。
製造方法も同様であり、容易に高耐圧、低オン電圧の超接合ダイオードを製造できる。
［実施例７］
図１８は、本発明の実施例７にかかる超接合ショットキーダイオードの部分断面図である。
図１８において、９１は低抵抗のｎ+ カソード層、９２は、ｎ- 高抵抗層９２ａ、ｎ埋め込み領域９２ｂ、ｐ埋め込み領域９２ｃからなるドリフト層である。表面層には、ｎ- 高抵抗層９２ａが残され、一部ｐ埋め込み領域９２ｃが露出していて、ｎ- 高抵抗層９２ａとショツトキーバリアを形成するショットキー電極９８が設けられる。ｎ+ カソード層９１の裏面側に接触してカソード電極９７が設けられている。
［実施例７］
図１８は、本発明の実施例７にかかる超接合ショットキーダイオードの部分断面図である。
図１８において、９１は低抵抗のｎ+ カソード層、９２は、ｎ- 高抵抗層９２ａ、ｎ埋め込み領域９２ｂ、ｐ埋め込み領域９２ｃからなるドリフト層である。表面層には、ｎ- 高抵抗層９２ａが残され、一部ｐ埋め込み領域９２ｃが露出していて、ｎ- 高抵抗層９２ａとショツトキーバリアを形成するショットキー電極９８が設けられる。ｎ+ カソード層９１の裏面側に接触してカソード電極９７が設けられている。
本実施例７の超接合ショットキーダイオードにおいても、ｎ埋め込み領域９２ｂ、ｐ埋め込み領域９２ｃは実施例１とほぼ同じディメンジョンと不純物濃度を持ち、逆バイアス電圧の印加に際して、ドリフト層９２が空乏化して耐圧を負担するものである。
ｎ埋め込み領域９２ｂ、ｐ埋め込み領域９２ｃは容易に空乏化されるため、不純物濃度を高くできることと、そのことによりドリフト層９２の厚さを薄くできることにより、オン電圧の大幅な低減、オン電圧と耐圧とのトレードオフ特性の改善が可能となる。
ｎ埋め込み領域９２ｂ、ｐ埋め込み領域９２ｃは容易に空乏化されるため、不純物濃度を高くできることと、そのことによりドリフト層９２の厚さを薄くできることにより、オン電圧の大幅な低減、オン電圧と耐圧とのトレードオフ特性の改善が可能となる。
製造方法は、図４（ａ）〜（ｄ）まで同様におこなった後、一部表面層に露出するｐ埋め込み領域９２ｃのイオン注入および拡散による形成、ショットキー電極９８、カソード電極９７の形成をおこなう。
このように極めて一般的な技術であるエピタキシャル成長と不純物の拡散により、容易に高耐圧、低オン電圧の超接合ショットキーダイオードを製造できる。
このように極めて一般的な技術であるエピタキシャル成長と不純物の拡散により、容易に高耐圧、低オン電圧の超接合ショットキーダイオードを製造できる。
なお、本発明にかかる超接合構造は、実施例に示したＭＯＳＦＥＴ、ＩＧＢＴ、ダイオード等に限らず、バイポーラトランジスタ、ＪＦＥＴ、サイリスタ、ＭＥＳＦＥＴ、ＨＥＭＴ等の殆ど総ての半導体素子に適用可能である。また、導電型は逆導電型に適宜変更できる。
１、４ フォトレジストパターン
２ ほう素イオン
３ ほう素原子
５ 燐イオン
６ 燐原子
１１、２１、３１、４１、５１ ｎ+ ドレイン層
１２ ｎ- ドリフト層
１３ａ、２３ａ、３３ａ、４３ａ、５３ａ ｐベース領域
１４、２４、３４、４４、５４ ｎ+ ソース領域
１５、２５、３５、４５、５５ ゲート絶縁膜
１６、２６、３６、４６、５６ ゲート電極層
１７、２７、３７、４７、５７ ソース電極
１８、２８、３８、４８、５８ ドレイン電極
２２ ドリフト層
２２ａ ｎドリフト領域
２２ｂ ｐドリフト領域
３２、４２、５２、６２、７２、８２、９２ 半導体基体領域またはドリフト層
３２ａ、４２ａ、５２ａ、６２ａ、７２ａ、８２ａ、９２ａ ｎ- 高抵抗層
３２ｂ、４２ｂ、５２ｂ、６２ｂ、７２ｂ、８２ｂ、９２ｂ ｎ埋め込み領域
３２ｃ、４２ｃ、５２ｃ、６２ｃ、７２ｃ、８２ｃ、９２ｃ ｐ埋め込み領域
３２ｄ、４２ｄ ｎチャネル領域
３３ｂ、４３ｂ、５３ｂ ｐ+ ウェル領域
３９、５９ 絶縁膜
６１ａ ｐ+ ドレイン層
６１ｂ ｎ+ バッファ層
７１、８１、９１ ｎ+ カソード層
７３、８３ アノード層
７７、９７ カソード電極
７８ アノード電極
９８ ショットキー電極
２ ほう素イオン
３ ほう素原子
５ 燐イオン
６ 燐原子
１１、２１、３１、４１、５１ ｎ+ ドレイン層
１２ ｎ- ドリフト層
１３ａ、２３ａ、３３ａ、４３ａ、５３ａ ｐベース領域
１４、２４、３４、４４、５４ ｎ+ ソース領域
１５、２５、３５、４５、５５ ゲート絶縁膜
１６、２６、３６、４６、５６ ゲート電極層
１７、２７、３７、４７、５７ ソース電極
１８、２８、３８、４８、５８ ドレイン電極
２２ ドリフト層
２２ａ ｎドリフト領域
２２ｂ ｐドリフト領域
３２、４２、５２、６２、７２、８２、９２ 半導体基体領域またはドリフト層
３２ａ、４２ａ、５２ａ、６２ａ、７２ａ、８２ａ、９２ａ ｎ- 高抵抗層
３２ｂ、４２ｂ、５２ｂ、６２ｂ、７２ｂ、８２ｂ、９２ｂ ｎ埋め込み領域
３２ｃ、４２ｃ、５２ｃ、６２ｃ、７２ｃ、８２ｃ、９２ｃ ｐ埋め込み領域
３２ｄ、４２ｄ ｎチャネル領域
３３ｂ、４３ｂ、５３ｂ ｐ+ ウェル領域
３９、５９ 絶縁膜
６１ａ ｐ+ ドレイン層
６１ｂ ｎ+ バッファ層
７１、８１、９１ ｎ+ カソード層
７３、８３ アノード層
７７、９７ カソード電極
７８ アノード電極
９８ ショットキー電極
Claims (5)
- 第一と第二の主面と、第一と第二の主面間に第一導電型の低抵抗層と、オン状態では電流が流れ、オフ状態では空乏化する第一導電型領域と第二導電型領域とを第一の主面側からみた主面平行方向で交互に接するように配置した並列ｐｎ層からなる半導体基体領域とを備え、前記第一と第二の主面間で、第一の主面側を前記半導体基体領域、第二の主面側を前記低抵抗層とした縦型超接合半導体素子において、前記半導体基体領域の第一導電型領域と第二導電型領域のそれぞれが、イオン注入で導入された不純物の熱拡散により、半導体基体領域の深さ方向に所定の深さで周期的に形成した複数の第一導電型の第一埋め込み領域を接続して形成されたものと、半導体基体領域の深さ方向に所定の深さで周期的に形成した複数の第二導電型の第二埋め込み領域を接続して形成されたものとであり、前記並列ｐｎ層からなる半導体基体領域と低抵抗層との間に、該低抵抗層と同じ導電型でかつ不純物濃度の低い高抵抗層を有することを特徴とする縦型超接合半導体素子。
- 第一導電型領域が高抵抗層によって低抵抗層に接続されていることを特徴とする請求項１に記載の縦型超接合半導体素子。
- 第二導電型領域が高抵抗層によって低抵抗層から分離されていることを特徴とする請求項１に記載の縦型超接合半導体素子。
- 第一の主面側に少なくとも１つの第二導電型のベース領域と、少なくとも１つの第一導電型の表面領域と、ベース領域内の第一導電型のソース領域と、ソース領域と表面領域との間のベース領域表面にゲート絶縁膜を介して設けられたゲート電極を有し、前記表面領域の不純物濃度が第一導電型領域の不純物濃度より高いことを特徴とする請求項１に記載の縦型超接合半導体素子。
- ベース領域の表面に高不純物濃度の第二導電型ウエル領域を有することを特徴とする請求項４に記載の縦型超接合半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006326461A JP4844371B2 (ja) | 2006-12-04 | 2006-12-04 | 縦型超接合半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006326461A JP4844371B2 (ja) | 2006-12-04 | 2006-12-04 | 縦型超接合半導体素子 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20926798A Division JP3988262B2 (ja) | 1998-07-24 | 1998-07-24 | 縦型超接合半導体素子およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007067447A JP2007067447A (ja) | 2007-03-15 |
| JP4844371B2 true JP4844371B2 (ja) | 2011-12-28 |
Family
ID=37929208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006326461A Expired - Lifetime JP4844371B2 (ja) | 2006-12-04 | 2006-12-04 | 縦型超接合半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4844371B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5235960B2 (ja) * | 2010-09-10 | 2013-07-10 | 株式会社東芝 | 電力用半導体装置及びその製造方法 |
| KR101190007B1 (ko) | 2010-12-28 | 2012-10-12 | (주) 트리노테크놀로지 | 반도체 소자 및 그 수퍼정션 구조 형성 방법 |
| JP6512025B2 (ja) * | 2015-08-11 | 2019-05-15 | 富士電機株式会社 | 半導体素子及び半導体素子の製造方法 |
| CN113488389B (zh) * | 2021-06-07 | 2022-11-11 | 西安电子科技大学 | 一种沟槽栅双层超结vdmosfet半导体器件及其制备方法 |
| CN113871455B (zh) * | 2021-09-28 | 2023-08-18 | 上海华虹宏力半导体制造有限公司 | 半导体结构及其形成方法 |
| CN113937156B (zh) * | 2021-10-11 | 2023-07-04 | 上海华虹宏力半导体制造有限公司 | 半导体结构及其形成方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4309764C2 (de) * | 1993-03-25 | 1997-01-30 | Siemens Ag | Leistungs-MOSFET |
| JP3392665B2 (ja) * | 1995-11-06 | 2003-03-31 | 株式会社東芝 | 半導体装置 |
| JP4047384B2 (ja) * | 1996-02-05 | 2008-02-13 | シーメンス アクチエンゲゼルシヤフト | 電界効果により制御可能の半導体デバイス |
| DE19730759C1 (de) * | 1997-07-17 | 1998-09-03 | Siemens Ag | Vertikaler Leistungs-MOSFET |
-
2006
- 2006-12-04 JP JP2006326461A patent/JP4844371B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2007067447A (ja) | 2007-03-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3988262B2 (ja) | 縦型超接合半導体素子およびその製造方法 | |
| US10529848B2 (en) | Insulated-gate semiconductor device and method of manufacturing the same | |
| JP4447065B2 (ja) | 超接合半導体素子の製造方法 | |
| US7253476B2 (en) | Semiconductor device with alternating conductivity type layer and method of manufacturing the same | |
| KR102204272B1 (ko) | 게이트 트렌치들 및 매립된 종단 구조체들을 갖는 전력 반도체 디바이스들 및 관련 방법들 | |
| JP6801323B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP6345378B1 (ja) | 半導体装置 | |
| JP4844371B2 (ja) | 縦型超接合半導体素子 | |
| US11322607B2 (en) | Semiconductor device | |
| JP2022180638A (ja) | 半導体装置 | |
| JP4867131B2 (ja) | 半導体装置およびその製造方法 | |
| JP4483001B2 (ja) | 半導体素子 | |
| JP2002083962A (ja) | 半導体素子およびその製造方法 | |
| TWI741185B (zh) | 半導體裝置及半導體裝置之製造方法 | |
| JP6005903B2 (ja) | 半導体装置の製造方法 | |
| JP7403401B2 (ja) | 半導体装置 | |
| JP4710822B2 (ja) | 超接合半導体素子 | |
| JP7332543B2 (ja) | 半導体装置 | |
| JP6972680B2 (ja) | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 | |
| JP4765104B2 (ja) | 超接合半導体素子の製造方法 | |
| JP2020013916A (ja) | 半導体装置 | |
| US20240088221A1 (en) | Semiconductor device | |
| JP2023042402A (ja) | 半導体装置 | |
| CN113113463A (zh) | 半导体器件、用于半导体器件的超级结结构及其制造方法 | |
| JP2021040041A (ja) | 超接合半導体装置および超接合半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20081216 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090219 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20091112 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101214 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110210 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20110422 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110913 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110926 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141021 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |