CN113488389B - 一种沟槽栅双层超结vdmosfet半导体器件及其制备方法 - Google Patents

一种沟槽栅双层超结vdmosfet半导体器件及其制备方法 Download PDF

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Abstract

本发明公开了一种沟槽栅双层超结VDMOSFET半导体器件及其制备方法，方法包括：依次生长n+型衬底、第一n‑外延层、第一pn超结漂移区、第二n‑外延层；在第二n‑外延层内形成p型基区；刻蚀形成第一沟槽；在第一沟槽的表面生长栅极氧化膜；在第一沟槽开口处的p型基区表面形成n+源区；刻蚀形成第二沟槽；利用第二沟槽形成第二pn超结漂移区；对第二pn超结漂移区进行离子注入形成p+注入区；在第一沟槽形成栅极；在n+源区和p+注入区表面形成源极，在n+型衬底下表面形成漏极。本发明有效缓解了击穿电压、导通电阻和损耗之间的矛盾，获得高击穿电压，并降低导通电阻，从而提升了器件性能，且可以缩小器件尺寸，便于大批量生产。

Description

一种沟槽栅双层超结VDMOSFET半导体器件及其制备方法
技术领域
本发明属于半导体技术领域，具体涉及一种沟槽栅双层超结VDMOSFET半导体器件及其制备方法。
背景技术
近年来，随着电力电子系统的不断发展，功率器件的工艺和设计不断成熟，国内外金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-EffectTransistor，简称MOSFET)功率器件的竞争日趋激烈，降低器件的成本、提高器件性能及可靠性也越来越迫切。含有漂移层的垂直功率半导体器件被广泛地应用于半导体功率器件当中。
漂移层包括交替排列且两者与半导体器件主表面平行地彼此交叠的重掺杂n型区域和重掺杂p型区域。含有如上所述的交替导电类型层的漂移层的半导体器件被称为“超结半导体器件”。传统功率MOSFET器件耐压高需要漂移区较长且漂移区掺杂浓度低，然而随着漂移区长度的增加和掺杂浓度降低，导致器件导通电阻增加，开态功耗增大，器件的导通电阻与击穿电压存在制约关系。将超结结构引入功率MOSFET器件中，pn结平行于彼此且垂直于主表面延伸，当器件导通时，漂移电流在半导体芯片的垂直方向上流动；当器件截止时，超结结构中的n柱和p柱分别被耗尽，使器件具有高击穿电压。现有的典型平面栅全超级MOS器件如图2所示，包括n+型衬底1、n型柱深槽结构2、p型柱深槽结构3、栅氧化层4、多晶硅栅极5、p型体区6、金属源极7、金属漏级8。通过在器件内部引入超结(Super-Junction，简称SJ)结构，可以实现p型柱、n型柱耗尽，这样可以在很低电阻率的n型外延层下实现高耐压，并降低导通电阻，甚至突破所谓的“硅极限”。N型柱具有n导电类型杂质，p型柱具有p导电类型杂质，且n柱的掺杂剂量与p柱的掺杂剂量应保持一致，使在器件截止时，耗尽层从每个n柱与p柱间的pn结界面延伸并且完全耗尽，从而支持耐压。器件耐压的高低主要取决于耗尽层的深度，p柱与n柱越深，器件截止时所形成的的耗尽层也越深，器件耐压就越高，反之亦然。
但是，传统的平面栅超结MOSFET，因为存在p型体区6间的JFET区，会增加导通电阻，并且由于沟道长度等限制，很难进一步缩小器件尺寸，从而不利于大批量生产。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种沟槽栅双层超结VDMOSFET半导体器件及其制备方法。
本发明的一个实施例提供了一种沟槽栅双层超结VDMOSFET半导体器件的制备方法，包括以下步骤：
S1、选取n+型衬底；
S2、在所述n+型衬底上表面生长第一n-外延层；
S3、在所述第一n-外延层上通过多次离子注入、多次外延方法形成第一pn超结漂移区，其中，所述第一pn超结漂移区包括若干第一p柱、第一n柱，且所述第一p柱、所述第一n柱交替分布；
S4、在所述第一pn超结漂移区上生长第二n-外延层；
S5、在所述第二n-外延层部分注入p型离子形成p型基区；
S6、在所述p型基区表面形成第一掩模热氧化膜，利用所述第一掩模热氧化膜并通过反应离子蚀刻两侧及中间位置处的所述p型基区至部分所述第二n-外延层内形成第一沟槽；
S7、在所述第一沟槽的表面生长栅极氧化膜；
S8、在所述第一沟槽的开口上方及部分所述p型基区表面形成第二掩模热氧化膜，利用所述第二掩模热氧化膜在与所述第一沟槽开口处的所述p型基区表面形成n+源区；
S9、刻蚀掉所述第二掩模热氧化膜，在所述第一沟槽的开口上方及所述n+源区表面形成第三掩模热氧化膜，刻蚀未被所述第三掩模热氧化膜覆盖的所述p型基区，以及所述p型基区下的所述第二n-外延层，直至所述第一pn超结漂移区表面形成第二沟槽；
S10、在所述第二沟槽中埋入P型材料直至与所述p型基区表面齐平，形成第二pn超结漂移区，其中，所述第二pn超结漂移区包括若干第二p柱、第二n柱，且所述第二p柱、所述第二n柱交替分布；
S11、对所述第二pn超结漂移区的第二p柱部分进行p型离子注入形成p+注入区；
S12、刻蚀掉所述第三掩模热氧化膜，在所述n+源区和所述p+注入区表面形成第四掩模热氧化膜，利用所述第四掩模热氧化膜在所述第一沟槽中埋入栅极材料形成栅极；
S13、刻蚀掉所述第四掩模热氧化膜，在所述n+源区和所述p+注入区表面沉积源金属形成源极，在所述n+型衬底下表面沉积漏金属形成漏极，以完成沟槽栅双层超结VDMOSFET半导体器件的制备。
在本发明的一个实施例中，S9中所述第二沟槽的窗口边缘分别位于所述第一pn超结漂移区中两个最近第一p柱的中心位置。
在本发明的一个实施例中，S10形成的所述第二pn超结漂移区中pn结之间的间隔比S3形成的所述第一pn超结漂移区中pn结之间的间隔宽。
在本发明的一个实施例中，S3中在所述第一n-外延层上通过多次离子注入、多次外延方法形成第一pn超结漂移区包括：
S301、利用第一掩膜版在所述第一n-外延层上形成第一窗口，通过所述第一窗口注入p型离子形成第一pn超结漂移区的部分第一p柱；
S302、刻蚀掉所述第一掩膜版，利用第二掩膜版在所述第一n-外延层上形成第二窗口，通过所述第二窗口注入n型离子形成第一pn超结漂移区的部分第一n柱；
S303、刻蚀掉所述第二掩膜版，形成第一pn超结漂移区的第一部分；
S304、在所述第一pn超结漂移区第一部分上生长第三n-外延层；
S305、利用第三掩膜版在所述第三n-外延层上形成第三窗口，通过所述第三窗口注入p型离子形成第一pn超结漂移区的另一部分第一p柱；
S306、刻蚀掉所述第三掩膜版，利用第四掩膜版在所述第三n-外延层上形成第四窗口，通过所述第四窗口注入n型离子形成第一pn超结漂移区的另一部分第一n柱；
S307、刻蚀掉所述第四掩膜版，形成第一pn超结漂移区的第二部分；
S308、重复上述S304～S307，形成纵向分布的第一pn超结漂移区的若干部分，由纵向分布的所述第一pn超结漂移区的若干部分形成第一pn超结漂移区。
在本发明的一个实施例中，所述第一pn超结漂移区在每次外延生长中第一n柱、第一p柱的深度均为1.5μm～2.5um，所述第一pn超结漂移区在每次对第一n柱进行n型离子注入的浓度为2x1013cm-3～2×1014cm-3，所述第一pn超结漂移区在每次对第一p柱进行p型离子注入的浓度为2x1013cm-3～2×1014cm-3，所述第一pn超结漂移区中相邻两个第一p柱之间的间隔为4.5μm～5.5μm，所述第一pn超结漂移区中相邻两个第一n柱之间的间隔为4.5μm～5.5μm。
在本发明的一个实施例中，所述第二pn超结漂移区中第二n柱、第二p柱的深度均为7.5μm～10μm，所述第二pn超结漂移区中相邻两个第二p柱之间的间隔为9μm～11μm，所述第二pn超结漂移区中相邻两个第二n柱之间的间隔为9μm～11μm。
本发明的另一个实施例提供了一种沟槽栅双层超结VDMOSFET半导体器件，包括：
漏极；
n+型衬底，设置于所述漏极上；
第一pn超结漂移区，设置于所述n+型衬底上，其中，第一pn超结漂移区包括若干第一p柱、第一n柱，且所述第一p柱、所述第一n柱交替分布；
第二pn超结漂移区，设置于所述第一pn超结漂移区上，其中，第二pn超结漂移区包括若干第二p柱、第二n柱，且所述第二p柱、所述第二n柱交替分布；
若干p型基区，分别设置于所述第二pn超结漂移区的第二n柱上；
若干n+源区，分别设置于对应的所述p型基区上；
若干p+注入区，分别设置于所述第二pn超结漂移区的第二p柱上，且位于相邻两个所述n+源区之间；
若干栅极，分别设置于贯穿所述p型基区、所述n+源区、部分所述第二pn超结漂移区第二n柱的第一沟槽内，其中，每个所述栅极与所述第一沟槽的侧壁、底部之间埋有栅极氧化膜；
若干源极，分别设置于所述n+源区、所述p+注入区上，以构成沟槽栅双层超结VDMOSFET半导体器件。
在本发明的一个实施例中，所述第二pn超结漂移区中pn结之间的间隔比所述第一pn超结漂移区中pn结之间的间隔宽。
在本发明的一个实施例中，所述第二pn超结漂移区中第二p柱的两端分别位于所述第一pn超结漂移区中两个最近第一p柱的中心位置。
在本发明的一个实施例中，所述第一pn超结漂移区是通过采用多次注入、多次外延方法形成交替分布的第一p柱、第一n柱。
与现有技术相比，本发明的有益效果：
本发明提供的沟槽栅双层超结VDMOSFET半导体器件的制备方法，有效缓解了击穿电压、导通电阻和损耗之间的矛盾，获得高击穿电压，并降低导通电阻，从而提升了器件性能，且可以缩小器件尺寸，便于大批量生产。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是本发明实施例提供的一种沟槽栅双层超结VDMOSFET半导体器件的制备方法的流程示意图；
图2是提供的一种典型平面栅全超级MOS器件结构示意图；
图3a～图3x是本发明实施例提供的一种沟槽栅双层超结VDMOSFET半导体器件的制备工艺结构示意图；
图4是本发明实施例提供的一种沟槽栅双层超结VDMOSFET半导体器件结构示意图。
附图标记说明：
1-n+型衬底；2A-第一pn超结漂移区的第一n柱；2B-第一pn超结漂移区的第一p柱；3A-第二pn超结漂移区的第二n柱；3B-第二pn超结漂移区的第二p柱；4-栅极氧化膜；5-栅极；6-p型基区；7-源极；8-漏级；9-n+源区；10-p+注入区；11-第一n-外延层；12-第二n-外延层；13-第三n-外延层；14-第一沟槽；15-第二沟槽；16-第一窗口；17-第二窗口；18-第三窗口；19-第四窗口；20-第一掩模热氧化膜；21-第二掩模热氧化膜；22-第三掩模热氧化膜；23-第四掩模热氧化膜。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1、图3a～图3q，图1是本发明实施例提供的一种沟槽栅双层超结VDMOSFET半导体器件的制备方法的流程示意图，图3a～图3q是本发明实施例提供的一种沟槽栅双层超结VDMOSFET半导体器件的制备工艺结构示意图。本实施例提出了一种沟槽栅双层超结VDMOSFET半导体器件的制备方法，该沟槽栅双层超结VDMOSFET半导体器件的制备方法包括以下步骤：
S1、选取n+型衬底1。
优选地，n+型衬底1的厚度为200μm～500μm、掺杂浓度为5×1018cm-3～5×1019cm-3。
S2、在n+型衬底1上表面生长第一n-外延层11。
具体而言，请再参见图3a，本实施例在具有低电阻的n+型衬底1上外延生长第一n-外延层11。
优选地，第一n-外延层11的厚度为1.5μm～2.5μm、掺杂浓度为1×1015cm-3～1×1016cm-3。
S3、在第一n-外延层11上通过多次离子注入、多次外延方法形成第一pn超结漂移区。
具体而言，本实施例S3中在第一n-外延层11上通过多次离子注入、多次外延方法形成第一pn超结漂移区，其中，第一pn超结漂移区包括若干第一p柱2B、第一n柱2A，且第一p柱2B、第一n柱2A交替分布，具体包括以下步骤：
S301、利用第一掩膜版在第一n-外延层11上形成第一窗口16，通过第一窗口16注入p型离子形成第一pn超结漂移区的部分第一p柱2B。
具体而言，请再参见图3b，本实施例通过光刻在第一n-外延层11上形成第一掩膜版，利用第一掩膜版在第一n-外延层11上形成第一窗口16，通过第一窗口16注入B+离子，例如硼，B+离子作为p型杂质离子注入第一n-外延层11形成第一pn超结漂移区的部分第一p柱2B。
优选地，第一窗口16的宽度为4.5μm～5.5μm，相邻两个第一窗口16的间隔为4.5μm～5.5μm，B+离子掺杂浓度为2×1015cm-3～2×1016cm-3。
S302、刻蚀掉第一掩膜版，利用第二掩膜版在第一n-外延层11上形成第二窗口17，通过第二窗口17注入n型离子形成第一pn超结漂移区的部分第一n柱2A。
具体而言，请再参见图3c，本实施例首先刻蚀掉第一掩膜版，然后，请再参见图3d，通过光刻在第一n-外延层11上形成第二掩膜版，利用第二掩膜版在第一n-外延层11上形成第二窗口17，通过第二窗口17注入P+离子，例如磷，P+离子作为n型杂质离子注入第一n-外延层11形成第一pn超结漂移区的部分第一n柱2A。其中，形成的第二窗口17位于S301形成的相邻两个第一窗口16之间的中间位置。
优选地，第二窗口17的宽度为4.5μm～5.5μm，相邻两个第二窗口17的间隔为4.5μm～5.5μm，P+离子掺杂浓度为2×1015cm-3～2×1016cm-3。
S303、刻蚀掉第二掩膜版刻蚀掉第一掩膜版，形成第一pn超结漂移区的第一部分。
具体而言，请再参见图3e，刻蚀掉第二掩膜版，通过第一次离子注入、外延生长形成本实施例第一pn超结漂移区的第一部分。
S304、在第一pn超结漂移区的第一部分上生长第三n-外延层13。
具体而言，请再参见图3f，本实施例在第一pn超结漂移区的第一部分上外延生长高电阻的第三n-外延层13。
优选地，第三n-外延层13的厚度为1.5μm～2.5μm、掺杂浓度为1×1015cm-3～1×1016cm-3。
S305、利用第三掩膜版在第三n-外延层13上形成第三窗口18，通过第三窗口18注入p型离子形成第一pn超结漂移区的另一部分第一p柱2B。
具体而言，请再参见图3g，本实施例通过光刻在第三n-外延层13上形成第三掩膜版，利用第三掩膜版在第三n-外延层13上形成第三窗口18，通过第三窗口18注入B+离子，B+离子作为p型杂质离子注入第三n-外延层13形成第一pn超结漂移区的另一部分第一p柱2B。其中，第三窗口18与第一窗口16在纵向同一位置处。
优选地，第三窗口18的宽度为4.5μm～5.5μm，相邻两个第三窗口18的间隔为4.5μm～5.5μm，B+离子掺杂浓度为2×1015cm-3～2×1016cm-3。
S306、刻蚀掉第三掩膜版，利用第四掩膜版在第三n-外延层13上形成第四窗口18，通过第四窗口18注入n型离子形成第一pn超结漂移区的另一部分第一n柱2A。
具体而言，请再参见图3h，本实施例首先刻蚀掉第三掩膜版，然后，请再参见图3i，通过光刻在第三n-外延层13上形成第四掩膜版，利用第四掩膜版在第三n-外延层13上形成第四窗口18，通过第四窗口18注入P+离子，P+离子作为n型杂质离子注入第三n-外延层13形成第一pn超结漂移区的另一部分第一n柱2A。其中，形成的第四窗口18位于S305形成的相邻两个第三窗口18之间的中间位置。
优选地，第四窗口18的宽度为4.5μm～5.5μm，相邻两个第四窗口18的间隔为4.5μm～5.5μm，P+离子掺杂浓度为2×1015cm-3～2×1016cm-3。
S307、刻蚀掉第四掩膜版，形成第一pn超结漂移区的第二部分。
具体而言，请再参见图3j，刻蚀掉第四掩膜版，通过第二次离子注入、外延生长形成本实施例第一pn超结漂移区的第二部分。
S308、重复上述S304～S307，形成纵向分布的第一pn超结漂移区的若干部分，由纵向分布的第一pn超结漂移区的若干部分形成第一pn超结漂移区。
具体而言，请再参见图3k、3l，根据实际需要，本实施例可以重复上述S304～S307，形成在第一pn超结漂移区的第二部分纵向上分布的第一pn超结漂移区的第三部分、第一pn超结漂移区的第四部分、……，即形成纵向分布的第一pn超结漂移区的若干部分，由该纵向分布的第一pn超结漂移区的若干部分形成本实施例最终的第一pn超结漂移区，第一pn超结漂移区包括若干第一p柱2B、第一n柱2A，且第一p柱2B、第一n柱2A交替平行排列分布。本实施例第一pn超结漂移区中第一n柱2A、第一p柱2B交替的超结SJ结构，在保持击穿电压不变的情况下，可以降低导通电阻，减小动态功耗。
优选地，第一pn超结漂移区在每次外延生长中第一n柱2A、第一p柱2B的深度均为1.5μm～2.5μm，第一pn超结漂移区在每次对第一n柱2A进行n型离子注入的浓度为2×1013cm-3～2×1014cm-3，第一pn超结漂移区在每次对第一p柱2B进行p型离子注入的浓度为2×1013cm-3～2×1014cm-3，第一pn超结漂移区中相邻两个第一p柱2B之间的间隔为4.5μm～5.5μm，第一pn超结漂移区中相邻两个第一n柱2A之间的间隔为4.5μm～5.5μm。
S4、在第一pn超结漂移区上生长第二n-外延层12。
具体而言，请再参见图3m，在S3经过多次离子注入、外延生长形成的第一pn超结漂移区上再外延生长第二n-型层。
优选地，第二n-型层的厚度为10μm～30μm、掺杂浓度为1×1015cm-3～1×1016cm-3。
S5、在第二n-外延层12部分注入p型离子形成p型基区6。
具体而言，请再参见图3n，本实施例在第二n-外延层12的表面部分注入B+离子，B+离子作为p型杂质离子注入第二n-外延层12，请再参见图3o，形成了p型基区6。
优选地，p型基区6的厚度为1μm～1.8μm、宽度为4.5μm～6μm、掺杂浓度为3×1016cm-3～4×1017cm-3。
S6、在p型基区6表面形成第一掩模热氧化膜20，利用第一掩模热氧化膜20并通过反应离子蚀刻两侧及中间位置处的p型基区6至部分第二n-外延层12内形成第一沟槽14。
具体而言，请再参见图3p，通过光刻图案形成第一掩模热氧化膜20，形成的第一掩模热氧化膜20通过反应离子蚀刻(RIE)从正面对非掩模开口部分对p型基区6执行各向异性蚀刻，具体刻蚀p型基区6的两侧及中间位置，直至部分第二n-外延层12内形成第一沟槽14，以便穿透p型基区6并到达第二n型外延层。其中，若第一沟槽14的深度太大，会增加制作难度，深度太小则增加结深作用不明显，第一沟槽14宽度太小，也不利于相应结深的增加，第一沟槽14的设计极为重要，相邻第一沟槽14之间的间隔由具体设计来决定。
优选地，第一沟槽14的宽度为1.5μm～2.5μm、深度为1.2μm～2μm。
S7、在第一沟槽14的表面生长栅极氧化膜4。
具体而言，请再参见图3q，刻蚀去除第一掩模热氧化膜20之后，在第一沟槽14的表面，包括侧面和底部，生长栅极氧化膜4。
S8、在第一沟槽14的开口上方及部分p型基区6表面形成第二掩模热氧化膜21，利用第二掩模热氧化膜21在与第一沟槽14开口处的p型基区6表面形成n+源区9。
具体而言，请再参见图3r，通过光刻图案形成第二掩模热氧化膜21，具体第二掩模热氧化膜21形成于第一沟槽14的开口上方及部分p型基区6表面，利用第二掩模热氧化膜21，P+离子作为n型杂质离子注入未被第二掩模热氧化膜21覆盖的p型基区6表面，在第一沟槽14开口处的p型基区6表面形成n+源区9。
优选地，n+源区9的宽度为0.4μm～1.2μm、深度为0.1μm～0.5μm、掺杂浓度为1×1019cm-3～1×1020cm-3。
S9、刻蚀掉第二掩模热氧化膜21，在第一沟槽14的开口上方及n+源区9表面形成第三掩模热氧化膜22，刻蚀未被第三掩模热氧化膜22覆盖的p型基区6，以及p型基区6下的第二n-外延层12，直至第一pn超结漂移区表面形成第二沟槽15。
具体而言，请再参见图3s，刻蚀掉第二掩模热氧化膜21，通过光刻图案形成第三掩模热氧化膜22，具体第三掩模热氧化膜22形成于第一沟槽14的开口上方及n+源区9表面，形成的第三掩模热氧化膜22通过反应离子蚀刻(Reactive Ion Etching，简称RIE)从正面对非掩模开口部分的p型基区6执行各向异性蚀刻，同时刻蚀掉p型基区6下的第二n-外延层12、第一pn超结漂移区，直至第一pn超结漂移区表面，请再参见图3t，形成第二沟槽15。其中，第二沟槽15的窗口边缘分别位于第一pn超结漂移区中两个最近第一p柱2B(或两个最近的第一n柱2A)的中心位置，相邻第二沟槽15的窗口(第二n柱3A)间隔相同。
优先地，第二沟槽15的宽度为9μm～11μm、深度为10μm～30μm。
S10、在第二沟槽15中埋入P型材料直至与p型基区6表面齐平，形成第二pn超结漂移区，其中，第二pn超结漂移区包括若干第二p柱3B、第二n柱3A，且第二p柱3B、第二n柱3A交替分布。
具体而言，请再参见图3u，在第二沟槽15中埋入P型材料，比如p型外延硅，同时供应三氯氢硅、氢、二硼烷和氯化氢，再通过化学机械抛光(Chemical MechanicalPolishing，简称CMP)使前表面平坦化，当第三掩模氧化膜暴露时停止化学机械抛光，表面暴露的p型外延硅被腐蚀掉，由此降低p型外延硅表面的台阶高度，从而使p型外延硅表面大致平坦与p型基区6表面齐平，从而形成第二pn超结漂移区，该第二pn超结漂移区包括若干第二p柱3B、第二n柱3A，且第二p柱3B、第二n柱3A交替平行排列分布。其中，第二p柱3B为埋入的P型材料，第二n柱3A为未被刻蚀掉的第二n-外延层12。本实施例在器件内采用两层pn超结漂移区，减少了需要使用多次注入、多次外延以及退火来形成纵向交替的高浓度且窄条的p型、n型柱区的工艺难度，通过缩小半导体芯片内交替导电型层中pn结之间的间距来降低导通电阻，并通过结合多次注入和多次外延工艺形成双层pn超结漂移区来折中导通电阻、击穿电压和工艺难度的关系，结合两种工艺方法来制作器件，降低了批量生产超级结半导体器件的成本，便于大批量生产。第二pn超结漂移区中pn结之间的间隔比第一pn超结漂移区中pn结之间的间隔宽，有助于在不减薄漂移层的情况下降低导通电阻，从而控制制造成本。
优选地，第二pn超结漂移区中第二n柱3A、第二p柱3B的深度均为7.5μm～10μm，第二pn超结漂移区中相邻两个第二p柱3B之间的间隔为9μm～11μm，第二pn超结漂移区中相邻两个第二n柱3A之间的间隔为9μm～11μm。
S11、对第二pn超结漂移区的第二p柱3B部分进行p型离子注入形成p+注入区10。
具体而言，请再参见图3v，利用第三掩模热氧化膜22，对第二pn超结漂移区的第二p柱3B部分进行p型离子注入，并在1100℃下退火1小时，由此形成高杂质浓度的p+注入区10。其中，P+注入区10为高斯掺杂。
优选地，p+注入区10的宽度为0.3μm～1.0μm、深度为0.3μm～1.0μm，p+注入区10离子注入浓度为5×1017cm-3～5×1018cm-3，峰值掺杂浓度为6×1019cm-3。
S12、刻蚀掉第三掩模热氧化膜22，在n+源区9和p+注入区10表面形成第四掩模热氧化膜23，利用第四掩模热氧化膜23在第一沟槽14中埋入栅极材料形成栅极5。
具体而言，请再参见图3w，刻蚀掉第三掩模热氧化膜22，通过光刻图案形成第四掩模热氧化膜23，具体第四掩模热氧化膜23形成于n+源区9和p+注入区10表面，利用第四掩模热氧化膜23在第一沟槽14中埋入栅极材料形成栅极5，栅极材料包括多晶硅、铝或铜等金属。本实施例栅结构采用了沟槽栅结构，包括第一沟槽14、设置在第一沟槽14内部的栅极5、第一沟槽14内壁与栅极5之间设置的栅极氧化膜4，沟槽栅结构完全屏蔽了JFET效应，可以降低器件的导通电阻，且侧壁的栅极氧化膜4可以用来进行栅极5对沟道长度的控制，栅极5底部也设置有栅极氧化膜4，比侧壁栅极氧化膜4厚，可以调节栅漏电容，并优化器件的开关特性。
优选地，栅极5的深度为1.2μm～2μm、宽度为1.5μm～2.5μm。
S13、刻蚀掉第四掩模热氧化膜23，在n+源区9和p+注入区10表面沉积源金属形成源极7，在n+型衬底1下表面沉积漏金属形成漏极8，以完成沟槽栅双层超结VDMOSFET半导体器件的制备。
具体而言，请再参见图3x，刻蚀掉第四掩模热氧化膜23，在n+源区9和p+注入区10表面沉积源金属形成源极7，源金属包括铝、硅、铜或其组合物，n+源区9和p+注入区10分别与源极7界面处形成欧姆接触，通过将源金属覆盖在n+源区9和p+注入区10形成的pn结上使之短路；在n+型衬底1下表面沉积漏金属形成漏极8，漏金属包括铝、硅、铜或其组合物，n+型衬底1与漏极8界面处形成欧姆接触，以完成沟槽栅双层超结VDMOSFET半导体器件的制备。其中，源极7、漏极8的宽度、深度根据具体工艺实现决定。
综上所述，本实施例提出的沟槽栅双层超结VDMOSFET半导体器件的制备方法，有效缓解了击穿电压、导通电阻和损耗之间的矛盾，获得高击穿电压，并降低导通电阻，从而提升了器件性能，具体地：对于超级器件而言，P柱和N柱之间要严格的满足电荷平衡条件，稍有电荷不平衡的出现就会导致器件的耐压下降的比较厉害，为了精确控制器件的N柱与P柱之间的电荷平衡，本实施例在形成第二pn超结漂移区的深槽之前，先通过扩散形成将成为MOS栅极结构的一部分的p型基区和n+源区，减少了由工艺引入的多余的热过程，更详细地说，减少了在形成MOS栅结构时所必须引入的热过程，尽量避免p柱和n柱中的杂质浓度通过热扩散而发生变化，通过工艺步骤的调整，解决了传统工艺存在的电荷平衡问题，从而避免了因击穿电压的降低引起的成品率降低，并且降低了制造精确器件的成本，便于大批量生产。
实施例二
在上述实施例一的基础上，请参见图4，图4是本发明实施例提供的一种沟槽栅双层超结VDMOSFET半导体器件结构示意图，本实施例提出了一种沟槽栅双层超结VDMOSFET半导体器件，该沟槽栅双层超结VDMOSFET半导体器件包括：
漏极8；
n+型衬底1，设置于漏极8上；
第一pn超结漂移区，设置于n+型衬底1上，其中，第一pn超结漂移区包括若干第一p柱2B、第一n柱2A，且第一p柱2B、第一n柱2A交替分布，其中，第一pn超结漂移区是通过采用多次注入、多次外延方法形成交替分布的第一p柱2B、第一n柱2A；
第二pn超结漂移区，设置于第一pn超结漂移区上，其中，第二pn超结漂移区包括若干第二p柱3B、第二n柱3A，且第二p柱3B、第二n柱3A交替分布，其中，第二pn超结漂移区中pn结之间的间隔比第一pn超结漂移区中pn结之间的间隔宽，第二pn超结漂移区中第二p柱3B的两端分别位于第一pn超结漂移区中两个最近第一p柱2B的中心位置；
若干p型基区6，分别设置于第二pn超结漂移区的第二n柱3A上；
若干n+源区9，分别设置于p型基区6上；
若干p+注入区10，分别设置于第二pn超结漂移区的第二p柱3B上，且位于相邻两个n+源区9之间；
若干栅极5，分别设置于贯穿p型基区6、n+源区9、部分第二pn超结漂移区第二n柱3A的第一沟槽14内，其中，每个栅极5与第一沟槽14的侧壁、底部之间埋有栅极氧化膜4；
若干源极7，分别设置于n+源区9、p+注入区10上，以构成沟槽栅双层超结VDMOSFET半导体器件。
优选地，n+型衬底1的厚度为200μm～500μm、掺杂浓度为5×1018cm-3～5×1019cm-3。
优选地，第一pn超结漂移区在每次外延生长中第一n柱2A、第一p柱2B的深度均为1.5μm～2.5μm，第一pn超结漂移区在每次对第一n柱2A进行n型离子注入的浓度为2×1013cm-3～2×1014cm-3，第一pn超结漂移区在每次对第一p柱2B进行p型离子注入的浓度为2×1013cm-3～2×1014cm-3，第一pn超结漂移区中相邻两个第一p柱2B之间的间隔为4.5μm～5.5μm，第一pn超结漂移区中相邻两个第一n柱2A之间的间隔为4.5μm～5.5μm。
优先地，第二pn超结漂移区中pn结之间的间隔比第一pn超结漂移区中pn结之间的间隔宽。
更优选地，第二pn超结漂移区中第二n柱3A、第二p柱3B的深度均为7.5μm～10μm，第二pn超结漂移区中相邻两个第二p柱3B之间的间隔为9μm～11μm，第二pn超结漂移区中相邻两个第二n柱3A之间的间隔为9μm～11μm。
优选地，p型基区6的厚度为1μm～1.8μm、宽度为4.5μm～6μm、掺杂浓度为3×1016cm-3～4×1017cm-3。
优选地，第一沟槽14的宽度为1.5μm～2.5μm、深度为1.2μm～2μm。
优选地，n+源区9的宽度为0.4μm～1.2μm、深度为0.1μm～0.5μm、掺杂浓度为1×1019cm-3～1×1020cm-3。
优选地，p+注入区10的宽度为0.3μm～1.0μm、深度为0.3μm～1.0μm，p+注入区10离子注入浓度为5×1017cm-3～5×1018cm-3，峰值掺杂浓度为6×1019cm-3。
优选地，栅极5的深度为1.2μm～2μm、宽度为1.5μm～2.5μm。
本实施例提出的沟槽栅双层超结VDMOSFET半导体器件，可以执行上述实施例一所述的沟槽栅双层超结VDMOSFET半导体器件的制备方法实施例，其实现原理和技术效果类似，在此不再赘述。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (4)

1.一种沟槽栅双层超结VDMOSFET半导体器件的制备方法，其特征在于，包括以下步骤：
S1、选取n+型衬底；
S2、在所述n+型衬底上表面生长第一n-外延层；
S3、在所述第一n-外延层上通过多次离子注入、多次外延方法形成第一pn超结漂移区，其中，所述第一pn超结漂移区包括若干第一p柱、第一n柱，且所述第一p柱、所述第一n柱交替分布；
S4、在所述第一pn超结漂移区上生长第二n-外延层；
S5、在所述第二n-外延层部分注入p型离子形成p型基区；
S6、在所述p型基区表面形成第一掩模热氧化膜，利用所述第一掩模热氧化膜并通过反应离子蚀刻两侧及中间位置处的所述p型基区至部分所述第二n-外延层内形成第一沟槽；
S7、在所述第一沟槽的表面生长栅极氧化膜；
S8、在所述第一沟槽的开口上方及部分所述p型基区表面形成第二掩模热氧化膜，利用所述第二掩模热氧化膜在与所述第一沟槽开口处的所述p型基区表面形成n+源区；
S9、刻蚀掉所述第二掩模热氧化膜，在所述第一沟槽的开口上方及所述n+源区表面形成第三掩模热氧化膜，刻蚀未被所述第三掩模热氧化膜覆盖的所述p型基区，以及所述p型基区下的所述第二n-外延层，直至所述第一pn超结漂移区表面形成第二沟槽；
S10、在所述第二沟槽中埋入P型材料直至与所述p型基区表面齐平，形成第二pn超结漂移区，其中，所述第二pn超结漂移区包括若干第二p柱、第二n柱，且所述第二p柱、所述第二n柱交替分布；S10形成的所述第二pn超结漂移区中pn结之间的间隔比S3形成的所述第一pn超结漂移区中pn结之间的间隔宽；
S11、对所述第二pn超结漂移区的第二p柱部分进行p型离子注入形成p+注入区；
S12、刻蚀掉所述第三掩模热氧化膜，在所述n+源区和所述p+注入区表面形成第四掩模热氧化膜，利用所述第四掩模热氧化膜在所述第一沟槽中埋入栅极材料形成栅极；
S13、刻蚀掉所述第四掩模热氧化膜，在所述n+源区和所述p+注入区表面沉积源金属形成源极，在所述n+型衬底下表面沉积漏金属形成漏极，以完成沟槽栅双层超结VDMOSFET半导体器件的制备；
其中，S3中在所述第一n-外延层上通过多次离子注入、多次外延方法形成第一pn超结漂移区包括：
S301、利用第一掩膜版在所述第一n-外延层上形成第一窗口，通过所述第一窗口注入p型离子形成第一pn超结漂移区的部分第一p柱；
S302、刻蚀掉所述第一掩膜版，利用第二掩膜版在所述第一n-外延层上形成第二窗口，通过所述第二窗口注入n型离子形成第一pn超结漂移区的部分第一n柱；
S303、刻蚀掉所述第二掩膜版，形成第一pn超结漂移区的第一部分；
S304、在所述第一pn超结漂移区第一部分上生长第三n-外延层；
S305、利用第三掩膜版在所述第三n-外延层上形成第三窗口，通过所述第三窗口注入p型离子形成第一pn超结漂移区的另一部分第一p柱；
S306、刻蚀掉所述第三掩膜版，利用第四掩膜版在所述第三n-外延层上形成第四窗口，通过所述第四窗口注入n型离子形成第一pn超结漂移区的另一部分第一n柱；
S307、刻蚀掉所述第四掩膜版，形成第一pn超结漂移区的第二部分；
S308、重复上述S304～S307，形成纵向分布的第一pn超结漂移区的若干部分，由纵向分布的所述第一pn超结漂移区的若干部分形成第一pn超结漂移区。
2.根据权利要求1所述的沟槽栅双层超结VDMOSFET半导体器件的制备方法，其特征在于，S9中所述第二沟槽的窗口边缘分别位于所述第一pn超结漂移区中两个最近第一p柱的中心位置。
3.根据权利要求1所述的沟槽栅双层超结VDMOSFET半导体器件的制备方法，其特征在于，所述第一pn超结漂移区在每次外延生长中第一n柱、第一p柱的深度均为1.5μm～2.5um，所述第一pn超结漂移区在每次对第一n柱进行n型离子注入的浓度为2x1013cm-3～2×1014cm-3，所述第一pn超结漂移区在每次对第一p柱进行p型离子注入的浓度为2x1013cm-3～2×1014cm-3，所述第一pn超结漂移区中相邻两个第一p柱之间的间隔为4.5μm～5.5μm，所述第一pn超结漂移区中相邻两个第一n柱之间的间隔为4.5μm～5.5μm。
4.根据权利要求3所述的沟槽栅双层超结VDMOSFET半导体器件的制备方法，其特征在于，所述第二pn超结漂移区中第二n柱、第二p柱的深度均为7.5μm～10μm，所述第二pn超结漂移区中相邻两个第二p柱之间的间隔为9μm～11μm，所述第二pn超结漂移区中相邻两个第二n柱之间的间隔为9μm～11μm。
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