CN111341829B - 超结结构及其制造方法 - Google Patents

超结结构及其制造方法 Download PDF

Info

Publication number
CN111341829B
CN111341829B CN201811546193.5A CN201811546193A CN111341829B CN 111341829 B CN111341829 B CN 111341829B CN 201811546193 A CN201811546193 A CN 201811546193A CN 111341829 B CN111341829 B CN 111341829B
Authority
CN
China
Prior art keywords
sub
type
column
super
junction
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811546193.5A
Other languages
English (en)
Other versions
CN111341829A (zh
Inventor
肖胜安
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Shangyangtong Technology Co ltd
Original Assignee
Shenzhen Sanrise Tech Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Sanrise Tech Co ltd filed Critical Shenzhen Sanrise Tech Co ltd
Priority to CN201811546193.5A priority Critical patent/CN111341829B/zh
Publication of CN111341829A publication Critical patent/CN111341829A/zh
Application granted granted Critical
Publication of CN111341829B publication Critical patent/CN111341829B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thyristors (AREA)

Abstract

本发明公开了一种超结结构，由两层超结子结构叠加而成，两层P型子柱都由填充于对应的子沟槽中的P型子外延层组成，每个子柱的顶部位置处的P型柱的宽度大于N型柱的宽度，能降低P型柱的掺杂浓度同时提高N型柱的掺杂浓度；P型柱和N型柱之间的电荷平衡根据使器件反偏时使整个所述超结单元结构中仅在一个纵向位置具有最大电场强度来设置。本发明还公开了一种超结结构的制造方法。本发明能提高器件性能如击穿电压和雪崩耐量的一致性；同时使器件的导通电阻得到保持或降低，有利于器件的高温应用。

Description

超结结构及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种超结结构；本发明还涉及一种超结结构的制造方法。
背景技术
超结结构就是交替排列的N型柱和P型柱的结构。如果用超结结构来取代垂直双扩散MOS晶体管(Vertical Double-diffused Metal-Oxide-Semiconductor，VDMOS)器件中的N型漂移区，在导通状态下提供导通通路，对于N型器件，只有N型柱提供通路，P型柱不提供；在截止状态下承受反偏电压，这时P型柱和N型柱互相横向耗尽而共同承受，就形成了超结金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-EffectTransistor，MOSFET)。超结MOSFET能在反向击穿电压与传统的VDMOS器件一致的情况下，通过使用低电阻率的外延层，而使器件的导通电阻大幅降低。
通过在N型外延层中形成沟槽，通过在沟槽中填充P型外延层，形成交替排列的PN型柱，是一种可以批量生产的超结的制造方法。
如果需要制造更高反偏击穿电压(BV)的器件或者更低比导通电阻(Rsp)的器件，都需要PN柱即一个P型柱和一个N型柱也即超结单元也的步进(pitch)更小，或者器件的PN柱深度加大，在采用沟槽填充P型外延的工艺时，上述要求都会造成下面的问题，P型柱的沟槽的高宽比太高，使得沟槽的刻蚀成为问题，特别时刻蚀后，沟槽底部的刻蚀残留物不能被清洗干净，造成器件失效；二是P型柱的沟槽的高宽比太大，使得器件的外延填充变得更加困难，造成存在外延空洞或者外延填充的时间过长而增加了制造成本。因此在这些情况下，一种方法是将P型柱的形成分成多次或两次，降低每次P型柱的高宽比，使得沟槽的刻蚀，清洗和填充工艺变得可以实现，且有成本优势。当沟槽是完全垂直时，可以做到没有水平位置上P-N柱得到很好的平衡，因此PN柱浓度的选择比较易于进行。但为了加快沟槽中外延的填充，会把沟槽做成一定的倾斜角，这时在PN柱的不同纵向位置上的各水平位置的P型柱的宽度和N柱型的宽度的比值都是变化的，因此不同位置完全实现平衡的P型柱浓度就不同，这里假设N型外延层的浓度均匀，这时这个P型柱的浓度的选择的有关内容，还没有披露。
特别是，现有技术中，为了获得较低的比导通电阻，一般会设计PN柱的N型柱的宽度大于或等于P型柱宽度，这样可以保证增大N型区域的面积，降低器件的比导通电阻，例如现有实际使用中P型柱宽度和N型柱宽度为5微米(P型柱)/12微米(N型柱)，5微米/8微米，5微米/6微米，4微米/5微米，2微米/3微米。但是这样，P型杂质的浓度会被选取得高于N型杂质浓度以达到电荷平衡，这个在制造工艺中，特别是在沟槽工艺中，增加了工艺控制的难度，因为工艺控制一般是以中心线的偏移百分比进行管控，例如电阻率在正负3％之内变化，这样浓度绝对值的提高，同样百分比的工艺变化，带来的杂质总量的变化就加大，电荷失衡的程度就严重，器件性能的偏离，包括击穿电压的偏离就大，影响器件的一致性。
发明内容
本发明所要解决的技术问题是提供一种超结结构，采用两层超结子结构叠加而成，从而能降低工艺难度，能提高器件的一致性，同时使器件导通电阻得到保持或降低。为此，本发明还提供一种超结结构的制造方法。
为解决上述技术问题，本发明提供的超结结构包括：
第一N型子外延层，在所述第一N型子外延层中形成有由第一P型子柱和第一N型子柱交替排列形成第一超结子结构。
第二N型子外延层，形成于形成有所述第一超结子结构的所述第一N型子外延层的表面，在所述第二N型子外延层中形成有由第二P型子柱和第二N型子柱交替排列形成第二超结子结构。
所述第一P型子柱由填充于第一子沟槽中的第一P型子外延层组成，所述第一子沟槽形成在所述第一N型子外延层中，所述第一子沟槽的底部表面位于所述第一N型子外延层的底部表面之上，由各所述第一P型子柱之间的所述第一N型子外延层组成对应的第一N型子柱。
所述第二P型子柱由填充于第二子沟槽中的第二P型子外延层组成，所述第二子沟槽形成在所述第二N型子外延层中，所述第二子沟槽叠加在对应的所述第一子沟槽之上并保证将对应的所述第一P型子柱的顶部表面暴露；由所述第二P型子柱之间的所述第二N型子外延层组成第二N型子柱。
所述第二P型子柱和底部对应的所述第一P型子柱相接触并纵向叠加形成P型柱；由所述第二N型子柱和底部对应的所述第一N型子柱纵向叠加形成N型柱；由所述P型柱和所述N型柱交替排列形成由所述第一超结子结构和所述第二超结子结构叠加而成的超结结构。
由一个所述P型柱和一个相邻的所述N型柱形成一个超结单元结构。
所述第一P型子柱的顶部宽度大于所述第一N型子柱的顶部宽度，所述第二P型子柱的顶部宽度大于所述第二N型子柱的顶部宽度，所述第一P型子柱的顶部宽度和所述第一N型子柱的顶部宽度的差值或所述第二P型子柱的顶部宽度和所述第二N型子柱的顶部宽度的差值越大，在保证所述超结单元电荷平衡的条件下所述P型柱的掺杂浓度越低以及所述N型柱的掺杂浓度越高，所述P型柱的掺杂浓度越低，越有利于一致性的提高；所述N型柱的掺杂浓度越高，导通电阻的温度敏感性越低，有利于器件的温度应用范围增加。
在所述超结单元结构中，所述P型柱和所述N型柱之间的电荷平衡根据使器件反偏时使整个所述超结单元结构中仅在一个纵向位置具有最大电场强度并使最大电场强度对应的纵向位置为击穿位置，从而提高器件性能的一致性。
进一步的改进是，所述第一子沟槽为顶部开口大于底部开口的侧面倾斜的沟槽，所述第二子沟槽为顶部开口大于底部开口的侧面倾斜的沟槽，所述第二子沟槽的底部表面位于所述第一子沟槽的顶部表面内。
在所述超结单元结构中，所述P型柱和所述N型柱之间的电荷平衡设置为：
所述第一超结子结构的顶部位置处所述第一P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化或者所述第二超结子结构的底部位置处所述第二P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化，使所述超结结构反偏时所述P型柱的最大电场强度位置趋于所述第一P型子柱和所述第二P型子柱的接触位置，提高器件性能的一致性。
所述第二超结子结构的底部位置之上各纵向位置处的所述第二P型子柱的P型掺杂总量大于同一水平位置的所述第二N型子柱的N型掺杂总量，改善所述第二超结子结构的底部位置之上的区域在雪崩击穿时的电荷平衡。
进一步的改进是，所述第二超结子结构的底部位置具有最佳电荷平衡，所述第一超结子结构的顶部位置具有最佳电荷平衡。
或者，所述第二超结子结构的底部位置具有最佳电荷平衡，所述第一超结子结构的顶部位置处所述第一P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化。
或者，所述第一超结子结构的顶部位置具有最佳电荷平衡，所述第二超结子结构的底部位置处所述第二P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化。
或者，所述第一超结子结构的顶部位置以下各位置处的所述第一P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化。
进一步的改进是，当所述第一超结子结构的顶部位置以下各位置处的所述第一P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化时，所述第一P型子柱的各位置处的掺杂浓度均匀，从底部到顶部所述第一N型子柱的各位置处的掺杂浓度逐渐增加。
进一步的改进是，所述第一超结子结构的顶部位置以下各位置处的所述第一P型子柱的P型掺杂总量小于同一水平位置的所述第一N型子柱的N型掺杂总量，改善所述第一超结子结构的顶部位置之下的区域在雪崩击穿时的电荷平衡。
进一步的改进是，所述第一P型子柱的各位置处的掺杂浓度均匀，所述第一N型子柱的各位置处的掺杂浓度均匀。
进一步的改进是，所述第二P型子柱的各位置处的掺杂浓度均匀，所述第二N型子柱的各位置处的掺杂浓度均匀。
进一步的改进是，所述第一子沟槽为顶部开口大于底部开口的侧面倾斜的沟槽，所述第二子沟槽的侧面垂直，所述第二子沟槽的宽度等于所述第一子沟槽的顶部开口的宽度，所述第二子沟槽的底部表面和所述第一子沟槽的顶部表面对齐。
所述第一超结子结构的顶部位置处所述第一P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化，所述第一P型子柱的各位置处的掺杂浓度均匀，所述第一N型子柱的各位置处的掺杂浓度均匀。
所述第二超结子结构的在纵向上的各位置处的所述第二P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化。
进一步的改进是，所述第二子沟槽为顶部开口大于底部开口的侧面倾斜的沟槽，所述第一子沟槽的侧面垂直，所述第一子沟槽的宽度等于所述第二子沟槽的底部开口的宽度，所述第二子沟槽的底部表面和所述第一子沟槽的顶部表面对齐。
所述第一超结子结构的在纵向上的各位置处的所述第一P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化。
所述第二超结子结构的底部位置处所述第二P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化，所述第二P型子柱的各位置处的掺杂浓度均匀，所述第二N型子柱的各位置处的掺杂浓度均匀。
进一步的改进是，所述第一子沟槽为顶部开口大于底部开口的侧面倾斜的沟槽，所述第二子沟槽为顶部开口大于底部开口的侧面倾斜的沟槽，所述第二子沟槽的底部表面位于所述第一子沟槽的顶部表面内；在所述超结单元结构中，所述P型柱和所述N型柱之间的电荷平衡设置为：
所述第一超结子结构的趋于纵向中心位置处所述第一P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化，在所述超结单元结构反偏时所述第一超结子结构中的最大电场强度位于趋于纵向中心位置处且具有第一值。
所述超结单元结构反偏时所述第二超结子结构中的最大电场强度值为第二值，所述第一值大于第二值使整个所述超结单元结构在反偏时的最大电场强度为第一值且位于所述第一超结子结构的趋于纵向中心位置处并使各所述超结单元结构的击穿位置趋于所述第一超结子结构的纵向中心位置处，使所述超结结构中各所述超结单元结构的击穿位置稳定并从而提高器件的一致性。
进一步的改进是，所述第一超结子结构的所述第一P型子柱和相邻的所述第一N型子柱的整体电荷平衡，所述第一P型子柱的掺杂浓度均匀，所述第一N型子柱的掺杂浓度均匀。
所述第二超结子结构的所述第二P型子柱和相邻的所述第二N型子柱的整体电荷平衡，所述第二P型子柱的掺杂浓度均匀，所述第二N型子柱的掺杂浓度均匀；所述第二超结子结构的趋于纵向中心位置处所述第二P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化，在所述超结单元结构反偏时所述第二超结子结构中的最大电场强度位于趋于纵向中心位置处。
所述第一超结子结构的纵向厚度比所述第二超结子结构的纵向厚度大10微米以上，所述超结结构反偏时，从底部向上，所述第一超结子结构的电场强度的变化速率大于等于所述第二超结子结构的电场强度的变化速率，并结合所述第一超结子结构的纵向厚度和所述第二超结子结构的纵向厚度的设置保证第一值大于第二值且保证各所述超结单元结构在反偏时击穿位置趋于所述第一超结子结构的纵向中心位置处。
进一步的改进是，所述第一子沟槽的侧面倾角小于等于所述第二子沟槽的侧面倾角，所述第二N型子柱的掺杂浓度小于等于所述第一N型子柱的掺杂浓度，所述超结结构反偏时，从底部向上，所述第一超结子结构的电场强度的变化速率大于等于所述第二超结子结构的电场强度的变化速率。
进一步的改进是，当所述第二N型子柱的掺杂浓度小于所述第一N型子柱的掺杂浓度时，所述第一N型子柱的掺杂浓度比所述第二N型子柱的掺杂浓度至少高10％。
进一步的改进是，所述第一超结子结构的所述第一P型子柱和相邻的所述第一N型子柱的整体电荷平衡，所述第一P型子柱的掺杂浓度均匀，所述第一N型子柱的掺杂浓度均匀。
在所述第二超结子结构的纵向上的各位置处，位于同一位置对于的水平线上的所述第二P型子柱在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化。
所述第一超结子结构的纵向厚度比所述第二超结子结构的纵向厚度大10微米以上，所述超结结构反偏时，所述第二超结子结构的电场强度在所述第二超结子结构和所述第一超结子结构的接触区域之上的区域中保持稳定，从底部向上，所述第一超结子结构的电场强度的变化速率大于所述第二超结子结构的电场强度的变化速率，并结合所述第一超结子结构的纵向厚度和所述第二超结子结构的纵向厚度的设置保证第一值大于第二值且保证各所述超结单元结构在反偏时击穿位置趋于所述第一超结子结构的纵向中心位置处。
进一步的改进是，在纵向上各水平位置处的所述P型柱的宽度大于所述N型柱的宽度。
为解决上述技术问题，本发明提供的超结结构的制造方法包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底表面形成第一N型子外延层。
步骤二、在所述第一N型子外延层表面形成由第一氧化层、第二氮化层和第三氧化层叠加形成的硬质掩模层。
步骤三、光刻定义出第一子沟槽的形成区域，依次对所述硬质掩模层和所述第一N型子外延层进行刻蚀形成所述第一子沟槽，所述第一子沟槽的底部表面位于所述第一N型子外延层的底部表面之上。
步骤四、去除所述第三氧化层和所述第二氮化层并保留的全部或部分厚度的所述第一氧化层。
步骤五、采用外延生长工艺在所述第一子沟槽中填充第一P型子外延层，所述第一P型子外延层还延伸到所述第一子沟槽外。
步骤六、采用化学机械研磨工艺将所述第一子沟槽外的所述第一P型子外延层去除，之后再将所述第一氧化层去除。
由填充于第一子沟槽中的第一P型子外延层组成第一P型子柱，位于各所述第一子沟槽之间的第一N型子外延层组成第一N型子柱；由所述第一P型子柱和所述第一N型子柱交替排列形成第一超结子结构。
步骤七、在形成有所述第一超结子结构的所述第一N型子外延层的表面形成第二N型子外延层，之后重复步骤二至六的工艺在所述第二N型子外延层中形成第二子沟槽以及在所述第二子沟槽中填充第二P型子外延层形成第二P型子柱。
所述第二子沟槽叠加在对应的所述第一子沟槽之上并保证将对应的所述第一P型子柱的顶部表面暴露；由所述第二P型子柱之间的所述第二N型子外延层组成第二N型子柱；由第二P型子柱和第二N型子柱交替排列形成第二超结子结构。
所述第二P型子柱和底部对应的所述第一P型子柱相接触并纵向叠加形成P型柱；由所述第二N型子柱和底部对应的所述第一N型子柱纵向叠加形成N型柱；由所述P型柱和所述N型柱交替排列形成由所述第一超结子结构和所述第二超结子结构叠加而成的超结结构。
由一个所述P型柱和一个相邻的所述N型柱形成一个超结单元结构。
所述第一P型子柱的顶部宽度大于所述第一N型子柱的顶部宽度，所述第二P型子柱的顶部宽度大于所述第二N型子柱的顶部宽度，所述第一P型子柱的顶部宽度和所述第一N型子柱的顶部宽度的差值或所述第二P型子柱的顶部宽度和所述第二N型子柱的顶部宽度的差值越大，在保证所述超结单元电荷平衡的条件下所述P型柱的掺杂浓度越低以及所述N型柱的掺杂浓度越高，所述P型柱的掺杂浓度越低，越有利于一致性的提高；所述N型柱的掺杂浓度越高，导通电阻的温度敏感性越低，有利于器件的温度应用范围增加。
在所述超结单元结构中，所述P型柱和所述N型柱之间的电荷平衡根据使器件反偏时使整个所述超结单元结构中仅在一个纵向位置具有最大电场强度并使最大电场强度对应的纵向位置为击穿位置，从而提高器件性能的一致性。
本发明能取得如下有益技术效果：
1、本发明超结结构，采用两层超结子结构叠加而成，能降低工艺难度。
2、本发明对超结单元结构中的P型柱和N型柱的宽度关系做了特别的设置，相对于现有技术中需要通过增加N型柱的宽度来降低器件的导通电阻，本发明克服了这种常规思维，而是将P型柱的宽度设置放在了首位，即将P型柱的宽度设置为大于N型柱的宽度，这是通过对P型柱的两个P型子柱的顶部宽度分别设置为大于对应的N型子柱的顶部宽度实现的，这样在超结单元结构保持电荷平衡时能降低P型柱的浓度以及同时增加N型柱的浓度；这能同时取得两方面的技术效果，分别为：P型柱的掺杂浓度越低，越有利于一致性的提高，这是因为P型柱是通过在沟槽中填充外延层形成的，沟槽刻蚀和外延填充过程中的工艺偏差的百分比相同时，P型柱的掺杂浓度越低则P型柱的掺杂浓度由于工艺偏差而造成的偏差会降低，从而能提高整个器件的一致性；而，N型柱的掺杂浓度增加，则首先能降低导通电阻，其次能降低导通电阻的温度敏感性，这样就能降低器件的高温下的导通电阻，有利于器件的温度应用范围增加。
3、本发明还在超结结构由两层超结子结构叠加的特征的基础上，对两层超结子结构的电荷平衡位置进行特别的设置，主要是P型柱和N型柱之间的电荷平衡根据使器件反偏时使整个超结单元结构中仅在一个纵向位置具有最大电场强度并使最大电场强度对应的纵向位置为击穿位置，击穿位置不变，很容易实现击穿电压的提高并使击穿电压保持稳定；以及通常将击穿位置方便设置在超结结构的内部区域中，能提高器件的雪崩耐量以及雪崩耐量的一致性；所述本发明能提高器件性能如击穿电压和雪崩耐量的一致性。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1A-图1C是本发明第一实施例超结结构的制造方法各步骤中的器件结构图；
图2是采用本发明第一实施例超结结构形成的超结器件的器件结构图；
图3是本发明第一实施例第一实施例超结结构和现有器件的导通电阻随温度变化的曲线；
图4是本发明第一实施例超结结构在反偏时的电场强度分布图；
图5是本发明第二实施例超结结构在反偏时的电场强度分布图；
图6A是采用本发明第三实施例超结结构形成的超结器件的器件结构图；
图6B是本发明第三实施例超结结构在反偏时的电场强度分布图；
图7A是采用本发明第四实施例超结结构形成的超结器件的器件结构图；
图7B是本发明第四实施例超结结构在反偏时的电场强度分布图；
图8是采用本发明第五实施例超结结构形成的超结器件的器件结构图。
具体实施方式
本发明第一实施例超结结构：
如图1C所示，是本发明第一实施例超结结构的器件结构图；图2是采用本发明第一实施例超结结构形成的超结器件的器件结构图，本发明第一实施例超结结构包括：
第一N型子外延层2，在所述第一N型子外延层2中形成有由第一P型子柱31和第一N型子柱21交替排列形成第一超结子结构。
第二N型子外延层，形成于形成有所述第一超结子结构的所述第一N型子外延层2的表面，在所述第二N型子外延层中形成有由第二P型子柱32和第二N型子柱22交替排列形成第二超结子结构。
所述第一P型子柱31由填充于第一子沟槽102a中的第一P型子外延层组成，所述第一子沟槽102a形成在所述第一N型子外延层2中，所述第一子沟槽102a的底部表面位于所述第一N型子外延层2的底部表面之上，由各所述第一P型子柱31之间的所述第一N型子外延层2组成对应的第一N型子柱21。
所述第二P型子柱32由填充于第二子沟槽102b中的第二P型子外延层组成，所述第二子沟槽102b形成在所述第二N型子外延层中，所述第二子沟槽102b叠加在对应的所述第一子沟槽102a之上并保证将对应的所述第一P型子柱31的顶部表面暴露；由所述第二P型子柱32之间的所述第二N型子外延层组成第二N型子柱22。
所述第二P型子柱32和底部对应的所述第一P型子柱31相接触并纵向叠加形成P型柱；由所述第二N型子柱22和底部对应的所述第一N型子柱21纵向叠加形成N型柱；由所述P型柱和所述N型柱交替排列形成由所述第一超结子结构和所述第二超结子结构叠加而成的超结结构。
由一个所述P型柱和一个相邻的所述N型柱形成一个超结单元结构。
所述第一P型子柱31的顶部宽度大于所述第一N型子柱21的顶部宽度，所述第二P型子柱32的顶部宽度大于所述第二N型子柱22的顶部宽度，所述第一P型子柱31的顶部宽度和所述第一N型子柱21的顶部宽度的差值或所述第二P型子柱32的顶部宽度和所述第二N型子柱22的顶部宽度的差值越大，在保证所述超结单元电荷平衡的条件下所述P型柱的掺杂浓度越低以及所述N型柱的掺杂浓度越高，所述P型柱的掺杂浓度越低，越有利于一致性的提高；所述N型柱的掺杂浓度越高，导通电阻的温度敏感性越低，有利于器件的温度应用范围增加。如图3所示，是本发明第一实施例器件和现有器件的导通电阻随温度变化的曲线；曲线103为本发明第一实施例器件的导通电阻随温度变化的曲线，曲线104为现有器件的导通电阻随温度变化的曲线，可以看出本发明第一实施例器件的导通电阻随温度增加的速率小于现有器件，故在高温下本发明第一实施例器件的导通电阻更低。
在所述超结单元结构中，所述P型柱和所述N型柱之间的电荷平衡根据使器件反偏时使整个所述超结单元结构中仅在一个纵向位置具有最大电场强度并使最大电场强度对应的纵向位置为击穿位置，从而提高器件性能的一致性。
本发明第一实施例中，所述第一子沟槽102a为顶部开口大于底部开口的侧面倾斜的沟槽，所述第二子沟槽102b为顶部开口大于底部开口的侧面倾斜的沟槽，所述第二子沟槽102b的底部表面位于所述第一子沟槽102a的顶部表面内。
在所述超结单元结构中，所述P型柱和所述N型柱之间的电荷平衡设置为：
所述第一超结子结构的顶部位置处所述第一P型子柱31的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化或者所述第二超结子结构的底部位置处所述第二P型子柱32的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化，使所述超结结构反偏时所述P型柱的最大电场强度位置趋于所述第一P型子柱31和所述第二P型子柱32的接触位置，提高器件性能的一致性。
所述第二超结子结构的底部位置之上各纵向位置处的所述第二P型子柱32的P型掺杂总量大于同一水平位置的所述第二N型子柱22的N型掺杂总量，改善所述第二超结子结构的底部位置之上的区域在雪崩击穿时的电荷平衡。
较佳选择为，本发明第一实施例超结结构中，所述第二超结子结构的底部位置具有最佳电荷平衡，所述第一超结子结构的顶部位置具有最佳电荷平衡。
或者，所述第二超结子结构的底部位置具有最佳电荷平衡，所述第一超结子结构的顶部位置处所述第一P型子柱31的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化。
或者，所述第一超结子结构的顶部位置具有最佳电荷平衡，所述第二超结子结构的底部位置处所述第二P型子柱32的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化。
本发明第一实施例中，所述第一超结子结构的顶部位置以下各位置处的所述第一P型子柱31的P型掺杂总量小于同一水平位置的所述第一N型子柱21的N型掺杂总量，改善所述第一超结子结构的顶部位置之下的区域在雪崩击穿时的电荷平衡。
所述第一P型子柱31的各位置处的掺杂浓度均匀，所述第一N型子柱21的各位置处的掺杂浓度均匀。
所述第二P型子柱32的各位置处的掺杂浓度均匀，所述第二N型子柱22的各位置处的掺杂浓度均匀。
如图2所示，将本发明第一实施例超结结构应用到超结器件中，图2所示的超结器件为N型超结MOSFET，N型超结MOSFET还包括：栅极结构，P型阱6，源区10，漏区1。所述半导体衬底11为硅衬底且为N型重掺杂，由所述半导体衬底11进行背面减薄后直接形成所述漏区1；在其他实施例中，所述漏区1也能在所述半导体衬底11减薄后再加上背面离子注入形成。
所述P型阱6形成在所述P型柱32的顶部并延伸到所述N型柱22的顶部，被所述栅极结构覆盖的所述P型阱6的表面用于形成沟道。
所述源区10形成于所述P型阱6中。
所述漏区1形成于所述超结结构的背面。
所述源区10和所述漏区1都为N+掺杂。
所述栅极结构为平面栅结构，包括依次形成在所述P型阱6表面的栅介质层8和多晶硅栅9，所述多晶硅栅9从所述P型阱6的顶部覆盖所述P型阱6。
相邻两个所述P型柱32顶部的所述P型阱6在同一个所述N型柱22的顶部具有间距，所述P型阱6通过光刻工艺定义，在两个相邻的所述P型阱6的间距中形成有JFET注入区7，所述JFET注入区7为N型掺杂。
另外，所述N型超结结构的正面结构还包括层间膜11、接触孔12和正面金属层14，所述正面金属层14图形化形成源极和栅极。所述源极通过底部对应的接触孔12连接所述源区10和所述P型阱6，通知在所述源区10顶部的接触孔12的底部还形成有P+掺杂的阱接触区13，用于实现所述P型阱6和接触孔12的良好接触。
在所述漏区1的背面形成有由背面金属层15组成的漏极。
在其他实施例中也能为：所述栅极结构为沟槽栅结构，包括依次形成在栅极沟槽中的栅介质层8和多晶硅栅9，所述多晶硅栅9从侧面覆盖所述P型阱6。所述P型阱6采用全面注入形成，所述多晶硅栅9在纵向上穿过所述P型阱6。
本发明第一实施例能取得如下有益技术效果：
1、本发明第一实施例超结结构，采用两层超结子结构叠加而成，能降低工艺难度。
2、本发明第一实施例对超结单元结构中的P型柱和N型柱的宽度关系做了特别的设置，相对于现有技术中需要通过增加N型柱的宽度来降低器件的导通电阻，本发明第一实施例克服了这种常规思维，而是将P型柱的宽度设置放在了首位，即将P型柱的宽度设置为大于N型柱的宽度，这是通过对P型柱的两个P型子柱的顶部宽度分别设置为大于对应的N型子柱的顶部宽度实现的，这样在超结单元结构保持电荷平衡时能降低P型柱的浓度以及同时增加N型柱的浓度；这能同时取得两方面的技术效果，分别为：P型柱的掺杂浓度越低，越有利于一致性的提高，这是因为P型柱是通过在沟槽中填充外延层形成的，沟槽刻蚀和外延填充过程中的工艺偏差的百分比相同时，P型柱的掺杂浓度越低则P型柱的掺杂浓度由于工艺偏差而造成的偏差会降低，从而能提高整个器件的一致性；而，N型柱的掺杂浓度增加，则首先能降低导通电阻，其次能降低导通电阻的温度敏感性，这样就能降低器件的高温下的导通电阻，有利于器件的温度应用范围增加。
3、本发明还在超结结构由两层超结子结构叠加的特征的基础上，对两层超结子结构的电荷平衡位置进行特别的设置，主要是P型柱和N型柱之间的电荷平衡根据使器件反偏时使整个超结单元结构中仅在一个纵向位置具有最大电场强度并使最大电场强度对应的纵向位置为击穿位置，击穿位置不变，很容易实现击穿电压的提高并使击穿电压保持稳定；以及通常将击穿位置方便设置在超结结构的内部区域中，能提高器件的雪崩耐量以及雪崩耐量的一致性；所述本发明第一实施例能提高器件性能如击穿电压和雪崩耐量的一致性。
为了更清楚的说明图2所示的本发明第一实施例超结器件，下面将以具体的参数来说明本发明第一实施例器件结构：
本发明第一实施例器件为N型超结MOSFET，所述半导体衬底11的电阻率为0.001欧姆·厘米～0.003欧姆·厘米，厚度约为725微米。
所述第一子沟槽102a的底部表面的位置如线A1A2所示，所述第一子沟槽102a的顶部表面的位置如线B1B2所示。
参考图1C所示，所述第一N型子外延层2的厚度为30微米；所述第一子沟槽102a的侧面倾斜角是88.6度，所述第一子沟槽102a的侧面倾斜角对应于所述第一N型子柱21的侧面和底部表面的夹角，为一锐角。所述第一子沟槽102a的深度即线A1A2到B1B2之间的深度为24微米。
所述第二子沟槽102b的深度即线D1D2到B1B2之间的深度为24微米。由于后续形成的所述P型阱6具有一定的深度，故所述第二超结子结构的厚度需要扣除所述P型阱6的深度，这样所述第二P型子柱32的深度即线D1D2到B1B2之间的深度为22微米。
以超结单元结构的步进为9微米为例，现有器件中，通常将所述第一子沟槽102a的顶部宽度设置为4微米，所述第一子沟槽102a之间的间距为5微米；同样，将所述第二子沟槽102b的顶部宽度设置为4微米，所述第二子沟槽102b之间的间距为5微米，这样能增加所述N型柱的宽度；现有器件中，所述第一N型子柱和所述第二N型子柱的掺杂浓度都为3.0e15cm-3。但是，本发明第一实施例突破了现有常规思维，将最后实现将所述P型柱的宽度且是在纵向上各位置对应水平线的宽度都大于对应的所述N型柱的宽度，具体为，本发明第一实施例中，将所述第一子沟槽102a的顶部宽度设置为5微米，所述第一子沟槽102a之间的间距为4微米；同样，将所述第二子沟槽102b的顶部宽度设置为5微米，所述第二子沟槽102b之间的间距为4微米。这样的设置最后能使所述P型柱的宽度变宽，从而能降低所述P型柱的掺杂浓度，从而提高器件的一致性。同时，由于本发明第一实施例中的所述第一N型子柱和所述第二N型子柱的宽度变窄，故为了得到相同的导电电阻，所述第一N型子柱和所述第二N型子柱的掺杂浓度会增加为3.75e15cm-3。
另外，本发明第一实施例还对超结结构的最佳电荷匹配位置做了设定：
对于所述第一超结子结构，将所述第一超结子结构的顶部位置设置为最佳电荷平衡也即最佳电荷匹配位置，这时，P型柱的浓度乘以宽度等于N型柱的浓度乘以宽度。经过计算可以得到所述第一P型子柱31的掺杂浓度为3e15cm-3，而现有器件中对应的值为3.75e15cm-3。
对于所述第二超结子结构，将所述第二超结子结构的底部位置设置为最佳电荷平衡位置，经过计算可以得到所述第二P型子柱32的掺杂浓度为5.74e15cm-3，而现有器件中对应的值为6.54e15cm-3。
由上可知，本发明第一实施例确实实现了所述第一P型子柱31和所述第二P型子柱32的掺杂浓度的降低，这样确实有利于防止工艺偏差如偏差3％对器件的性能产生的影响，从而能提高器件的一致性。
另外，本发明第一实施例对超结结构的最佳电荷匹配位置设定后，能使器件的击穿电位位置位于所述第一超结子结构和所述第二超结子结构的接触位置附近，这可以从电场强度的分布图得到形象的说明。如图4所示，是本发明第一实施例超结结构在反偏时的电场强度分布图，图4中的电场强度是沿图2中的线O1O2分布；图4中的Ec表示最大电场强度，曲线201a对应于本发明第一实施例的第一超结子结构内的电场分布曲线，曲线201a同时也用a标出，表示具有一个线段a；曲线201b对应于本发明第一实施例的第二超结子结构内的电场分布曲线，曲线201b同时也用b标出，表示具有一个线段b。可以看出，曲线201a和201b的最大电场强度都位于线B1B2附近，这使得本发明第一实施例中整个超结单元结构的最大电场强度Ec位于线B1B2附近，在工艺波动时击穿位置仅会在线B1B2附近波动如虚线202a和202b之间。所以，本发明第一实施例中能使超结单元结构的纵向击穿位置稳定，对于由多个超结单元结构并联形成的超结结构来说，超结结构的击穿电压将会由最小的超结单元结构决定，本发明第一实施例能使各超结单元结构的击穿电压大小趋于一致，所以本发明第一实施例能同时提高器件的击穿电压的一致性以及提高击穿电压。
同时，本发明第一实施例超结结构的击穿都发生在虚线202a和202b之间，这使得击穿后形成的空穴能向线C1C2侧移动并从而提高第二超结子结构的顶部区域电荷平衡，以及电子能向线A1A2侧移动并从而能提高第一超结子结构的底部区域的电荷平衡，并最后能改善雪崩击穿耐量。
作为，本发明第一实施例超结结构的一个变换，所述超结结构的电荷匹配还能设置作为：所述第一超结子结构的顶部位置以下各位置处的所述第一P型子柱31的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化。当所述第一超结子结构的顶部位置以下各位置处的所述第一P型子柱31的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化时，所述第一P型子柱31的各位置处的掺杂浓度均匀，从底部到顶部所述第一N型子柱21的各位置处的掺杂浓度逐渐增加。
本发明第二实施例超结结构：
本发明第二实施例超结结构和本发明第一实施例超结结构的区别之处为，本发明第二实施例超结结构的电荷平衡设置不同，本发明第二实施例超结结构的电荷平衡设置如下：
所述第一子沟槽102a为顶部开口大于底部开口的侧面倾斜的沟槽，所述第二子沟槽102b为顶部开口大于底部开口的侧面倾斜的沟槽，所述第二子沟槽102b的底部表面位于所述第一子沟槽102a的顶部表面内；在所述超结单元结构中，所述P型柱和所述N型柱之间的电荷平衡设置为：
所述第一超结子结构的趋于纵向中心位置处所述第一P型子柱31的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化，在所述超结单元结构反偏时所述第一超结子结构中的最大电场强度位于趋于纵向中心位置处且具有第一值。
所述超结单元结构反偏时所述第二超结子结构中的最大电场强度值为第二值，所述第一值大于第二值使整个所述超结单元结构在反偏时的最大电场强度为第一值且位于所述第一超结子结构的趋于纵向中心位置处并使各所述超结单元结构的击穿位置趋于所述第一超结子结构的纵向中心位置处，使所述超结结构中各所述超结单元结构的击穿位置稳定并从而提高器件的一致性。
如图5所示，是本发明第二实施例超结结构在反偏时的电场强度分布图；通过图5可以清楚的看出本发明第二实施例超结结构设定击穿位置的原理：
曲线201c对应于本发明第二实施例的第一超结子结构内的电场分布曲线，曲线201c同时显示了线段a1和b1；曲线201d对应于本发明第二实施例的第二超结子结构内的电场分布曲线，曲线201d同时同时显示了线段a2和b2。可以看出，曲线201c和201d对应的最大电场强度分别位于对应超结子结构的纵向上的中心线附近。其中，线段a1和a2的斜率相等，线段b1和b2的斜率相等，但是由于所述第一超结子结构的深度大于所述第二超结子结构的深度，故最后能使曲线201c的最大电场强度大于曲线201d的最大电场强度，所以最后能使曲线201c的最大电场强度作为整个超结单元结构的最大电场强度即Ec。击穿位置也就位于曲线201c对应的中间区域，如虚线203a和203b之间。最后能提高器件的击穿电压的一致性和提高击穿电压。
同样，在击穿如雪崩击穿发生时，击穿所产生的电子空穴会分别向正负电压流动，对于空穴，空穴会从第一P型子柱31的纵向中心位置向第一P型子柱31的顶部流动，而第一超结子结构中，耗尽后的第一P型子柱31的顶部区域的空穴都被耗尽，所以第一P型子柱31的顶部区域的负电荷较低，这就和第一N型子柱21的顶部区域的电荷平衡性较差，而雪崩击穿所产生的空穴注入到第一P型子柱31的顶部区域后，第一P型子柱31的顶部区域的电荷平衡性会得到改善；同样，电子会注入到第一N型子柱21的底部区域中，也同样能使第一N型子柱21的底部区域的电荷平衡性得到改善，这样能增加雪崩耐量且能增加雪崩耐量的一致性。所述本发明第二实施例能提高器件性能如击穿电压和雪崩耐量的一致性。
为了更清楚的说明本发明第二实施例超结结构，下面将以具体的参数来说明采用本发明第二实施例结构形成的超结器件，在本发明第一实施例超结结构的基础上，本发明第二实施例超结结构的主要参数设置为：
所述第一子沟槽102a和所述第二子沟槽102b的侧面倾斜角都是88.6度，
以超结单元结构的步进为9微米为例，现有器件中，通常将所述第一子沟槽102a的顶部宽度设置为4微米，所述第一子沟槽102a之间的间距为5微米；同样，将所述第二子沟槽102b的顶部宽度设置为4微米，所述第二子沟槽102b之间的间距为5微米；现有器件中，所述第一N型子柱和所述第二N型子柱的掺杂浓度都为3.0e15cm-3。但是，本发明第二实施例突破了现有常规思维，将最后实现将所述P型柱的宽度且是在纵向上各位置对应水平线的宽度都大于对应的所述N型柱的宽度，具体为，本发明第二实施例中，将所述第一子沟槽102a的顶部宽度设置为5微米，所述第一子沟槽102a之间的间距为4微米；同样，将所述第二子沟槽102b的顶部宽度设置为5微米，所述第二子沟槽102b之间的间距为4微米。这样的设置最后能使所述P型柱的宽度变宽，从而能降低所述P型柱的掺杂浓度，从而提高器件的一致性。同时，由于本发明第二实施例中的所述第一N型子柱和所述第二N型子柱的宽度变窄，故为了得到相同的导电电阻，所述第一N型子柱和所述第二N型子柱的掺杂浓度会增加为3.75e15cm-3。
本发明第二实施例中，还将所述第一超结子结构的深度设置为比所述第二超结子结构的深度大10微米以上，例如：所述第一子沟槽102a的深度为40微米，所述第二子沟槽102b的深度为24微米。最后根据所述第一超结子结构和所述第二超结子结构的最佳电荷平衡位置都在纵向的中心位置上的特征可以得到，所述第一P型子柱的掺杂浓度为4.64e15cm-3，而现有器件中对应的值为5.94e15cm-3。所述第二P型子柱的掺杂浓度为3.97e15cm-3，而现有器件中对应的值为5.01e15cm-3。由上可知，本发明第一实施例确实实现了所述第一P型子柱31和所述第二P型子柱32的掺杂浓度的降低，这样确实有利于防止工艺偏差如偏差3％对器件的性能产生的影响，从而能提高器件的一致性。
另外，本发明第二实施例超结结构还能做如下的变换，包括：
所述第一超结子结构的所述第一P型子柱31和相邻的所述第一N型子柱21的整体电荷平衡，所述第一P型子柱31的掺杂浓度均匀，所述第一N型子柱21的掺杂浓度均匀。
所述第二超结子结构的所述第二P型子柱32和相邻的所述第二N型子柱22的整体电荷平衡，所述第二P型子柱32的掺杂浓度均匀，所述第二N型子柱22的掺杂浓度均匀；所述第二超结子结构的趋于纵向中心位置处所述第二P型子柱32的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化，在所述超结单元结构反偏时所述第二超结子结构中的最大电场强度位于趋于纵向中心位置处。
所述第一超结子结构的纵向厚度比所述第二超结子结构的纵向厚度大10微米以上，所述超结结构反偏时，从底部向上，所述第一超结子结构的电场强度的变化速率大于等于所述第二超结子结构的电场强度的变化速率，并结合所述第一超结子结构的纵向厚度和所述第二超结子结构的纵向厚度的设置保证第一值大于第二值且保证各所述超结单元结构在反偏时击穿位置趋于所述第一超结子结构的纵向中心位置处。
所述第一子沟槽102a的侧面倾角小于等于所述第二子沟槽102b的侧面倾角，所述第二N型子柱22的掺杂浓度小于等于所述第一N型子柱21的掺杂浓度，所述超结结构反偏时，从底部向上，所述第一超结子结构的电场强度的变化速率大于等于所述第二超结子结构的电场强度的变化速率。
当所述第二N型子柱22的掺杂浓度小于所述第一N型子柱21的掺杂浓度时，所述第一N型子柱21的掺杂浓度比所述第二N型子柱22的掺杂浓度至少高10％。
所述第一超结子结构的所述第一P型子柱31和相邻的所述第一N型子柱21的整体电荷平衡，所述第一P型子柱31的掺杂浓度均匀，所述第一N型子柱21的掺杂浓度均匀。在所述第二超结子结构的纵向上的各位置处，位于同一位置对于的水平线上的所述第二P型子柱32在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化。所述第一超结子结构的纵向厚度比所述第二超结子结构的纵向厚度大10微米以上，所述超结结构反偏时，所述第二超结子结构的电场强度在所述第二超结子结构和所述第一超结子结构的接触区域之上的区域中保持稳定，从底部向上，所述第一超结子结构的电场强度的变化速率大于所述第二超结子结构的电场强度的变化速率，并结合所述第一超结子结构的纵向厚度和所述第二超结子结构的纵向厚度的设置保证第一值大于第二值且保证各所述超结单元结构在反偏时击穿位置趋于所述第一超结子结构的纵向中心位置处。
本发明第三实施例超结结构：
本发明第三实施例超结结构和本发明第一实施例超结结构的区别之处为，如图6A所示，是采用本发明第三实施例超结结构形成的超结器件的器件结构图，本发明第三实施例超结结构包括如下特征：
所述第一子沟槽102a为顶部开口大于底部开口的侧面倾斜的沟槽，所述第二子沟槽102b的侧面垂直，所述第二子沟槽102b的宽度等于所述第一子沟槽102a的顶部开口的宽度，所述第二子沟槽102b的底部表面和所述第一子沟槽102a的顶部表面对齐。
所述第一超结子结构的顶部位置处所述第一P型子柱31的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化，所述第一P型子柱31的各位置处的掺杂浓度均匀，所述第一N型子柱21的各位置处的掺杂浓度均匀。
所述第二超结子结构的在纵向上的各位置处的所述第二P型子柱32的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化。
为了更清楚的说明本发明第三实施例超结结构，下面将以具体的参数来说明采用本发明第三实施例结构形成的超结器件，在本发明第一实施例超结结构的基础上，本发明第三实施例超结结构的主要参数设置为：
所述第一子沟槽102a的侧面倾斜角是88.6度，所述第二子沟槽102b的侧面垂直。
以超结单元结构的步进为9微米为例，本发明第三实施例突破了现有常规思维，将最后实现将所述P型柱的宽度且是在纵向上各位置对应水平线的宽度都大于对应的所述N型柱的宽度，具体为，本发明第三实施例中，将所述第一子沟槽102a的顶部宽度设置为5微米，所述第一子沟槽102a之间的间距为4微米；同样，将所述第二子沟槽102b的顶部宽度设置为5微米，所述第二子沟槽102b之间的间距为4微米。这样的设置最后能使所述P型柱的宽度变宽，从而能降低所述P型柱的掺杂浓度，从而提高器件的一致性。同时，由于本发明第三实施例中的所述第一N型子柱和所述第二N型子柱的宽度变窄，故为了得到相同的导电电阻，所述第一N型子柱和所述第二N型子柱的掺杂浓度会增加为3.75e15cm-3。
本发明第三实施例中，通过所述第一超结子结构的最佳电荷平衡位置设置在顶部位置位置，能计算得到所述第一P型子柱的掺杂浓度为3e15cm-3。通过所述第二超结子结构在各纵向位置处都为最佳电荷平衡，则能得到所述第二P型子柱的掺杂浓度为3e15cm-3。
如图6B所示，是本发明第三实施例超结结构在反偏时的电场强度分布图；通过图6B可以看出：
曲线201e对应于本发明第三实施例的第一超结子结构内的电场分布曲线，曲线201e同时显示了线段a1；曲线201f对应于本发明第三实施例的第二超结子结构内的电场分布曲线，曲线201f同时同时显示了线段b1。可以看出，曲线201e对应的最大电场强度分别位于第一超结子结构顶部即线B1B2附近，而曲线201f内部的电场强度相等，等于曲线201e的最大电场强度，最后能使超结结构的击穿位置位于线B1B2附近，如虚线202a和202b之间。最后能提高器件的击穿电压的一致性和提高击穿电压。
本发明第四实施例超结结构：
本发明第四实施例超结结构和本发明第一实施例超结结构的区别之处为，如图7A所示，是采用本发明第四实施例超结结构形成的超结器件的器件结构图，本发明第四实施例超结结构包括如下特征：
所述第二子沟槽102b为顶部开口大于底部开口的侧面倾斜的沟槽，所述第一子沟槽102a的侧面垂直，所述第一子沟槽102a的宽度等于所述第二子沟槽102b的底部开口的宽度，所述第二子沟槽102b的底部表面和所述第一子沟槽102a的顶部表面对齐。
所述第一超结子结构的在纵向上的各位置处的所述第一P型子柱31的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化。
所述第二超结子结构的底部位置处所述第二P型子柱32的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化，所述第二P型子柱32的各位置处的掺杂浓度均匀，所述第二N型子柱22的各位置处的掺杂浓度均匀。
为了更清楚的说明本发明第四实施例超结结构，下面将以具体的参数来说明采用本发明第四实施例结构形成的超结器件，在本发明第一实施例超结结构的基础上，本发明第四实施例超结结构的主要参数设置为：
所述第一子沟槽102a的侧面垂直，所述第二子沟槽102b的侧面倾斜角是88.6度。
以超结单元结构的步进为9微米为例，本发明第四实施例中，将所述第一子沟槽102a的顶部宽度设置为5微米，所述第一子沟槽102a之间的间距为4微米；同样，将所述第二子沟槽102b的顶部宽度设置为5微米，所述第二子沟槽102b之间的间距为4微米，所述第二子沟槽102b的深度为24微米。这样的设置最后能使所述P型柱的宽度变宽，从而能降低所述P型柱的掺杂浓度，从而提高器件的一致性。同时，由于本发明第四实施例中的所述第一N型子柱和所述第二N型子柱的宽度变窄，故为了得到相同的导电电阻，所述第一N型子柱和所述第二N型子柱的掺杂浓度会增加为3.75e15cm-3。
本发明第四实施例中，通过所述第一超结子结构在各纵向位置处都为最佳电荷平衡，则能得到所述第一P型子柱的掺杂浓度为3e15cm-3。
通过所述第二超结子结构的最佳电荷平衡位置设置在底部位置位置，能计算得到所述第二P型子柱的掺杂浓度为5.74e15cm-3。
如图7B所示，是本发明第四实施例超结结构在反偏时的电场强度分布图；通过图7B可以看出：
曲线201g对应于本发明第四实施例的第一超结子结构内的电场分布曲线，曲线201g同时显示了线段a；曲线201h对应于本发明第四实施例的第二超结子结构内的电场分布曲线，曲线201h同时同时显示了线段b。可以看出，曲线201g对应的内部的电场强度相等，曲线201h对应的最大电场强度位于第二超结子结构底部即线B1B2附近，最后能使超结结构的击穿位置位于线B1B2附近，如虚线202a和202b之间。最后能提高器件的击穿电压的一致性和提高击穿电压。
本发明第五实施例超结结构：
如图8所示，是采用本发明第五实施例超结结构形成的超结器件的器件结构图；本发明第五实施例超结结构和本发明第一实施例超结结构的区别之处为，本发明第五实施例超结结构包括如下特征：
所述第二子沟槽102b的底部穿入到所述第一P型子柱31的顶部区域中，这样能保证所述第二P型子柱32和所述第一P型子柱31实现良好的接触。这样，即使所述第二子沟槽102b的刻蚀工艺有一定的波动，也能保证所述第二P型子柱32和所述第一P型子柱31实现良好的接触，所以能降低对刻蚀工艺的要求，从而能提高器件的一致性。
图8形成的超结器件的除所述超结结构之外的其他结构都和图2所示的超结器件的结构相同。
本发明第六实施例超结结构：
本发明第六实施例超结结构和本发明第一实施例超结结构的区别之处为，本发明第六实施例超结结构做了进一步的如下改进：
在纵向上各水平位置处的所述P型柱的宽度大于所述N型柱的宽度，也即：所述第一P型子柱31的顶部以下各位置处的宽度也大于对应位置处的所述第一N型子柱21的宽度，所述第二P型子柱32的顶部以下各位置处的宽度也大于对应位置处的所述第二N型子柱22的宽度。
本发明第一实施例超结结构的制造方法：
如图1A至图1C所示，是本发明第一实施例超结结构的制造方法各步骤中的器件结构图；本发明第一实施例超结结构的制造方法包括如下步骤：
步骤一、如图1A所示，提供一半导体衬底1，在所述半导体衬底1表面形成第一N型子外延层2。
步骤二、如图1A所示，在所述第一N型子外延层2表面形成由第一氧化层、第二氮化层和第三氧化层叠加形成的硬质掩模层101。
步骤三、如图1A所示，光刻定义出第一子沟槽102a的形成区域，依次对所述硬质掩模层101和所述第一N型子外延层2进行刻蚀形成所述第一子沟槽102a，所述第一子沟槽102a的底部表面位于所述第一N型子外延层2的底部表面之上。
步骤四、如图1A所示，去除所述第三氧化层和所述第二氮化层并保留的全部或部分厚度的所述第一氧化层。
步骤五、如图1B所示，采用外延生长工艺在所述第一子沟槽102a中填充第一P型外延子层，所述第一P型外延子层还延伸到所述第一子沟槽102a外。
步骤六、如图1B所示，采用化学机械研磨工艺将所述第一子沟槽102a外的所述第一P型外延子层去除，之后再将所述第一氧化层去除。
由填充于第一子沟槽102a中的第一P型外延子层组成第一P型子柱31，位于各所述第一子沟槽102a之间的第一N型子外延层2组成第一N型子柱21；由所述第一P型子柱31和所述第一N型子柱21交替排列形成第一超结子结构。
步骤七、如图1C所示，在形成有所述第一超结子结构的所述第一N型子外延层2的表面形成第二N型子外延层，之后重复步骤二至六的工艺在所述第二N型子外延层中形成第二子沟槽102b以及在所述第二子沟槽102b中填充第二P型外延子层形成第二P型子柱32。
所述第二子沟槽102b叠加在对应的所述第一子沟槽102a之上并保证将对应的所述第一P型子柱31的顶部表面暴露；由所述第二P型子柱32之间的所述第二N型子外延层组成第二N型子柱22；由第二P型子柱32和第二N型子柱22交替排列形成第二超结子结构。
所述第二P型子柱32和底部对应的所述第一P型子柱31相接触并纵向叠加形成P型柱；由所述第二N型子柱22和底部对应的所述第一N型子柱21纵向叠加形成N型柱；由所述P型柱和所述N型柱交替排列形成由所述第一超结子结构和所述第二超结子结构叠加而成的超结结构。
由一个所述P型柱和一个相邻的所述N型柱形成一个超结单元结构。
所述第一P型子柱31的顶部宽度大于所述第一N型子柱21的顶部宽度，所述第二P型子柱32的顶部宽度大于所述第二N型子柱22的顶部宽度，所述第一P型子柱31的顶部宽度和所述第一N型子柱21的顶部宽度的差值或所述第二P型子柱32的顶部宽度和所述第二N型子柱22的顶部宽度的差值越大，在保证所述超结单元电荷平衡的条件下所述P型柱的掺杂浓度越低以及所述N型柱的掺杂浓度越高，所述P型柱的掺杂浓度越低，越有利于一致性的提高；所述N型柱的掺杂浓度越高，导通电阻的温度敏感性越低，有利于器件的温度应用范围增加。
在所述超结单元结构中，所述P型柱和所述N型柱之间的电荷平衡根据使器件反偏时使整个所述超结单元结构中仅在一个纵向位置具有最大电场强度并使最大电场强度对应的纵向位置为击穿位置，从而提高器件性能的一致性。
通过对所述P型柱和所述N型柱之间的电荷平衡结构和子沟槽结构进行相应的设置能分别得到前面描述的本发明第一至第五实施例超结结构。
在形成所述超结结构之后，需要形成采用了所述超结结构的超结器件，如图2所示为所形成的超结器件为N型超结MOSFET，需要形成如下正面结构，包括：
形成P型阱6，形成栅极结构，源区10，层间膜11、接触孔12和正面金属层14，所述正面金属层14图形化形成源极和栅极。
所述源极通过底部对应的接触孔12连接所述源区10和所述P型阱6，通知在所述源区10顶部的接触孔12的底部还形成有P+掺杂的阱接触区13，用于实现所述P型阱6和接触孔12的良好接触。
所述P型阱6形成在所述P型柱32的顶部并延伸到所述N型柱22的顶部，被所述栅极结构覆盖的所述P型阱6的表面用于形成沟道。
所述源区10形成于所述P型阱6中。
所述栅极结构为平面栅结构，包括依次形成在所述P型阱6表面的栅介质层8和多晶硅栅9，所述多晶硅栅9从所述P型阱6的顶部覆盖所述P型阱6。
相邻两个所述P型柱32顶部的所述P型阱6在同一个所述N型柱22的顶部具有间距，所述P型阱6通过光刻工艺定义。还包括在两个相邻的所述P型阱6的间距中形成JFET注入区7的步骤，所述JFET注入区7为N型掺杂。
还包括如下背面工艺：
对所述半导体衬底1进行减薄并形成所述漏区1。所述半导体衬底1为硅衬底且为N型重掺杂，由所述半导体衬底1进行背面减薄后直接形成所述漏区1；在其他实施例中，所述漏区1也能在所述半导体衬底1减薄后再加上背面离子注入形成。所述源区10和所述漏区1都为N+掺杂。
在所述漏区1的背面形成有由背面金属层15组成的漏极。
在其他实施例中也能为：所述栅极结构为沟槽栅结构，包括依次形成在栅极沟槽中的栅介质层8和多晶硅栅9，所述多晶硅栅9从侧面覆盖所述P型阱6。所述P型阱6采用全面注入形成，所述多晶硅栅9在纵向上穿过所述P型阱6。
如果将所述漏区1的掺杂由N+掺杂改为P+掺杂，则能形成超结IGBT。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种超结结构，其特征在于，包括：
第一N型子外延层，在所述第一N型子外延层中形成有由第一P型子柱和第一N型子柱交替排列形成第一超结子结构；
第二N型子外延层，形成于形成有所述第一超结子结构的所述第一N型子外延层的表面，在所述第二N型子外延层中形成有由第二P型子柱和第二N型子柱交替排列形成第二超结子结构；
所述第一P型子柱由填充于第一子沟槽中的第一P型子外延层组成，所述第一子沟槽形成在所述第一N型子外延层中，所述第一子沟槽的底部表面位于所述第一N型子外延层的底部表面之上，由各所述第一P型子柱之间的所述第一N型子外延层组成对应的第一N型子柱；
所述第二P型子柱由填充于第二子沟槽中的第二P型子外延层组成，所述第二子沟槽形成在所述第二N型子外延层中，所述第二子沟槽叠加在对应的所述第一子沟槽之上并保证将对应的所述第一P型子柱的顶部表面暴露；由所述第二P型子柱之间的所述第二N型子外延层组成第二N型子柱；
所述第二P型子柱和底部对应的所述第一P型子柱相接触并纵向叠加形成P型柱；由所述第二N型子柱和底部对应的所述第一N型子柱纵向叠加形成N型柱；由所述P型柱和所述N型柱交替排列形成由所述第一超结子结构和所述第二超结子结构叠加而成的超结结构；
由一个所述P型柱和一个相邻的所述N型柱形成一个超结单元结构；
所述第一子沟槽和所述第二子沟槽中，至少一个为顶部开口大于底部开口的侧面倾斜的沟槽；
所述第一P型子柱的顶部宽度大于所述第一N型子柱的顶部宽度，所述第二P型子柱的顶部宽度大于所述第二N型子柱的顶部宽度，所述第一P型子柱的顶部宽度和所述第一N型子柱的顶部宽度的差值或所述第二P型子柱的顶部宽度和所述第二N型子柱的顶部宽度的差值越大，在保证所述超结单元电荷平衡的条件下所述P型柱的掺杂浓度越低以及所述N型柱的掺杂浓度越高，所述P型柱的掺杂浓度越低，越有利于一致性的提高；所述N型柱的掺杂浓度越高，导通电阻的温度敏感性越低，有利于器件的温度应用范围增加；
在所述超结单元结构中，所述P型柱和所述N型柱之间的电荷平衡根据使器件反偏时使整个所述超结单元结构中仅在一个纵向位置具有最大电场强度并使最大电场强度对应的纵向位置为击穿位置，从而提高器件性能的一致性。
2.如权利要求1所述的超结结构，其特征在于：所述第一子沟槽为顶部开口大于底部开口的侧面倾斜的沟槽，所述第二子沟槽为顶部开口大于底部开口的侧面倾斜的沟槽，所述第二子沟槽的底部表面位于所述第一子沟槽的顶部表面内；
在所述超结单元结构中，所述P型柱和所述N型柱之间的电荷平衡设置为：
所述第一超结子结构的顶部位置处所述第一P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化或者所述第二超结子结构的底部位置处所述第二P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化，使所述超结结构反偏时所述P型柱的最大电场强度位置趋于所述第一P型子柱和所述第二P型子柱的接触位置，提高器件性能的一致性；
所述第二超结子结构的底部位置之上各纵向位置处的所述第二P型子柱的P型掺杂总量大于同一水平位置的所述第二N型子柱的N型掺杂总量，改善所述第二超结子结构的底部位置之上的区域在雪崩击穿时的电荷平衡。
3.如权利要求2所述的超结结构，其特征在于：所述第二超结子结构的底部位置具有最佳电荷平衡，所述第一超结子结构的顶部位置具有最佳电荷平衡；
或者，所述第二超结子结构的底部位置具有最佳电荷平衡，所述第一超结子结构的顶部位置处所述第一P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化；
或者，所述第一超结子结构的顶部位置具有最佳电荷平衡，所述第二超结子结构的底部位置处所述第二P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化；
或者，所述第一超结子结构的顶部位置以下各位置处的所述第一P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化。
4.如权利要求3所述的超结结构，其特征在于：当所述第一超结子结构的顶部位置以下各位置处的所述第一P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化时，所述第一P型子柱的各位置处的掺杂浓度均匀，从底部到顶部所述第一N型子柱的各位置处的掺杂浓度逐渐增加。
5.如权利要求2所述的超结结构，其特征在于：所述第一超结子结构的顶部位置以下各位置处的所述第一P型子柱的P型掺杂总量小于同一水平位置的所述第一N型子柱的N型掺杂总量，改善所述第一超结子结构的顶部位置之下的区域在雪崩击穿时的电荷平衡。
6.如权利要求5所述的超结结构，其特征在于：所述第一P型子柱的各位置处的掺杂浓度均匀，所述第一N型子柱的各位置处的掺杂浓度均匀。
7.如权利要求2所述的超结结构，其特征在于：所述第二P型子柱的各位置处的掺杂浓度均匀，所述第二N型子柱的各位置处的掺杂浓度均匀。
8.如权利要求1所述的超结结构，其特征在于：所述第一子沟槽为顶部开口大于底部开口的侧面倾斜的沟槽，所述第二子沟槽的侧面垂直，所述第二子沟槽的宽度等于所述第一子沟槽的顶部开口的宽度，所述第二子沟槽的底部表面和所述第一子沟槽的顶部表面对齐；
所述第一超结子结构的顶部位置处所述第一P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化，所述第一P型子柱的各位置处的掺杂浓度均匀，所述第一N型子柱的各位置处的掺杂浓度均匀；
所述第二超结子结构的在纵向上的各位置处的所述第二P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化。
9.如权利要求1所述的超结结构，其特征在于：所述第二子沟槽为顶部开口大于底部开口的侧面倾斜的沟槽，所述第一子沟槽的侧面垂直，所述第一子沟槽的宽度等于所述第二子沟槽的底部开口的宽度，所述第二子沟槽的底部表面和所述第一子沟槽的顶部表面对齐；
所述第一超结子结构的在纵向上的各位置处的所述第一P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化；
所述第二超结子结构的底部位置处所述第二P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化，所述第二P型子柱的各位置处的掺杂浓度均匀，所述第二N型子柱的各位置处的掺杂浓度均匀。
10.如权利要求1所述的超结结构，其特征在于：所述第一子沟槽为顶部开口大于底部开口的侧面倾斜的沟槽，所述第二子沟槽为顶部开口大于底部开口的侧面倾斜的沟槽，所述第二子沟槽的底部表面位于所述第一子沟槽的顶部表面内；在所述超结单元结构中，所述P型柱和所述N型柱之间的电荷平衡设置为：
所述第一超结子结构的趋于纵向中心位置处所述第一P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化，在所述超结单元结构反偏时所述第一超结子结构中的最大电场强度位于趋于纵向中心位置处且具有第一值；
所述超结单元结构反偏时所述第二超结子结构中的最大电场强度值为第二值，所述第一值大于第二值使整个所述超结单元结构在反偏时的最大电场强度为第一值且位于所述第一超结子结构的趋于纵向中心位置处并使各所述超结单元结构的击穿位置趋于所述第一超结子结构的纵向中心位置处，使所述超结结构中各所述超结单元结构的击穿位置稳定并从而提高器件的一致性。
11.如权利要求10所述的超结结构，其特征在于：所述第一超结子结构的所述第一P型子柱和相邻的所述第一N型子柱的整体电荷平衡，所述第一P型子柱的掺杂浓度均匀，所述第一N型子柱的掺杂浓度均匀；
所述第二超结子结构的所述第二P型子柱和相邻的所述第二N型子柱的整体电荷平衡，所述第二P型子柱的掺杂浓度均匀，所述第二N型子柱的掺杂浓度均匀；所述第二超结子结构的趋于纵向中心位置处所述第二P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化，在所述超结单元结构反偏时所述第二超结子结构中的最大电场强度位于趋于纵向中心位置处；
所述第一超结子结构的纵向厚度比所述第二超结子结构的纵向厚度大10微米以上，所述超结结构反偏时，从底部向上，所述第一超结子结构的电场强度的变化速率大于等于所述第二超结子结构的电场强度的变化速率，并结合所述第一超结子结构的纵向厚度和所述第二超结子结构的纵向厚度的设置保证第一值大于第二值且保证各所述超结单元结构在反偏时击穿位置趋于所述第一超结子结构的纵向中心位置处。
12.如权利要求11所述的超结结构，其特征在于：所述第一子沟槽的侧面倾角小于等于所述第二子沟槽的侧面倾角，所述第二N型子柱的掺杂浓度小于等于所述第一N型子柱的掺杂浓度，所述超结结构反偏时，从底部向上，所述第一超结子结构的电场强度的变化速率大于等于所述第二超结子结构的电场强度的变化速率。
13.如权利要求10所述的超结结构，其特征在于：所述第一超结子结构的所述第一P型子柱和相邻的所述第一N型子柱的整体电荷平衡，所述第一P型子柱的掺杂浓度均匀，所述第一N型子柱的掺杂浓度均匀；
在所述第二超结子结构的纵向上的各位置处，位于同一位置对于的水平线上的所述第二P型子柱在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化；
所述第一超结子结构的纵向厚度比所述第二超结子结构的纵向厚度大10微米以上，所述超结结构反偏时，所述第二超结子结构的电场强度在所述第二超结子结构和所述第一超结子结构的接触区域之上的区域中保持稳定，从底部向上，所述第一超结子结构的电场强度的变化速率大于所述第二超结子结构的电场强度的变化速率，并结合所述第一超结子结构的纵向厚度和所述第二超结子结构的纵向厚度的设置保证第一值大于第二值且保证各所述超结单元结构在反偏时击穿位置趋于所述第一超结子结构的纵向中心位置处。
14.如权利要求1所述的超结结构，其特征在于：在纵向上各水平位置处的所述P型柱的宽度大于所述N型柱的宽度。
15.一种超结结构的制造方法，其特征在于，包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底表面形成第一N型子外延层；
步骤二、在所述第一N型子外延层表面形成由第一氧化层、第二氮化层和第三氧化层叠加形成的硬质掩模层；
步骤三、光刻定义出第一子沟槽的形成区域，依次对所述硬质掩模层和所述第一N型子外延层进行刻蚀形成所述第一子沟槽，所述第一子沟槽的底部表面位于所述第一N型子外延层的底部表面之上；
步骤四、去除所述第三氧化层和所述第二氮化层并保留的全部或部分厚度的所述第一氧化层；
步骤五、采用外延生长工艺在所述第一子沟槽中填充第一P型子外延层，所述第一P型子外延层还延伸到所述第一子沟槽外；
步骤六、采用化学机械研磨工艺将所述第一子沟槽外的所述第一P型子外延层去除，之后再将所述第一氧化层去除；
由填充于第一子沟槽中的第一P型子外延层组成第一P型子柱，位于各所述第一子沟槽之间的第一N型子外延层组成第一N型子柱；由所述第一P型子柱和所述第一N型子柱交替排列形成第一超结子结构；
步骤七、在形成有所述第一超结子结构的所述第一N型子外延层的表面形成第二N型子外延层，之后重复步骤二至六的工艺在所述第二N型子外延层中形成第二子沟槽以及在所述第二子沟槽中填充第二P型子外延层形成第二P型子柱；
所述第二子沟槽叠加在对应的所述第一子沟槽之上并保证将对应的所述第一P型子柱的顶部表面暴露；由所述第二P型子柱之间的所述第二N型子外延层组成第二N型子柱；由第二P型子柱和第二N型子柱交替排列形成第二超结子结构；
所述第二P型子柱和底部对应的所述第一P型子柱相接触并纵向叠加形成P型柱；由所述第二N型子柱和底部对应的所述第一N型子柱纵向叠加形成N型柱；由所述P型柱和所述N型柱交替排列形成由所述第一超结子结构和所述第二超结子结构叠加而成的超结结构；
由一个所述P型柱和一个相邻的所述N型柱形成一个超结单元结构；
所述第一子沟槽和所述第二子沟槽中，至少一个为顶部开口大于底部开口的侧面倾斜的沟槽；
所述第一P型子柱的顶部宽度大于所述第一N型子柱的顶部宽度，所述第二P型子柱的顶部宽度大于所述第二N型子柱的顶部宽度，所述第一P型子柱的顶部宽度和所述第一N型子柱的顶部宽度的差值或所述第二P型子柱的顶部宽度和所述第二N型子柱的顶部宽度的差值越大，在保证所述超结单元电荷平衡的条件下所述P型柱的掺杂浓度越低以及所述N型柱的掺杂浓度越高，所述P型柱的掺杂浓度越低，越有利于一致性的提高；所述N型柱的掺杂浓度越高，导通电阻的温度敏感性越低，有利于器件的温度应用范围增加；
在所述超结单元结构中，所述P型柱和所述N型柱之间的电荷平衡根据使器件反偏时使整个所述超结单元结构中仅在一个纵向位置具有最大电场强度并使最大电场强度对应的纵向位置为击穿位置，从而提高器件性能的一致性。
CN201811546193.5A 2018-12-18 2018-12-18 超结结构及其制造方法 Active CN111341829B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811546193.5A CN111341829B (zh) 2018-12-18 2018-12-18 超结结构及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811546193.5A CN111341829B (zh) 2018-12-18 2018-12-18 超结结构及其制造方法

Publications (2)

Publication Number Publication Date
CN111341829A CN111341829A (zh) 2020-06-26
CN111341829B true CN111341829B (zh) 2022-08-30

Family

ID=71181334

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811546193.5A Active CN111341829B (zh) 2018-12-18 2018-12-18 超结结构及其制造方法

Country Status (1)

Country Link
CN (1) CN111341829B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111799323A (zh) * 2020-07-21 2020-10-20 苏州华太电子技术有限公司 超级结绝缘栅双极型晶体管结构及其制作方法
CN113488388A (zh) * 2021-06-07 2021-10-08 西安电子科技大学 一种沟槽栅超结vdmosfet半导体器件及其制备方法
CN113488389B (zh) * 2021-06-07 2022-11-11 西安电子科技大学 一种沟槽栅双层超结vdmosfet半导体器件及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1356729A (zh) * 2000-11-27 2002-07-03 株式会社东芝 半导体器件
CN101465370A (zh) * 2007-12-17 2009-06-24 株式会社电装 具有超级结的半导体器件
CN104124276A (zh) * 2014-08-11 2014-10-29 肖胜安 一种超级结器件及其制作方法
CN104779293A (zh) * 2015-04-17 2015-07-15 上海华虹宏力半导体制造有限公司 沟槽型超级结器件的制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4240752B2 (ja) * 2000-05-01 2009-03-18 富士電機デバイステクノロジー株式会社 半導体装置
CN1823421B (zh) * 2003-08-20 2010-04-28 株式会社电装 垂直型半导体装置
CN105957896B (zh) * 2016-06-24 2019-02-05 上海华虹宏力半导体制造有限公司 超结功率器件及其制造方法
CN107994074B (zh) * 2016-10-26 2021-06-08 深圳尚阳通科技有限公司 沟槽栅超结器件及其制造方法
CN108258027A (zh) * 2016-12-28 2018-07-06 苏州东微半导体有限公司 一种超级结功率晶体管及其制备方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1356729A (zh) * 2000-11-27 2002-07-03 株式会社东芝 半导体器件
CN101465370A (zh) * 2007-12-17 2009-06-24 株式会社电装 具有超级结的半导体器件
CN104124276A (zh) * 2014-08-11 2014-10-29 肖胜安 一种超级结器件及其制作方法
CN104779293A (zh) * 2015-04-17 2015-07-15 上海华虹宏力半导体制造有限公司 沟槽型超级结器件的制造方法

Also Published As

Publication number Publication date
CN111341829A (zh) 2020-06-26

Similar Documents

Publication Publication Date Title
US20230197775A1 (en) Semiconductor device having a super junction structure and method of manufacturing the same
US7948033B2 (en) Semiconductor device having trench edge termination structure
KR101296922B1 (ko) 전하 균형 전계 효과 트랜지스터
US6693338B2 (en) Power semiconductor device having RESURF layer
EP1168455B1 (en) Power semiconductor switching element
US6979862B2 (en) Trench MOSFET superjunction structure and method to manufacture
US6787872B2 (en) Lateral conduction superjunction semiconductor device
CN109166922B (zh) 一种沟槽型超结功率终端结构及其制备方法
CN111341829B (zh) 超结结构及其制造方法
KR20140031917A (ko) 전력 소자들을 위한 슈퍼정션 구조물 및 제조방법들
CN112786677B (zh) 超结器件及其制造方法
JP5687582B2 (ja) 半導体素子およびその製造方法
CN111341830B (zh) 超结结构及其制造方法
CN112864219A (zh) 超结器件及其制造方法
CN111341828B (zh) 超结结构及其制造方法
CN107342226B (zh) 超小单元尺寸纵向超结半导体器件的制造方法
JP2019102761A (ja) 半導体装置および半導体装置の製造方法
CN111370494A (zh) 超结器件
CN104037206A (zh) 超级结器件及制造方法
CN115566039A (zh) 超结器件及其制造方法
CN111200007B (zh) 超结器件及其制造方法
JP2018010983A (ja) 半導体装置およびその製造方法
KR101361067B1 (ko) 수퍼 정션 금속 산화물 반도체 전계 효과 트랜지스터의 제조 방법
CN107195685B (zh) 超级结器件的制造方法
CN111200010B (zh) 超结器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder

Address after: 518057 unit 601-602, building B, tefa information port, No.2 Kefeng Road, high tech Zone, Nanshan District, Shenzhen City, Guangdong Province

Patentee after: Shenzhen Shangyangtong Technology Co.,Ltd.

Address before: 518057 unit 601-602, building B, tefa information port, No.2 Kefeng Road, high tech Zone, Nanshan District, Shenzhen City, Guangdong Province

Patentee before: SHENZHEN SANRISE-TECH Co.,Ltd.

CP01 Change in the name or title of a patent holder