CN104037206A - 超级结器件及制造方法 - Google Patents

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Abstract

本发明公开了一种超级结器件，P型半导体薄层分成两层，底层由P型离子注入区组成、顶层由填充于深沟槽中的P型硅组成，整个P型薄层的深度由底层的底部表面和顶层的顶部表面之间的纵向距离决定，消除了深沟槽的深度变化对P型薄层的深度的影响，能使P型薄层的深度得到精确控制并提高其深度的均一性，能提高器件的击穿电压；能使深沟槽的深度变化范围由底层的P型离子注入区的深度决定，能大大扩大深沟槽的工艺窗口，降低了工艺的复杂度和工艺成本，能满足P型和N型半导体薄层的载流子浓度不断提高的要求，能够采用高浓度的N型外延层并能获得更低比导通电阻的超级结器件。本发明还公开了一种超级结器件的制造方法。

Description

超级结器件及制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种超级结器件；本发明还涉及一种超级结器件的制造方法。
背景技术
超级结器件采用新的耐压层结构即利用一系列的交替排列的P型和N型半导体薄层来在截止状态下在较低电压下就将由P型和N型半导体薄层组成的P型N型区耗尽,实现电荷相互补偿,从而使P型N型区在高掺杂浓度下能实现高的击穿电压，从而同时获得低导通电阻和高击穿电压,打破传统功率器件理论极限。
采用了交替排列的P型和N型半导体薄层的超级结结构的MOSFET（金属-氧化层-半导体-场效晶体管）器件为超级结MOSFET，如图1所示，为现有超级结NMOSFET即N型MOSFET器件示意图，现有超级结NMOSFET器件包括：N+基片101，该基片101可以为硅衬底；形成于基片101上的N型外延层102；形成于N型外延层102中的交替排列的P型半导体薄层103和N型半导体薄层组成的超级结结构，其中P型半导体薄层103由填充于深沟槽中的P型硅组成，N型半导体薄层由P型半导体薄层103之间的N型外延层102组成，图1中P型半导体薄层103只画出了两个，实际P型半导体薄层103有多个，并按照交替排列方式周期排列在图1中的两个P型半导体薄层103的两侧；形成于所述N型外延层102顶部的P型阱区104；栅极结构，图1中的栅极结构为一沟槽栅结构，栅极结构由形成于栅沟槽表面的栅介质层105和填充于栅沟槽中的栅多晶硅106组成；N+掺杂的源区107；层间膜108；掺杂区109穿透源区107并和P型半导体薄层103连接，掺杂区109为重掺杂用于实现将源区107和P型半导体薄层103和P型阱区104引出并和金属形成欧姆接触；源区107、P型半导体薄层103和P型阱区104通过金属接触孔110和正面金属111连接，在正面金属111中引出源极和栅极。在基片101的背面形成有背面金属112，背面金属112引出漏极。
由图1可知，交替的P型半导体薄层103与N型半导体薄层的形成工艺中，P型半导体薄层103是采用深沟槽填充式工艺形成，即先在N型外延层102上开出深沟槽，之后通过硅填充的工艺在深沟槽中填入P型硅。为了获得更低的比导通电阻，需要提高通导电的类型的掺杂浓度即提高P型半导体薄层103与N型半导体薄层的掺杂浓度，但浓度越高，器件特性如击穿电压对工艺敏感度就越高即浓度越高时，工艺的细微变化都会对击穿电压造成很大的影响。从工艺方面，采用步进不断缩小的深沟槽结构能扩大一些工艺窗口即降低器件特性对工艺的敏感度，但由于导电类型的N型载流子会部分被邻近P型杂质所耗尽，耗尽部分载流子如果占了N型载流子的比例过高，器件的比导通电阻就会增大，所以深沟槽的步进也不能太小；同时，小的步进带来了深沟槽的高宽比提高，增加了刻蚀工艺和硅填充工艺的难度。因此，在保证深沟槽的步进满足要求以及N型半导体薄层具有高浓度的载流子条件下，就对深沟槽刻蚀工艺的深度，宽度和倾斜角等条体提出了很高的要求，在采用载流子浓度高于1E16CM-3的（对应电导率为1欧姆·厘米）的N型外延层时，对击穿电压600伏以上的器件，就要求深沟槽深度也即P型半导体薄层103的变化范围在35±1微米之内，即深沟槽的深度的均匀性要求保持在正负1微米的范围内，这个工艺窗口太小，采用现有工艺和设备条件根本无法实现深沟槽的深度的变化范围保持在1微米以内，所以现有工艺条件也就无法实现高载流子浓度的P型半导体薄层和N型半导体薄层的交替排列结构。而随着N型半导体薄层也即N型外延层102的载流子浓度的进一步的提高以获得更低的比导通电阻，深沟槽的深度变化范围越小，如当采用的N型外延层102的浓度高于2.5欧姆·厘米时，深沟槽的深度每变化1微米，器件的击穿电压将变化10伏以上，所以N型外延层102的载流子浓度越高、深沟槽的深度变化范围越小，所以对工艺和设备的要求会越来越高。因此如何在采用高浓度的外延条件下，扩大工艺窗口，就成为一个很大的问题。
发明内容
本发明所要解决的技术问题是提供一种超级结器件，能提高半导体薄层的载流子浓度，降低器件的比导通电阻，并能扩大形成半导体薄层的深沟槽工艺的工艺窗口。为此，本发明还提供一种超级结器件的制造方法。
为解决上述技术问题，本发明提供的超级结器件形成于N+基片上，所述基片上形成有N型外延层，超级结器件包括形成于所述N型外延层中的交替排列的P型半导体薄层和N型半导体薄层，所述N型外延层由依次形成于所述基片上的第一N型外延层和第二N型外延层组成，在所述第一N型外延层中形成有交替排列的第一P型半导体薄层和第一N型半导体薄层，在所述第二N型外延层中形成有交替排列的第二P型半导体薄层和第二N型半导体薄层。
所述第一P型半导体薄层由形成于所述第一N型外延层中的P型离子注入区组成，所述第一N型半导体薄层由位于各所述第一P型半导体薄层之间的所述第一N型外延层组成、或者所述第一N型半导体薄层由位于各所述第一P型半导体薄层之间的所述第一N型外延层经N型离子注入掺杂后组成；所述第一P型半导体薄层的底部表面和所述基片顶部表面相隔一纵向距离一，该纵向距离一大于所述基片中的杂质经过外扩的距离。
在所述第二N型外延层中形成有深沟槽，所述第二P型半导体薄层由填充于所述深沟槽中的P型硅组成，所述第二N型半导体薄层由位于各所述第二P型半导体薄层之间的所述第二N型外延层组成。
各所述第二P型半导体薄层的底部和对应的所述第一P型半导体薄层相接触并组成所述P型半导体薄层，各所述第二N型半导体薄层的底部和对应的所述第一N型半导体薄层相接触并组成所述N型半导体薄层；各所述P型半导体薄层的深度由所对应的所述第二P型半导体薄层的顶部表面和所述第一P型半导体薄层的底部表面的纵向距离二决定，各所述第二P型半导体薄层的底部表面位置能够位于所述第一P型半导体薄层的顶部表面和底部表面之间任何位置处。
进一步的改进是，所述第一N型外延层为均匀掺杂；或者，从所述基片表面往上，所述第一N型外延层的掺杂浓度递减；或者，所述第一N型外延层由多层第一N型外延子层组成，每一层所述第一N型外延子层的掺杂均匀，从所述基片表面往上相邻的所述第一N型外延子层的掺杂浓度递减。
进一步的改进是，在所述第一N型外延层的底部表面和所述基片顶部表面之间还插入有第一本征外延层，在所述第一本征外延层中的部分区域进行了N型离子注入掺杂并形成第一N型区，所述第一本征外延层的厚度小于所述纵向距离一；所述第一本征外延层的本征区部分的掺杂浓度为所述第一N型区的掺杂浓度的1/2以下并用于提高超级结器件的抗电流冲击能力。
进一步的改进是，各所述P型半导体薄层所对应的所述第二P型半导体薄层的中心轴和所述第一P型半导体薄层的中心轴对准；或者各所述P型半导体薄层所对应的所述第二P型半导体薄层的中心轴和所述第一P型半导体薄层的中心轴有一定横向偏差，该横向偏差的最大值要求保证两个相邻的所述P型半导体薄层之间的所述N型半导体薄层的最窄宽度为最大宽度的1/3以上。
进一步的改进是，填充于所述深沟槽中的所述P型硅为P型外延硅。
为解决上述技术问题，本发明提供的超级结器件的制造方法采用如下步骤形成交替排列的P型半导体薄层和N型半导体薄层：
步骤一、在N＋基片上进行外延生长形成第一N型外延层。
步骤二、通过光刻工艺在所述第一N型外延层中定义出P型半导体薄层形成区域，在所述第一N型外延层的所述P型半导体薄层形成区域中进行P型离子注入形成第一P型半导体薄层；所述第一P型半导体薄层的底部表面和所述基片顶部表面相隔一纵向距离一，该纵向距离一大于所述基片中的杂质经过外扩的距离。
由位于各所述第一P型半导体薄层之间的所述第一N型外延层组成第一N型半导体薄层；或者通过对位于各所述第一P型半导体薄层之间的所述第一N型外延层进行N型离子注入形成所述第一N型半导体薄层；所述第一P型半导体薄层和所述第一N型半导体薄层在所述第一N型外延层中形成交替排列的结构。
步骤三、在形成有交替排列的所述第一P型半导体薄层和所述第一N型半导体薄层的所述第一N型外延层上进行外延生长形成第二N型外延层。
步骤四、通过光刻工艺在所述第二N型外延层中定义出P型半导体薄层形成区域，对所述第二N型外延层进行刻蚀在所述P型半导体薄层形成区域形成深沟槽；各所述深沟槽的底部表面位置能够位于所述第一P型半导体薄层的顶部表面和底部表面之间任何位置处。
步骤五、在所述深沟槽中填充P型硅形成第二P型半导体薄层；由位于各所述第二P型半导体薄层之间的所述第二N型外延层组成第二N型半导体薄层，所述第二P型半导体薄层和所述第二N型半导体薄层在所述第二N型外延层中形成交替排列的结构；各所述第二P型半导体薄层的底部和对应的所述第一P型半导体薄层相接触并组成P型半导体薄层，各所述第二N型半导体薄层的底部和对应的所述第一N型半导体薄层相接触并组成N型半导体薄层；各所述P型半导体薄层的深度由所对应的所述第二P型半导体薄层的顶部表面和所述第一P型半导体薄层的底部表面的纵向距离二决定。
进一步的改进是，所述第一N型外延层为均匀掺杂；或者，从所述基片表面往上，所述第一N型外延层的掺杂浓度递减；或者，所述第一N型外延层由多层第一N型外延子层组成，每一层所述第一N型外延子层的掺杂均匀，从所述基片表面往上相邻的所述第一N型外延子层的掺杂浓度递减。
进一步的改进是，步骤一中还插入有形成第一本征外延层的步骤，步骤一由如下分步骤组成：
步骤11、在所述N+基片顶部表面上形成第一本征外延层；所述第一本征外延层的厚度小于所述纵向距离一。
步骤12、通过光刻和N型离子注入工艺在所述第一本征外延层的部分区域中形成第一N型区；所述第一本征外延层的本征区部分的掺杂浓度为所述第一N型区的掺杂浓度的1/2以下并用于提高超级结器件的抗电流冲击能力。
步骤13、在形成有所述第一N型区的所述第一本征外延层顶部表面形成所述第一N型外延层。
进一步的改进是，各所述P型半导体薄层所对应的所述第二P型半导体薄层的中心轴和所述第一P型半导体薄层的中心轴对准；或者各所述P型半导体薄层所对应的所述第二P型半导体薄层的中心轴和所述第一P型半导体薄层的中心轴有一定横向偏差，该横向偏差的最大值要求保证两个相邻的所述P型半导体薄层之间的所述N型半导体薄层的最窄宽度为最大宽度的1/3以上。
进一步的改进是，步骤五中采用外延生长工艺在所述深沟槽中填充所述P型硅，所述P型硅为P型外延硅。
本发明通过将P型半导体薄层分成两层，底层由P型离子注入区组成、顶层由填充于深沟槽中的P型硅组成，从而整个P型半导体薄层的深度由底层的底部表面和顶层的顶部表面之间的纵向距离决定，从而消除了深沟槽的深度变化对P型半导体薄层的深度的影响，能使P型半导体薄层的深度得到精确控制，提高了P型半导体薄层的深度的均一性，最后能提高器件的击穿电压；本发明能使深沟槽的深度变化范围由底层的P型离子注入区的深度决定，该变化范围容易调节，能大大扩大深沟槽的工艺窗口，降低了工艺的复杂度和工艺成本，并能满足P型和N型半导体薄层的载流子浓度不断提高的要求，从而能够采用高浓度的N型外延层并能获得更低比导通电阻的超级结器件。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有超级结NMOSFET器件示意图；
图2是本发明实施例一超级结器件示意图；
图3是本发明实施例二超级结器件示意图；
图4是本发明实施例三超级结器件示意图；
图5A-图5D是本发明实施例一超级结器件的制造方法制造过程中的器件示意图。
具体实施方式
图2是本发明实施例一超级结器件示意图；本发明实施例一超级结器件为击穿电压为600V的超级结NMOSFET器件，本发明实施例一超级结器件包括：
N+基片1上，所述基片1为一硅衬底基片。所述基片1的电阻率为0.001欧姆·厘米～0.003欧姆·厘米。
所述基片1上形成有N型外延层。所述N型外延层由依次形成于所述基片1上的第一N型外延层21和第二N型外延层22组成。所述第一N型外延层21为均匀掺杂如掺杂浓度为1欧姆·厘米；所述第二N型外延层22的掺杂浓度也为1欧姆·厘米，所述第一N型外延层21的厚度为15微米，所述第二N型外延层21的厚度为30微米。在其它实施例中，从所述基片1表面往上，所述第一N型外延层21的掺杂浓度也能呈递减结构。
超级结结构包括：
形成于所述N型外延层中的交替排列的P型半导体薄层和N型半导体薄层，在所述第一N型外延层21中形成有交替排列的第一P型半导体薄层3和第一N型半导体薄层，在所述第二N型外延层22中形成有交替排列的第二P型半导体薄层4和第二N型半导体薄层。
所述第一P型半导体薄层3由形成于所述第一N型外延层21中的P型离子注入区组成，所述第一N型半导体薄层由位于各所述第一P型半导体薄层3之间的所述第一N型外延层21组成、或者所述第一N型半导体薄层由位于各所述第一P型半导体薄层3之间的所述第一N型外延层21经N型离子注入掺杂后组成；所述第一P型半导体薄层3的底部表面和所述基片1顶部表面相隔一纵向距离一T1，该纵向距离一T1大于所述基片1中的杂质经过外扩的距离，外扩的距离为所述基片1中的杂质经过形成器件的整个工艺过程中在高温作用下热扩散的距离。
在所述第二N型外延层22中形成有深沟槽，所述第二P型半导体薄层4由填充于所述深沟槽中的P型硅组成，较佳为，填充于所述深沟槽中的所述P型硅为P型外延硅。所述第二N型半导体薄层由位于各所述第二P型半导体薄层4之间的所述第二N型外延层22组成。
各所述第二P型半导体薄层4的底部和对应的所述第一P型半导体薄层3相接触并组成所述P型半导体薄层，各所述第二N型半导体薄层的底部和对应的所述第一N型半导体薄层相接触并组成所述N型半导体薄层。本发明实施例中，各所述P型半导体薄层所对应的所述第二P型半导体薄层4的中心轴和所述第一P型半导体薄层3的中心轴对准。
各所述P型半导体薄层的深度由所对应的所述第二P型半导体薄层4的顶部表面和所述第一P型半导体薄层3的底部表面的纵向距离二决定，各所述第二P型半导体薄层4的底部表面位置能够位于所述第一P型半导体薄层3的顶部表面和底部表面之间任何位置处，即所述深沟槽的深度变化的工艺窗口由所述第一P型半导体薄层3的深度T2决定，从而扩大了深沟槽的工艺窗口。
还包括如下结构：
P型阱区5，形成于所述第二N型外延层22的顶部。
栅极结构，本发明实施例采用沟槽式栅极结构，栅极结构包括栅沟槽，形成于栅沟槽内部表面的栅介质层6，填充于所述栅沟槽中的多晶硅栅7。较佳为：所述栅介质层6为氧化膜，厚度为所述多晶硅栅7的厚度为
N+掺杂的源区8，形成于所述P型阱区5中。所述P型阱区5将所述源区8和所述第二N型外延层22隔开。被所述多晶硅栅7所覆盖的所述P型阱区5用于形成沟道实现所述源区8和所述第二N型外延层22之间的电连接。
层间膜9，形成于所述第二N型外延层22的表面上，用于实现器件和金属层之间的隔离。所述层间膜9的厚度为
P+区10，形成于接触孔11的下方，P+区10穿过所述源区8和所述P型阱区5相连接，所述P+区10用于实现所述源区8和所述P型阱区5和填充于所述接触孔11中的金属形成欧姆接触。
正面金属12，和接触孔11连接，用于从正面引出源极、栅极。所述正面金属12的厚度为
背面金属13，形成于所述基片1的背面，所述基片1为漏区，所述背面金属13用于引出漏极。
如图3所示，是本发明实施例二超级结器件示意图；本发明实施例二超级结器件和实施例一的区别之处是，本发明实施例二超级结器件中的所述第一N型外延层21由多层第一N型外延子层组成，每一层所述第一N型外延子层分别掺杂均匀，从所述基片1表面往上相邻的所述第一N型外延子层的掺杂浓度递减。图3中标出了两层第一N型外延子层，即第一N型外延子层21a和21b，第一N型外延子层21a的掺杂浓度小于第一N型外延子层21b的掺杂浓度，且第一N型外延子层21a的厚度为8微米、掺杂浓度为0.8欧姆·厘米，第一N型外延子层21b的厚度为7微米、掺杂浓度为1欧姆·厘米。在本发明实施例二中，所述第一N型外延层21直接通过外延生长时进行在位N型掺杂。在其它实施例中，可以先进行在位N型掺杂形成第一N型外延子层21a，之后形成本征掺杂或电阻率高于20欧姆·厘米的第一N型外延子层21b，之后再对第一N型外延子层21b进行离子注入掺杂。
如图4所示，是本发明实施例三超级结器件示意图；本发明实施例三超级结器件和实施例一的区别之处是，本发明实施例三超级结器件的各所述P型半导体薄层所对应的所述第二P型半导体薄层4的中心轴和所述第一P型半导体薄层3的中心轴有一定横向偏差，该横向偏差的最大值要求保证两个相邻的所述P型半导体薄层之间的所述N型半导体薄层的最窄宽度W1为最大宽度W2的1/3以上。
本发明实施例四也请参考图1所示，本发明实施例四超级结器件和实施例一的区别之处是，在所述第一N型外延层21的底部表面和所述基片1顶部表面之间还插入有第一本征外延层，在所述第一本征外延层中的部分区域进行了N型离子注入掺杂并形成第一N型区，所述第一本征外延层的厚度小于所述纵向距离一T1；所述第一本征外延层的本征区部分的掺杂浓度为所述第一N型区的掺杂浓度的1/2以下。所述第一N型区的较高的掺杂浓度用于实现作为漏区的所述基片1和作为漂移区的所述第一N型外延层21和所述第二N型外延层22之间的导通，所述第一本征外延层的本征区部分的较高的电阻率则用于提高超级结器件的抗电流冲击能力，从而提高器件的可靠性。
如图5A至图5D所示，是本发明实施例一超级结器件的制造方法制造过程中的器件示意图。本发明实施例一方法制造的超级结器件为击穿电压为600V的超级结NMOSFET器件，本发明实施例一超级结器件的制造方法采用如下步骤形成交替排列的P型半导体薄层和N型半导体薄层：
步骤一、如图5A所示，在N＋基片1上进行外延生长形成第一N型外延层21。所述基片1为一硅衬底基片。所述基片1的电阻率为0.001欧姆·厘米～0.003欧姆·厘米。
本发明实施例方法中所述第一N型外延层21为均匀掺杂如掺杂浓度为1欧姆·厘米；所述第一N型外延层21的厚度为15微米；所述第一N型外延层21采用外延生长时在位掺杂。
在其它实施例方法中，从所述基片1表面往上，所述第一N型外延层21的掺杂浓度递减。或者，所述第一N型外延层21由多层第一N型外延子层组成，每一层所述第一N型外延子层的掺杂均匀，从所述基片1表面往上相邻的所述第一N型外延子层的掺杂浓度递减。
在其它实施例方法中，所述第一N型外延层21通过先进行外延生长形成本征外延层后，再在所述本征外延层中进行N型离子注入实现掺杂；或者所述第一N型外延层21的部分厚度通过外延生长时进行在位N型掺杂，其它部分厚度通过先进行外延生长形成本征外延层后再在所述本征外延层中进行N型离子注入实现掺杂。
步骤二、如图5A所示，通过光刻工艺在所述第一N型外延层21中定义出P型半导体薄层形成区域，光刻胶14的开口区域即为P型半导体薄层形成区域。
以所述光刻胶14图形为掩膜，在所述第一N型外延层21的所述P型半导体薄层形成区域中进行P型离子注入形成第一P型半导体薄层3；所述第一P型半导体薄层3的底部表面和所述基片1顶部表面相隔一纵向距离一T1，该纵向距离一T1大于所述基片1中的杂质经过外扩的距离。之后去除光刻胶14。
由位于各所述第一P型半导体薄层3之间的所述第一N型外延层21组成第一N型半导体薄层。或者通过对位于各所述第一P型半导体薄层3之间的所述第一N型外延层21进行N型离子注入形成所述第一N型半导体薄层；所述第一P型半导体薄层3和所述第一N型半导体薄层在所述第一N型外延层21中形成交替排列的结构。
步骤三、如图5B所示，在形成有交替排列的所述第一P型半导体薄层3和所述第一N型半导体薄层的所述第一N型外延层21上进行外延生长形成第二N型外延层22。所述第二N型外延层22的掺杂浓度也为1欧姆·厘米，所述第二N型外延层21的厚度为30微米。
在所述第二N型外延层22的顶部表面中形成P型阱区5。
步骤四、如图5B所示，通过光刻工艺在所述第二N型外延层22中定义出P型半导体薄层形成区域，对所述第二N型外延层22进行刻蚀在所述P型半导体薄层形成区域形成深沟槽。具体为：
先在所述第二N型外延层22形成一介质膜15，所述介质膜15用做后续的P型硅的化学机械研磨（CMP）的阻挡层。
在所述介质膜15上涂布光刻胶16。
采用光刻工艺定义出P型半导体薄层形成区域，图5B中光刻胶的开口区域即为P型半导体薄层形成区域。
以所述光刻胶16图形为掩膜依次对所述介质膜15和所述第二N型外延层22进行刻蚀形成所述深沟槽。之后去除光刻胶16。
各所述深沟槽的底部表面位置能够位于所述第一P型半导体薄层3的顶部表面和底部表面之间任何位置处。
各所述深沟槽的中心轴和其底部的所述第一P型半导体薄层3的中心轴对准。或者各所述深沟槽的中心轴和其底部的所述第一P型半导体薄层3的中心轴有一定横向偏差，该横向偏差的最大值要求保证后续形成的两个相邻的P型半导体薄层之间的N型半导体薄层的最窄宽度W1为最大宽度W2的1/3以上，如图4所示。
步骤五、如图5C所示，在所述深沟槽中填充P型硅形成第二P型半导体薄层4，在所述深沟槽中填充的所述P型硅采用外延生长工艺形成，所述P型硅为P型外延硅。如图5D所示，以所述介质膜15为阻挡层，采用CMP工艺将位于所述介质膜15表面的所述P型硅去除，形成仅填充于所述深沟槽中的P型硅，并由填充于所述深沟槽中的P型硅组成所述第二P型半导体薄层4。之后去除所述介质膜15。
由位于各所述第二P型半导体薄层4之间的所述第二N型外延层22组成第二N型半导体薄层，所述第二P型半导体薄层4和所述第二N型半导体薄层在所述第二N型外延层22中形成交替排列的结构；各所述第二P型半导体薄层4的底部和对应的所述第一P型半导体薄层3相接触并组成P型半导体薄层，各所述第二N型半导体薄层的底部和对应的所述第一N型半导体薄层相接触并组成N型半导体薄层；各所述P型半导体薄层的深度由所对应的所述第二P型半导体薄层4的顶部表面和所述第一P型半导体薄层3的底部表面的纵向距离二决定。
如图2所示，之后，利用已经成熟的纵向双扩散金属氧化物半导体（verticaldouble-diffusion metal-oxide-semiconductor，VDMOS）加工工艺完成整个超级结NMOSFET器件的制造，包括如下步骤：
利用光刻刻蚀工艺在所述第二N型外延层22中形成栅沟槽，栅沟槽穿过所述P型阱区5.
依次进行栅介质层6、多晶硅栅7的生长，并回刻，最后形成由栅介质层6和多晶硅栅7组成的栅极结构。较佳为：所述栅介质层6为氧化膜，厚度为所述多晶硅栅7的厚度为
采用光刻和N+注入工艺在所述P型阱区5中形成N+掺杂的源区8。所述P型阱区5将所述源区8和所述第二N型外延层22隔开。被所述多晶硅栅7所覆盖的所述P型阱区5用于形成沟道实现所述源区8和所述第二N型外延层22之间的电连接。
在所述第二N型外延层22的表面上生长形成层间膜9，所述层间膜9用于实现器件和金属层之间的隔离。所述层间膜9的厚度为
采用光刻刻蚀工艺形成接触孔11。
在所述接触孔11下方进行P+注入形成P+区10，P+区10穿过所述源区8和所述P型阱区5相连接，所述P+区10用于实现所述源区8和所述P型阱区5和填充于所述接触孔11中的金属形成欧姆接触。
表面金属成长，在所述接触孔11中填充金属并形成正面金属12，所述正面金属12和接触孔11连接，用于从正面引出源极、栅极。所述正面金属12的厚度为
对所述基片1进行背面减薄，对所述基片1的背面金属化形成背面金属13。所述基片1为漏区，所述背面金属13用于引出漏极。
以上各实施例的超级结器件都是以超级结NMOSFET器件为例进行说明，通过对各掺杂区域的掺杂类型进行对应的变换，利用上述工艺条件能够得到超级结PMOSFET器件。将超级结器件中的交替排列的P型半导体薄层和N型半导体薄层的结构应用到高压二极管器件中，能够得到超级结高压二极管器件。
也请参考图5A所示，本发明实施例二超级结器件的制造方法和本发明实施例一方法的区别之处在于，本发明实施例二方法的步骤一中还插入有形成第一本征外延层的步骤，步骤一由如下分步骤组成：
步骤11、在所述N+基片1顶部表面上形成第一本征外延层；所述第一本征外延层的厚度小于纵向距离一T1。
步骤12、通过光刻和N型离子注入工艺在所述第一本征外延层的部分区域中形成第一N型区；所述第一本征外延层的本征区部分的掺杂浓度为所述第一N型区的掺杂浓度的1/2以下并用于提高超级结器件的抗电流冲击能力。
步骤13、在形成有所述第一N型区的所述第一本征外延层顶部表面形成所述第一N型外延层21。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (10)

1.一种超级结器件，形成于N+基片上，所述基片上形成有N型外延层，超级结器件包括形成于所述N型外延层中的交替排列的P型半导体薄层和N型半导体薄层，其特征在于：所述N型外延层由依次形成于所述基片上的第一N型外延层和第二N型外延层组成，在所述第一N型外延层中形成有交替排列的第一P型半导体薄层和第一N型半导体薄层，在所述第二N型外延层中形成有交替排列的第二P型半导体薄层和第二N型半导体薄层；
所述第一P型半导体薄层由形成于所述第一N型外延层中的P型离子注入区组成，所述第一N型半导体薄层由位于各所述第一P型半导体薄层之间的所述第一N型外延层组成、或者所述第一N型半导体薄层由位于各所述第一P型半导体薄层之间的所述第一N型外延层经N型离子注入掺杂后组成；所述第一P型半导体薄层的底部表面和所述基片顶部表面相隔一纵向距离一，该纵向距离一大于所述基片中的杂质经过外扩的距离；
在所述第二N型外延层中形成有深沟槽，所述第二P型半导体薄层由填充于所述深沟槽中的P型硅组成，所述第二N型半导体薄层由位于各所述第二P型半导体薄层之间的所述第二N型外延层组成；
各所述第二P型半导体薄层的底部和对应的所述第一P型半导体薄层相接触并组成所述P型半导体薄层，各所述第二N型半导体薄层的底部和对应的所述第一N型半导体薄层相接触并组成所述N型半导体薄层；各所述P型半导体薄层的深度由所对应的所述第二P型半导体薄层的顶部表面和所述第一P型半导体薄层的底部表面的纵向距离二决定，各所述第二P型半导体薄层的底部表面位置能够位于所述第一P型半导体薄层的顶部表面和底部表面之间任何位置处。
2.如权利要求1所述的超级结器件，其特征在于：所述第一N型外延层为均匀掺杂；或者，从所述基片表面往上，所述第一N型外延层的掺杂浓度递减；或者，所述第一N型外延层由多层第一N型外延子层组成，每一层所述第一N型外延子层的掺杂均匀，从所述基片表面往上相邻的所述第一N型外延子层的掺杂浓度递减。
3.如权利要求1或2所述的超级结器件，其特征在于：在所述第一N型外延层的底部表面和所述基片顶部表面之间还插入有第一本征外延层，在所述第一本征外延层中的部分区域进行了N型离子注入掺杂并形成第一N型区，所述第一本征外延层的厚度小于所述纵向距离一；所述第一本征外延层的本征区部分的掺杂浓度为所述第一N型区的掺杂浓度的1/2以下并用于提高超级结器件的抗电流冲击能力。
4.如权利要求1所述的超级结器件，其特征在于：各所述P型半导体薄层所对应的所述第二P型半导体薄层的中心轴和所述第一P型半导体薄层的中心轴对准；或者各所述P型半导体薄层所对应的所述第二P型半导体薄层的中心轴和所述第一P型半导体薄层的中心轴有一定横向偏差，该横向偏差的最大值要求保证两个相邻的所述P型半导体薄层之间的所述N型半导体薄层的最窄宽度为最大宽度的1/3以上。
5.如权利要求1所述的超级结器件，其特征在于：填充于所述深沟槽中的所述P型硅为P型外延硅。
6.一种超级结器件的制造方法，其特征在于，采用如下步骤形成交替排列的P型半导体薄层和N型半导体薄层：
步骤一、在N＋基片上进行外延生长形成第一N型外延层；
步骤二、通过光刻工艺在所述第一N型外延层中定义出P型半导体薄层形成区域，在所述第一N型外延层的所述P型半导体薄层形成区域中进行P型离子注入形成第一P型半导体薄层；所述第一P型半导体薄层的底部表面和所述基片顶部表面相隔一纵向距离一，该纵向距离一大于所述基片中的杂质经过外扩的距离；
由位于各所述第一P型半导体薄层之间的所述第一N型外延层组成第一N型半导体薄层；或者通过对位于各所述第一P型半导体薄层之间的所述第一N型外延层进行N型离子注入形成所述第一N型半导体薄层；所述第一P型半导体薄层和所述第一N型半导体薄层在所述第一N型外延层中形成交替排列的结构；
步骤三、在形成有交替排列的所述第一P型半导体薄层和所述第一N型半导体薄层的所述第一N型外延层上进行外延生长形成第二N型外延层；
步骤四、通过光刻工艺在所述第二N型外延层中定义出P型半导体薄层形成区域，对所述第二N型外延层进行刻蚀在所述P型半导体薄层形成区域形成深沟槽；各所述深沟槽的底部表面位置能够位于所述第一P型半导体薄层的顶部表面和底部表面之间任何位置处；
步骤五、在所述深沟槽中填充P型硅形成第二P型半导体薄层；由位于各所述第二P型半导体薄层之间的所述第二N型外延层组成第二N型半导体薄层，所述第二P型半导体薄层和所述第二N型半导体薄层在所述第二N型外延层中形成交替排列的结构；各所述第二P型半导体薄层的底部和对应的所述第一P型半导体薄层相接触并组成P型半导体薄层，各所述第二N型半导体薄层的底部和对应的所述第一N型半导体薄层相接触并组成N型半导体薄层；各所述P型半导体薄层的深度由所对应的所述第二P型半导体薄层的顶部表面和所述第一P型半导体薄层的底部表面的纵向距离二决定。
7.如权利要求6所述的方法，其特征在于：所述第一N型外延层为均匀掺杂；或者，从所述基片表面往上，所述第一N型外延层的掺杂浓度递减；或者，所述第一N型外延层由多层第一N型外延子层组成，每一层所述第一N型外延子层的掺杂均匀，从所述基片表面往上相邻的所述第一N型外延子层的掺杂浓度递减。
8.如权利要求6或7所述的方法，其特征在于：步骤一中还插入有形成第一本征外延层的步骤，步骤一由如下分步骤组成：
步骤11、在所述N+基片顶部表面上形成第一本征外延层；所述第一本征外延层的厚度小于所述纵向距离一；
步骤12、通过光刻和N型离子注入工艺在所述第一本征外延层的部分区域中形成第一N型区；所述第一本征外延层的本征区部分的掺杂浓度为所述第一N型区的掺杂浓度的1/2以下并用于提高超级结器件的抗电流冲击能力；
步骤13、在形成有所述第一N型区的所述第一本征外延层顶部表面形成所述第一N型外延层。
9.如权利要求6所述的方法，其特征在于：各所述P型半导体薄层所对应的所述第二P型半导体薄层的中心轴和所述第一P型半导体薄层的中心轴对准；或者各所述P型半导体薄层所对应的所述第二P型半导体薄层的中心轴和所述第一P型半导体薄层的中心轴有一定横向偏差，该横向偏差的最大值要求保证两个相邻的所述P型半导体薄层之间的所述N型半导体薄层的最窄宽度为最大宽度的1/3以上。
10.如权利要求6所述的方法，其特征在于：步骤五中采用外延生长工艺在所述深沟槽中填充所述P型硅，所述P型硅为P型外延硅。
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