CN102569411A - 半导体器件及其制作方法 - Google Patents

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Abstract

公开了一种半导体器件及其制作方法。该半导体器件包括：衬底，外延层，在衬底上形成，且具有第一导电型，在外延层中形成的多个深阱，多个深阱为与第一导电型相反的第二导电型；在相邻的深阱之间的外延层的顶部中形成的多个沟槽金属氧化物半导体场效应晶体管(MOSFET)单元，外延层的顶部形成为本体区，衬底形成为漏极区；每个沟槽MOSFET单元包括在本体区中形成的源区和浅沟槽栅极，所述浅沟槽栅极的沟槽深度小于相邻的深阱间的距离的二分之一。利用本技术的方案实现了Ron*Qg减小。

Description

半导体器件及其制作方法
技术领域
本技术涉及半导体技术，具体涉及但不限于一种具有超结结构的半导体器件及其制作方法。
背景技术
超结(SJ：Super Junction)结构可以降低Ron(导通电阻)*A(面积)，因此运用超结可以缩小器件的尺寸。通过缩小超结的P型柱或N型柱的宽度，可以进一步降低Ron。这样的缩小器件尺寸的方案用在平面MOSFET(金属氧化物半导体场效应晶体管)器件中时，栅极多晶硅的尺寸需要同时缩小。因此，在平面MOSFET中，可以通过引入超结来降低Ron*Qg(栅极电荷)。这有利于降低栅极驱动电路中的损耗。
但是，当在沟槽MOSFET中使用超结结构时，栅极电荷Qg并不随着立柱的宽度的缩小而缩小，因为当缩小立柱的宽度时，沟槽栅极尺寸没有变化。因此，需要一种能够使得Ron*Qg降低的技术。
发明内容
考虑到现有技术中的一个或多个问题，提出了一种具有超结结构的半导体器件及其制作方法。
根据本技术的实施例，提出了一种半导体器件，包括：衬底，外延层，在所述衬底上形成，且具有第一导电型，在所述外延层中形成的多个深阱，所述多个深阱为与所述第一导电型相反的第二导电型；在相邻的深阱之间的外延层的顶部中形成的多个沟槽金属氧化物半导体场效应晶体管(MOSFET)单元，所述外延层的顶部形成为本体区，所述衬底形成为漏极区；其中，每个所述沟槽MOSFET单元包括在所述本体区中形成的源区和浅沟槽栅极，所述浅沟槽栅极的沟槽深度小于相邻的深阱间的距离的二分之一。
根据本技术的另一实施例，提出了一种半导体器件，包括：衬底，外延层，在所述衬底上形成，且具有第一导电型，在所述外延层中形成的多个深阱，所述多个深阱为与所述第一导电型相反的第二导电型；在相邻的深阱之间的外延层的顶部中形成的多个沟槽金属氧化物半导体场效应晶体管(MOSFET)单元，所述外延层的顶部形成为本体区，所述衬底形成为漏极区；其中，所述深阱将相邻的沟槽MOSFET单元的本体区隔开。
根据本技术的又一实施例，提出了一种制作半导体器件的方法，包括步骤：在衬底上形成具有第一导电型的外延层，在所述外延层中形成多个深阱，所述多个深阱为与所述第一导电型相反的第二导电型；在相邻的深阱之间的外延层的顶部中形成沟槽金属氧化物半导体场效应晶体管(MOSFET)单元，其中所述外延层的顶部形成为本体区，所述衬底形成为漏极区；其中，每个所述沟槽MOSFET单元包括在所述本体区中形成的源区和浅沟槽栅极，所述浅沟槽栅极的沟槽深度小于相邻的深阱间的距离的二分之一。
根据本技术的再一实施例，提出了一种制作半导体器件的方法，包括步骤：在衬底上形成具有第一导电型的外延层，在所述外延层中形成多个深阱，所述多个深阱为与所述第一导电型相反的第二导电型；在相邻的深阱之间的外延层的顶部中形成沟槽金属氧化物半导体场效应晶体管(MOSFET)单元，其中所述外延层的顶部形成为本体区，所述衬底形成为漏极区；其中，所述外延层是通过多次外延生长形成的，并且每次外延后进行多次注入操作。
利用本技术的方案，实现了Ron*Qg大大减小。此外，Ron*A相比传统槽栅MOSFET也得到了减小。
另外，利用本技术的方案，还可以获得具有优良浓度分布的立柱(深阱)，使得能够进一步缩小器件的尺寸。
附图说明
下面的附图表明了本技术的实施方式。这些附图和实施方式以非限制性、非穷举性的方式提供了本技术的一些实施例，其中：
图1示意性地示出了根据本技术实施例的半导体器件的俯视图；
图2示意性地示出了沿着图1所示的俯视图中的A-A′线的横截面视图；
图3、4、5、6、7、8、9、10和11是描述根据本技术实施例的半导体器件的制作工序的横截面视图；以及
图12和图13示出了根据本技术另一实施例的半导体器件的制作方法的横截面图。
具体实施方式
下面将阐述本技术的一些实施例，这些实施例涉及具有超结的半导体器件及其制作方法。另外，下面还将具体描述半导体器件的衬底的一些实施例。在本技术中，“衬底”包括但是并不局限于各种晶片，例如单个集成电路晶片，传感器晶片，开关晶片以及其他具有半导体性能的晶片。“光刻胶”通常是指，但是不局限于，在电磁辐射的照射下发生化学变化的材料，例如在电磁辐射照射下具有可溶性的正性光刻胶和在电磁辐射照射下具有不溶性的负性光刻胶。附图中以及下文将对某些实施例中的许多具体细节进行详细说明，以帮助读者透彻领会本技术的实施例。某些其他的实施例可能在构造、成分或者工艺流程方面与本技术披露的实施例有所不同，但是本领域的技术人员应该理解，在没有附图所示的实施例或者其他细节、方法、材料等的情况下，本技术的实施例也是可以实现的。
图1示意性地示出了根据本技术实施例的半导体器件100的俯视图。在下面的讨论中，以功率器件为例进行说明，但是本领域的技术人员应该理由本技术并不局限于功率器件，也可以用在其他需要缩小器件尺寸的垂直结构器件中。
如图1所示，该实施例的半导体器件100包括原胞区(Main CellRegion)110和端接区(Termination Region)120。通常，在原胞区110中形成垂直结构的半导体器件的主要部分，在端接区120中引出半导体器件的端子。虽然图1所示的半导体器件100俯视图中，原胞区110和端接区是带圆角的正方形形状，但是本领域的技术人员应该理解，也可以采用其他的形状，例如带圆角的矩形形状，圆形形状等。
图1右侧的放大图中示出了左侧图中跨在原胞区110和端接区120的一小块正方形区域的具体结构。如图所示，在原胞区110中，栅极沟槽130与P型柱(或N型柱)140交替形成，也就是深阱(立柱)将沟槽型MOSFET单元的各个栅极沟槽隔开。
图2示意性地示出了沿着图1所示的俯视图中的A-A′线的横截面视图。如图2所示，根据该实施例的半导体器件200包括半导体衬底202，形成在半导体衬底202背侧的金属层201，形成在半导体衬底202上的外延层203，在外延层203中形成的深阱204，以及在深阱之间的外延层中形成的沟槽MOSFET单元。外延层203的顶部形成为本体区207，半导体衬底202形成为漏极区。该沟槽MOSFET单元包括在本体区207中形成的源区208和浅沟槽栅极，栅极槽深大约为深阱间距的二分之一以下，最好在三分之一以下，从而降低栅极沟槽密度，使得栅极电容Qg降低。根据另一实施例，该浅沟槽栅极的沟槽侧壁和底部沉积有厚氧化物层205并且该浅沟槽填充有多晶硅206。
根据该实施例，在栅极沟槽上方形成栅极氧化物层209和作为源极的金属层210，并开孔通过导电通路建立栅极多晶硅到外部的连接。另外，在半导体衬底的背侧形成的金属层201作为漏极。
在该实施例中，本体区207也可以占据深阱204的上部。例如，相邻的沟槽MOSFET单元的本体区彼此相连接。但是，根据本技术的另一实施例，深阱204也可以将相邻的沟槽MOSFET单元的本体区207隔开。本体区207形成为浅本体区并且是轻掺杂的。根据本技术的再一实施例，对本体区207进行两次轻掺杂注入。
根据上述实施例，实现了Ron*Qg的极大降低。另外，该技术利用改进的超结技术，还减小了Ron*A。因此，该实施例的半导体器件适用于中高压高速电路领域。
为了提高深阱的浓度分布，在本技术的一些实施例中，深阱204是通过对外延层203多次注入形成的，最深的那次注入操作的剂量比其他次注入操作的剂量大。例如，最深的那次注入操作的剂量为其他次剂量的105％～110％。这样能够为深阱204的底部提供更多电荷来进行底部电荷补偿。在一些实施例中，外延层203是通过多次外延生长形成的，并且每次外延后进行多次注入操作。这样能够在深阱中形成较为优良的浓度分布。根据本发明的另外一些实施例，多次外延生长的厚度不同，首次外延生长的厚度大于后续外延生长的厚度。
图3示出了根据本技术实施例的制作半导体器件的工艺步骤中在半导体衬底上形成外延层的横截面示意图。在下面的讨论中，以半导体衬底202包括n型衬底材料为例进行说明。然而，本领域技术人员应当理解，在其他的实施例中可以使用p型衬底材料或本征衬底材料来代替所述的n型衬底材料。
如图3所示，该实施例的工艺流程可以包括在半导体衬底202上淀积n型外延层203，该淀积步骤可以通过化学汽相淀积法(CVD)、等离子增强化学气相淀积法(PECVD)、原子层淀积法(ALD)、液相外延法(LPE)和/或其他合适的淀积方法来实现。下文中的术语“外延层”通常但不局限于是单晶衬底材料上的单晶薄膜或者单晶层。例如，n型外延层203可以保护单晶硅层或者其他合适的惨有磷(P)、砷(As)、锑(Sb)和/或其他合适的n型杂质的半导体材料。
如图4所示，在淀积外延层203后，该实施例的工艺流程包括在外延层203中形成P型立柱(P型深阱)204的步骤。该P型柱204例如通过高能注入的方式形成。根据一些实施例，为了形成浓度分布较为优良的深阱，将外延层203的形成和深阱204的形成交替进行。例如，分两次或者更多次形成外延层203，每次外延操作后，都进行多次高能注入操作，从而能够形成浓度分布较为优良的深阱。根据本发明的一些实施例，多次外延生长的厚度不同，首次外延生长的厚度大于后续外延生长的厚度。
根据本技术的另外一些实施例，还可以在针对每次外延操作形成的外延层进行高能注入后，再进行额外的表面注入，从而补偿表面的Boron扩散。另外，深阱204还可以是通过对外延层203多次注入形成的，最深的那次注入操作的剂量较大，这样能够为深阱204的底部提供更多电荷来进行底部电荷补偿。虽然图4中示出了三个深阱204，但是本领域的技术人员可以理解，深阱的数目可以随着不同应用场合而变。
在形成深阱204后，该实施例的工艺方法包括在外延层203上表面涂敷光刻胶(未示出)，从而形成栅极沟槽。该涂敷步骤可以通过旋转涂敷和/或其他合适的技术实现。之后，光刻胶可以通过图形化形成开口。下文中的术语“图形化”通常但不限于是指通过光刻和/或其他合适的方法，将希望的图形印在光刻胶上，之后再去除光刻胶的某些部分，使得光刻胶上形成希望的图案。根据本发明的实施例，光刻胶的开口形成在相邻的深阱204之间的外延层上，去除外延层203的一部分而在外延层203中形成栅极沟槽，如图5所示。根据本技术的实施例，栅极槽深大约为深阱间距的二分之一以下，最好在三分之一以下，从而降低栅极沟槽密度，使得栅极电容Qg降低。例如，该栅极沟槽形成的较浅，例如0.6um～1.3um，而深阱204之间的距离较大，例如大约2.5～3.0um以此达到降低栅极沟槽密度，栅极电容Qg由此而降低。此外，还可以利用HTO CVD(高温氧化物淀积)技术，在相对较窄的槽栅，例如0.6um，中形成1000埃左右，均匀的栅氧化物，能够使得栅极电容Qg进一步减小。
根据再一实施例，还可以在深阱204之间可以形成浅结，例如小于0.8um。由此可以缩短槽栅深度，例如1.1um左右，因此栅极电容Qg将再一步降低。
在形成栅极沟槽后，该实施例的工艺流程包括淀积栅极氧化物层205的步骤。根据该实施例，在栅极沟槽和侧壁上淀积的氧化物的厚度比较大。例如使用HTO CVD(高温氧化物淀积)技术来形成栅极氧化物层205。
作为一个实例，先利用常规干氧氧化生成氧化层厚度大约450埃，之后HTO淀积厚度大约为550埃的氧化物层。这样能够在在较窄，例如0.6um的槽栅中形成厚度大(例如大于800埃)、均匀性好的氧化物层。
根据本技术的实施例，还可以在栅极沟槽的底部，淀积更厚的氧化物层205，例如厚度为2500埃～3000埃。例如，利用HDP工艺形成TBO(槽栅底部氧化物)，这样在此利用在结构中，栅极电容Qg将进一步减小，如图6所示。这是因为，如后面所述，在本体区中的浓度较低，例如为5*1016～9*1016，的情况下，通过引入较厚的栅极氧化物层205例如二氧化硅可以明显降低栅极电容Qg。
在淀积栅极氧化物层205后，该实施例的工艺流程还包括在栅极沟槽中填充栅极多晶硅206的步骤，如图7所示。根据一些实施例，在栅极沟槽中形成栅极多晶硅层206最好用原位N+掺杂的方法来形成。或者在其他的实施例中，通过离子注入或者扩散掺杂的方式形成栅极多晶硅层206。
在图8中，可以使用本体掩膜(未示出)，本体注入为两次5*1012的硼注入，其中较浅的注入深度控制在源极掺杂结深位置，防止源极掺杂区沿槽栅往底部扩散，形成一个源极尾部，如图12所示。然后在大约1000摄氏度的温度下进行30分钟的本体驱动，在沟槽栅极206周围的外延层203中形成P-本体区207。
根据一些实施例，本体区207可以形成为浅的，并且是轻掺杂的，从而减小沟道长度。图9示出了在本体区207中形成的源区208的示意图。根据一些实施例，可以用源极注入掩膜(未示出)来保护此位置的P-本体接触，用砷离子之类的源极掺杂离子在能量约为70KeV～80KeV，剂量大约为4*1015，零度倾斜角进行源极注入，然后在大约950摄氏度的温度下进行源极退火操作，以便扩散源极区208。
然后，如图10所示，通过低温氧化物操作(LTO)在顶面上形成介质层209，然后使用接触掩膜进行氧化蚀刻，在介质层209中形成接触开口。然后，如图11所示，设置厚金属层，形成源极金属层21。根据本技术的其他实施例，还可以在设置厚金属层之前，设置势垒金属层(未示出)。可选地，然后在半导体衬底202的背面形成金属层，作为漏极。
图12和图13示出了根据本技术另一实施例的半导体器件200′的制作方法的横截面图。如图12所示，在上述进行源极扩散的过程中，沿着栅极沟槽的外侧会形成扩散尾部208′，这会导致本体区207沿着栅极沟槽的外侧穿透。为了避免该问题，在图13所示的实施例中提出对本体区进行额外的体注入操作，来消除源区扩散时形成的尾部。一次体掺杂注入用于防止形成源区扩散尾部，另一次体掺杂用于调节漏极电压。
尽管本发明已经提出了一些实施例，但是这并不应该是对本技术的限制。本领域的技术人员在阅读上述实施例后，可以掌握其他各种变化或者变型。例如，尽管上述实施例使用的是n-沟道器件，但是通过改变半导体区域的导电型，就可以将本技术应用于p-沟道器件。因此，权利要求中所覆盖的各种变化或者变型都属于本技术的保护范围。
虽然已参照几个典型实施例描述了本技术，但应当理解，所用的术语是说明和示例性、而非限制性的术语。由于本技术能够以多种形式具体实施而不脱离发明的精神或实质，所以应当理解，上述实施例不限于任何前述的细节，而应在随附权利要求所限定的精神和范围内广泛地解释，因此落入权利要求或其等效范围内的全部变化和改型都应为随附权利要求所涵盖。

Claims (23)

1.一种半导体器件，包括：
衬底，
外延层，在所述衬底上形成，且具有第一导电型，
在所述外延层中形成的多个深阱，所述多个深阱为与所述第一导电型相反的第二导电型；
在相邻的深阱之间的外延层的顶部中形成的多个沟槽金属氧化物半导体场效应晶体管(MOSFET)单元，所述外延层的顶部形成为本体区，所述衬底形成为漏极区；
其中，每个所述沟槽MOSFET单元包括在所述本体区中形成的源区和浅沟槽栅极，所述浅沟槽栅极的沟槽深度小于相邻的深阱间的距离的二分之一。
2.如权利要求1所述的半导体器件，所述浅沟槽栅极的沟槽侧壁和底部沉积有厚氧化物层并且沟槽中填充有多晶硅。
3.如权利要求1所述的半导体器件，其中，所述深阱将相邻的沟槽MOSFET单元的本体区隔开。
4.如权利要求1所述的半导体器件，其中，所述本体区形成为浅本体区并且是轻掺杂的。
5.如权利要求1所述的半导体器件，其中，对本体区进行两次轻掺杂注入，其中较浅的注入深度控制在源极掺杂结深位置。
6.如权利要求1所述的半导体器件，其中，所述深阱是通过对所述外延层多次注入操作形成的，最深的那次注入操作的剂量比其他次注入的剂量大。
7.如权利要求6所述的半导体器件，其中，所述外延层是通过多次外延生长形成的，并且每次外延后进行所述多次注入操作。
8.如权利要求6所述的半导体器件，其中，所述多次外延生长的厚度不同，首次外延生长的厚度大于后续外延生长的厚度。
9.一种半导体器件，包括：
衬底，
外延层，在所述衬底上形成，且具有第一导电型，
在所述外延层中形成的多个深阱，所述多个深阱为与所述第一导电型相反的第二导电型；
在相邻的深阱之间的外延层的顶部中形成的多个沟槽金属氧化物半导体场效应晶体管(MOSFET)单元，所述外延层的顶部形成为本体区，所述衬底形成为漏极区；
其中，所述深阱将相邻的沟槽MOSFET单元的本体区隔开。
10.如权利要求9所述的半导体器件，其中，所述深阱是通过对所述外延层多次注入操作形成的，最深的那次注入操作的剂量比其他的注入操作的剂量大。
11.如权利要求10所述的半导体器件，其中，所述外延层是通过多次外延生长形成的并且每次外延后进行所述多次注入操作。
12.如权利要求10所述的半导体器件，其中，所述多次外延生长的厚度不同，首次外延生长的厚度大于后续外延生长的厚度。
13.一种制作半导体器件的方法，包括步骤：
在衬底上形成具有第一导电型的外延层，
在所述外延层中形成多个深阱，所述多个深阱为与所述第一导电型相反的第二导电型；
在相邻的深阱之间的外延层的顶部中形成沟槽金属氧化物半导体场效应晶体管(MOSFET)单元，其中所述外延层的顶部形成为本体区，所述衬底形成为漏极区；
其中，每个所述沟槽MOSFET单元包括在所述本体区中形成的源区和浅沟槽栅极，所述浅沟槽栅极的沟槽深度小于相邻的深阱间的距离的二分之一。
14.如权利要求13所述的方法，还包括在所述浅沟槽栅极的沟槽侧壁和底部沉积厚氧化物层并且用多晶硅填充栅极沟槽。
15.如权利要求13所述的方法，还包括在所述本体区掺杂形成源极区并对本体区进行两次轻掺杂注入，其中较浅的注入深度控制在源极掺杂结深位置。
16.如权利要求13所述的方法，其中，所述深阱是通过对所述外延层多次注入形成的，最深的那次注入操作的剂量比其他次注入操作的剂量大。
17.如权利要求16所述的方法，其中，所述外延层是通过多次外延生长形成的，并且每次外延后进行所述多次注入操作。
18.如权利要求17所述的方法，其中，所述多次外延生长的厚度不同，首次外延生长的厚度大于后续外延生长的厚度。
19.如权利要求17所述的方法，还包括对所述外延层表面进行注入操作。
20.一种制作半导体器件的方法，包括步骤：
在衬底上形成具有第一导电型的外延层，
在所述外延层中形成多个深阱，所述多个深阱为与所述第一导电型相反的第二导电型；
在相邻的深阱之间的外延层的顶部中形成沟槽金属氧化物半导体场效应晶体管(MOSFET)单元，其中所述外延层的顶部形成为本体区，所述衬底形成为漏极区；
其中，所述外延层是通过多次外延生长形成的，并且每次外延后进行多次注入操作。
21.如权利要求20所述的方法，其中，所述多次外延生长的厚度不同，首次外延生长的厚度大于后续外延生长的厚度。
22.如权利要求20所述的方法，还包括对所述外延层表面进行注入操作。
23.如权利要求20所述的方法，还包括在所述本体区掺杂形成源极区并且对本体区进行两次轻掺杂注入操作，其中较浅的注入深度控制在源极掺杂结深位置。
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