CN110854076A - 一种提高栅氧可靠性和抗辐射特性的HTO/SiO2复合栅CMOS器件及工艺 - Google Patents

一种提高栅氧可靠性和抗辐射特性的HTO/SiO2复合栅CMOS器件及工艺 Download PDF

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Abstract

本发明一种提高栅氧可靠性和抗辐射特性的HTO/SiO2复合栅CMOS器件及工艺，所述工艺先分别按照铝栅工艺和硅栅工艺在在硅衬底上完成阈值注入，然后按改进的工艺依次生长SiO2栅氧层、形成SiO2氮氧硅层、淀积HTO栅氧层并形成SiO2氮氧硅层，最后完成之后相应的工艺流程；缺陷线在HTO层和SiO2层中随机分布，通过错位排列无法扩展到整个复合栅氧层，避免从HTO层上表面到SiO2层下表面形成的漏电通路问题，提高了栅氧的可靠性，在SiO2和HTO生长后增加了含氮气氛的退火工艺，减少了氧化层中的缺陷和陷阱，进一步提高栅氧的可靠性，并能减少辐射后器件的阈值漂移量从而提高抗总剂量辐射能力。

Description

一种提高栅氧可靠性和抗辐射特性的HTO/SiO2复合栅CMOS器 件及工艺
技术领域
本发明涉及硅微电子技术领域，特别是涉及超大规模集成电路加工技术领域，具体为一种提高栅氧可靠性和抗辐射特性的HTO/SiO2复合栅CMOS器件及工艺。
背景技术
在大规模集成电路中，栅氧的可靠性是电路可靠稳定工作的保证。栅氧的退化可以引起输出特性曲线的变化，栅氧的击穿可以引起栅极和衬底短接，从而引起电路直接失效。随着CMOS器件特征尺寸的缩小和栅氧层厚度的减薄，栅氧损伤成为CMOS集成电路在实际应用中的主要失效模式之一。CMOS集成电路的失效可以用渗渝模型(英文名称为Percolation Model)来描述。在电场作用(即电应力)下，首先是氧化层中出现缺陷点，随着电应力的累积，缺陷点逐步发展成为缺陷线，缺陷线不断生长和合并，最终形成从栅氧上表面到下表面的漏电通路，导致栅氧漏电不可恢复地突然增大，如图1所示，缺陷线13从栅氧上表面延伸到下表面，形成了漏电通道。
另外，在总剂量辐射环境下，SiO2层中会产生电子空穴对，电子很快被复合或漂移出SiO2层，空穴则被SiO2/Si界面俘获，在SiO2/Si界面出现正空间电荷(即氧化物陷阱电荷)，同时会在SiO2/Si界面引入界面态，最终会引发CMOS器件阈值电压Vth的漂移、迁移率降低和漏电流增大等电学特性的变化，导致器件退化或者失效，文献“Radiation effectsand hardening of MOS technology:devices and circuits”(IEEE Transactions onNuclear Science,2003年第50期第500页)指出，总剂量辐射效应引起的阈值漂移量△Vth和氧化层厚度tox n成正比关系，n的值约为1.5～2。因此，抗总剂量辐射的加固需要对栅氧进行加固。
文献“Radiation effects in MOS oxides”(IEEE Transactions on NuclearScience,2008年第55期第1833页)在总结栅氧质量和抗辐射能力的提升时，提到可以采用氮氧栅工艺，具体通过表面氮化提高栅氧的防硼穿透(英文名称为Boron Penetration)、防热载流子(英文名称为Hot-Carrier)能力和抗总剂量能力，但是这种方法没有解决缺陷线生长形成漏电通路的问题。
栅氧质量的提升也可以采用Si3N4/SiO2复合栅工艺。Si3N4具有较高的电场强度，通过Si3N4层和SiO2层中缺陷线的错位排列，可以避免从复合栅Si3N4上表面到SiO2下表面的漏电通路问题，但是Si3N4自身缺陷较多，而且Si3N4/SiO2界面中存在大量表面陷阱，使得辐射后CMOS器件阈值漂移量较大，因此Si3N4/SiO2复合栅常被用作辐射感应器，不适合作为抗辐射器件的栅氧，具体可见文献“Dual dielectric silicon metal-oxide-semiconductorfield-effect transistors as radiation sensors”(Journal of Applied Physics，1989年第65期第1972页)。
综上所述，仍需要进一步改进工艺，在解决栅氧形成漏电通道的同时对栅氧进行加固。
发明内容
针对现有技术中存在的栅氧工艺制程中的可靠性和抗总剂量辐射问题，本发明提供一种提高栅氧可靠性和抗辐射特性的HTO/SiO2复合栅CMOS器件及工艺，既提高了栅氧的可靠性，又提高了电路的抗总剂量辐射能力。
本发明是通过以下技术方案来实现：
一种提高栅氧可靠性和抗辐射特性的HTO/SiO2复合栅CMOS铝栅工艺，包括如下步骤，
步骤1，在硅衬底表面生长氧化硅，之后通过光刻氧化硅进行N阱注入并刻蚀掉该区域的氧化硅；
在N阱刻蚀的硅衬底表面通过光刻氧化硅进行P阱注入并刻蚀掉该区域的氧化硅，最后在N阱注入和P阱注入的硅衬底上进行推阱，形成场隔离氧化层；
步骤2，先在场隔离氧化层上，通过光刻并刻蚀掉N+源漏区域的场隔离氧化层，进行N+源漏注入和N+源漏推结；再光刻并刻蚀掉P+源漏区域的场隔离氧化层，进行P+源漏注入和P+源漏推结；
步骤3，在源漏推结后的硅衬底上进行栅区孔和有源区大孔的光刻，并刻蚀掉栅区孔和有源区大孔上的氧化硅，栅区孔分为NMOS栅区孔和PMOS栅区孔；
先在NMOS栅区孔刻蚀开的区域，通过光刻和注入进行NMOS阈值注入，再在PMOS栅区孔刻蚀开的区域，通过光刻和注入进行PMOS阈值注入；
步骤4，先在阈值注入后的硅衬底上生长SiO2栅氧层，并在N2、NO或N2O气氛中进行退火，形成SiO2氮氧硅层；再在SiO2氮氧硅层上淀积一层HTO栅氧层，并在N2、NO或N2O气氛中进行退火，形成HTO氮氧硅层；
步骤5，先在形成HTO氮氧硅层的硅衬底的有源区大孔中刻蚀有源区欧姆孔，再通过溅射形成AlSiCu金属层，光刻和刻蚀AlSiCu金属层形成栅极和金属连线，最后在所得的硅衬底上进行钝化层的淀积、光刻和刻蚀，并在N2气氛中进行合金，完成提高栅氧可靠性和抗辐射特性的HTO/SiO2复合栅CMOS铝栅工艺。
优选的，步骤4中，采用干法氧化或按照体积比为1:(1～1.8)的H2:O2湿法氧化在阈值注入后的硅衬底上生长SiO2栅氧层；
生长SiO2栅氧层时的反应温度为800～1000℃，时间为30～120min；SiO2栅氧层的厚度为
形成SiO2氮氧硅层的温度为850～1000℃，时间为30～60min。
优选的，步骤4中，HTO栅氧层通过体积比为1:(5～10)的SiH2Cl2和N2O在SiO2氮氧硅层上淀积得到；
淀积HTO栅氧层时的反应温度为800～850℃，时间为20～80min；HTO栅氧层的厚度为
Figure BDA0002275544350000041
优选的，步骤4中，形成HTO氮氧硅层的温度为850～1000℃，时间为30～60min。
一种由上述任意一项所述的提高栅氧可靠性和抗辐射特性的HTO/SiO2复合栅CMOS铝栅工艺得到的CMOS器件。
一种提高栅氧可靠性和抗辐射特性的HTO/SiO2复合栅CMOS硅栅工艺，包括如下步骤，
步骤1，在硅衬底表面依次生长垫氧和氮化硅，通过光刻和刻蚀氮化硅定义出场区，有氮化硅覆盖的区域为有源区，有源区分PMOS的有源区和NMOS的有源区；
步骤2，先在PMOS的有源区上形成N阱，再在NMOS的有源区上形成P阱；
在形成N阱和P阱的硅衬底表面无氮化硅覆盖的区域形成场氧化层，再通过湿法工艺将有源区表面的氮化硅剥离；最后对所得到的硅衬底整个表面进行阈值注入；
步骤3，先在阈值注入的硅衬底表面的PMOS的有源区和NMOS的有源区生长SiO2栅氧层，并在N2、NO或N2O气氛中进行退火，形成SiO2氮氧硅层；再在SiO2氮氧硅层上淀积一层HTO栅氧层，并在N2、NO或N2O气氛中进行退火，形成HTO氮氧硅层；
步骤4，在退火后的硅衬底表面形成多晶栅，之后在形成P阱的NMOS有源区进行N型轻掺杂源漏注入并淀积氧化硅，通过刻蚀形成侧墙；
通过光刻和注入对轻掺杂源漏注入的NMOS有源区和形成N阱的PMOS有源区分别进行N+源漏注入和P+源漏注入，最后在所得到的硅衬底表面形成孔层并依次进行金属化和多层布线，完成提高栅氧可靠性和抗辐射特性的HTO/SiO2复合栅CMOS硅栅工艺。
进一步，步骤3中，采用干法氧化或按照体积比为1:(1～1.8)的H2:O2湿法氧化在PMOS的有源区和NMOS的有源区上生长SiO2栅氧层；
生长SiO2栅氧层时的反应温度为850～900℃，时间为30～60min；SiO2栅氧层的厚度为
形成SiO2氮氧硅层的温度为850～1000℃，时间为30～60min。
进一步，步骤3中，HTO栅氧层通过体积比为1:(5～10)的SiH2Cl2和N2O在SiO2氮氧硅层上淀积得到；
淀积HTO栅氧层时的反应温度为800～850℃，时间为10～60min；HTO栅氧层的厚度为
进一步，步骤3中，形成HTO氮氧硅层的温度为850～1000℃，时间为30～60min。
一种由上述任意一项所述的提高栅氧可靠性和抗辐射特性的HTO/SiO2复合栅CMOS硅栅工艺得到的CMOS器件。
与现有技术相比，本发明具有以下有益的技术效果：
本发明一种提高栅氧可靠性和抗辐射特性的HTO/SiO2复合栅CMOS铝栅工艺，先在硅衬底表面依次进行阱工艺模块、源漏结工艺模块、栅区孔和有源区大孔的光刻和刻蚀、阈值注入，然后按改进的工艺依次生长SiO2栅氧层、形成SiO2氮氧硅层、淀积HTO栅氧层并形成SiO2氮氧硅层，最后进行铝栅金属化工艺；本发明将原有的SiO2单栅结构调整为HTO/SiO2复合栅，由于缺陷线在HTO层和SiO2层中随机分布，通过HTO层和SiO2层中缺陷线的错位排列，无法扩展到整个复合栅氧层，可以避免从HTO层上表面到SiO2层下表面形成的漏电通路问题，从而提高了栅氧的可靠性。此外，在SiO2和HTO生长后增加了含氮气氛的退火工艺，减少了氧化层中的缺陷和陷阱，可以进一步提高栅氧的可靠性，并能减少辐射后器件的阈值漂移量从而提高抗总剂量辐射能力。
本发明一种提高栅氧可靠性和抗辐射特性的HTO/SiO2复合栅CMOS硅栅工艺，先在硅衬底表面形成有源区、N阱和P阱、形成场区和阈值注入，然后按改进的工艺依次生长SiO2栅氧层、形成SiO2氮氧硅层、淀积HTO栅氧层并形成SiO2氮氧硅层，最后进行N型轻掺杂源漏注入、形成侧墙、源漏注入、形成孔层和金属化和多层布线；本发明将原有的SiO2单栅结构调整为HTO/SiO2复合栅，由于缺陷线在HTO层和SiO2层中随机分布，通过HTO层和SiO2层中缺陷线的错位排列，无法扩展到整个复合栅氧层，可以避免从HTO上表面到SiO2层下表面形成的漏电通路问题，从而提高了栅氧的可靠性。此外，在HTO和SiO2生长后增加了含氮气氛的退火工艺，减少了氧化层中的缺陷和陷阱，可以进一步提高栅氧的可靠性，并能减少辐射后器件的阈值漂移量从而提高抗总剂量辐射能力。
附图说明
图1为现有技术中SiO2单栅中漏电通路形成的示意图。
图2为本发明中HTO/SiO2复合栅中缺陷线形成的示意图。
图3为本发明中栅氧化的炉前清洗示意图。
图4为本发明中氧化形成SiO2栅氧层生长示意图。
图5为本发明中SiO2栅氧层氮化示意图。
图6为本发明中淀积HTO栅氧层示意图。
图7为本发明中HTO栅氧层氮化示意图。
图8a为本发明中采用8μm抗辐射加固高压铝栅CMOS工艺加工的某专用4线－16线译码器电路失效的微光显微镜分析图。
图8b为本发明中采用8μm抗辐射加固高压铝栅CMOS工艺加工的某专用4线－16线译码器电路沿A-A截面的聚焦离子束分析图。
图9为本发明中采用8μm抗辐射加固高压铝栅CMOS工艺加工的某专用4线－16线译码器电路辐射试验NMOS器件的阈值测试结果。
图10为本发明中采用8μm抗辐射加固高压铝栅CMOS工艺加工的某专用4线－16线译码器电路辐射试验PMOS器件的阈值测试结果。
其中，硅片10，SiO2栅氧层11，缺陷点12，缺陷线13，HTO栅氧层14，颗粒15，SiO2氮氧硅层16，HTO氮氧硅层17，HTO/SiO2氮氧硅复合栅20，铝栅极21，失效发光点22，钝化层23，硅铝合金缺陷24。
具体实施方式
下面结合具体的实施例对本发明做进一步的详细说明，所述是对本发明的解释而不是限定。
本发明提出一种基于HTO的抗总剂量辐射的CMOS复合栅工艺，如图2所示，将原有的SiO2栅氧层11结构调整为HTO栅氧层14/SiO2栅氧层11的复合栅，由于缺陷线在HTO栅氧层14和SiO2栅氧层11中随机分布，通过HTO栅氧层14和SiO2栅氧层11中缺陷线的错位排列，无法扩展到整个复合栅氧层，可以避免从HTO栅氧层14上表面到SiO2栅氧层11层下表面形成的漏电通路问题，从而提高了栅氧的可靠性。此外，在SiO2栅氧层11和HTO栅氧层14生长后增加了含氮气氛的退火工艺，减少了氧化层中的缺陷和陷阱，可以进一步提高栅氧的可靠性，并能减少辐射后器件的阈值漂移量从而提高抗总剂量辐射能力。
本发明提供一种HTO/SiO2抗辐射复合栅的工艺模块，具体包括如下步骤，
步骤1，栅氧化的炉前清洗，
栅氧化的炉前清洗一般通过多步清洗实现，如图3所示，
步骤1a，将作为硅衬底的硅片10放入体积比为1:1:5的NH4OH、H2O2和H2O的溶液清洗10min；
步骤1b，再将初步清洗的硅片10放入体积比为1:1:6的HCL、H2O2和H2O的溶液清洗10min；
步骤1c，最后将已两次清洗的硅片10放入体积比为100:1的H2O和HF清洗45秒；
炉前清洗是为了去除硅片10的表面颗粒、金属、有机物和自然氧化层，作为一个示例，图3仅展示了颗粒15，并且由于硅很容易自然氧化，通过最后稀释的HF清洗可以去除质量较差的自然氧化层，为之后的栅氧生长做准备，一般从炉前清洗到氧化的时间控制在4小时以内；
步骤2，氧化形成SiO2栅氧层11，
将清洗完成的硅片在高温氧化气氛中氧化形成SiO2栅氧层11，如图4所示，可以采用通氧气的干法氧化或按照体积比例为1:(1～1.8)的H2:O2湿法氧化两种方式进行，对于CMOS铝栅工艺，氧化反应的温度一般在800～1000℃，时间为30～120min，SiO2栅氧层11的厚度为
Figure BDA0002275544350000081
对于CMOS硅栅工艺，氧化反应的温度一般在850～900℃，时间为30～60min，SiO2栅氧层11的厚度为
步骤3，SiO2栅氧层11氮化，
SiO2栅氧层11生长完成后在N2、NO或N2O气氛环境中高温氮化退火，形成SiO2氮氧硅层16，如图5所示，对于CMOS铝栅工艺和CMOS硅栅工艺，氮化的温度一般均在850～1000℃，时间为30～60min，氮化可以将SiO2栅氧层11中的Si-H键和Si悬挂键转化为更加牢固的Si-N键，形成氮氧硅，从而提高栅氧的可靠性；
步骤4，淀积HTO栅氧层14，
在SiO2氮氧硅层16表面再淀积一层HTO栅氧层14，如图6所示，HTO栅氧层14通过SiH2Cl2和N2O按照1:(5～10)的体积比例在800～850℃下化学气相淀积(英文全称为Chemical Vapor Deposition，简写为CVD)反应生成，对于CMOS铝栅工艺，反应时间为20～80min，HTO栅氧层14的厚度为
Figure BDA0002275544350000091
对于CMOS硅栅工艺，反应时间为10～60min，HTO栅氧层14的厚度为
Figure BDA0002275544350000092
步骤5，HTO栅氧层14氮化，
HTO栅氧层14最后在N2、NO或N2O气氛环境中高温氮化退火，形成HTO氮氧硅层17，对于CMOS铝栅工艺和CMOS硅栅工艺，氮化的温度一般均在850～1000℃，时间为30～60min，氮化工艺也起到了对HTO薄膜致密的作用，如图7所示；SiO2氮氧硅层16和HTO氮氧硅层17形成HTO/SiO2氮氧硅复合栅20的双层结构；由于HTO氮氧硅层17淀积反应温度高，并且经过了致密，HTO氮氧硅层17具有和热氧化层相近的物理特性。
以上是本发明抗辐射复合栅工艺的整体工艺模块，虽然各个厂家具体工艺会有所不同，但不影响该抗总剂量辐射HTO/SiO2复合栅工艺方法的实现。
以下用两个代表性的例子予以具体说明。
实施例1
8μm抗辐射加固高压铝栅工艺制程
步骤1，阱工艺模块，
先按上述炉前清洗的工艺将电阻率为20Ohm·cm、晶向为(100)的P型掺杂晶圆作为硅衬底进行多步清洗，之后使用清洗后的P型掺杂晶圆作为衬底，在该晶圆表面生长厚度为
Figure BDA0002275544350000093
的氧化硅，然后，通过光刻氧化硅定义N阱，进行元素为P、能量为200keV和剂量为4.0×1012原子/cm2的N阱注入，并刻蚀掉该区域
Figure BDA0002275544350000094
的氧化硅留出台阶标记；
在N阱刻蚀的晶圆上，通过光刻氧化硅定义P阱，进行元素为B、能量为80keV和剂量为3×1013原子/cm2的P阱注入，并刻蚀掉该区域
Figure BDA0002275544350000095
的氧化硅；
在完成双阱注入的晶圆上，进行1200℃、O2气氛和30小时的推阱完成阱工艺模块，同时形成了
Figure BDA0002275544350000104
的场隔离氧化层；
步骤2，源漏结工艺模块，
在完成阱工艺模块的晶圆上，通过光刻定义出N+源漏，刻蚀掉该区域
Figure BDA0002275544350000101
的场隔离氧化层，进行元素为P、能量为60keV和剂量为4×1015原子/cm2的N+源漏注入，并进行1000℃、N2气氛和30min的N+源漏推结；
再通过光刻定义出P+源漏，刻蚀掉该区域
Figure BDA0002275544350000102
的场隔离氧化层，进行元素为B、能量为40keV和剂量为4×1015原子/cm2的P+源漏注入，并进行1000℃、N2气氛和50min的P+源漏推结完成源漏结工艺模块；
步骤3，栅区孔和有源区欧姆孔的光刻和刻蚀，
在完成源漏结工艺模块的晶圆上进行栅区孔和有源区大孔的光刻，并刻蚀掉栅区孔和有源区大孔上的氧化硅，栅区孔分为NMOS栅区孔和PMOS栅区孔；
步骤4，阈值注入，
在PMOS栅区孔刻蚀开的区域，通过光刻和注入，进行PMOS阈值注入，注入元素为B、注入能量为40keV、注入剂量为7.5×1011原子/cm2；
再在NMOS栅区孔刻蚀开的区域，通过光刻和注入，进行NMOS阈值注入，注入元素为B、注入能量为40keV、注入剂量为1.5×1012原子/cm2；
步骤5，栅氧模块，
将阈值注入后的晶圆上按上述步骤清洗后，以900℃通氧气的干法氧化方式生长
Figure BDA0002275544350000103
的SiO2栅氧层，并在850℃的N2O气氛中对生长有SiO2栅氧层的硅片进行60min高温氮化退火，形成SiO2氮氧硅层；
然后，将体积比例为1：10的SiH2Cl2和N2O在800℃下进行CVD反应，在SiO2氮氧硅层表面生成的HTO栅氧层，并在850℃的N2O气氛中对HTO栅氧层进行60min高温氮化退火，形成HTO氮氧硅层，同时完成了对HTO薄膜的致密；
步骤6，铝栅金属化工艺，
在步骤3中的有源区大孔中光刻和刻蚀出有源区欧姆孔，再溅射形成
Figure BDA0002275544350000111
的AlSiCu金属层，光刻和刻蚀AlSiCu金属完成栅极和金属连线的形成，最后在所得的硅衬底上进行厚度为
Figure BDA0002275544350000112
材料为氧化硅/氮化硅的钝化层的淀积、光刻和刻蚀，并在400℃下N2气氛中进行40min的合金，形成完整的器件。
主要通过采用
Figure BDA0002275544350000113
SiO2和HTO的氮化退火复合栅，电路的可靠性和抗总剂量辐射能力都得到了提升。
实施例2
0.5μm抗辐射加固CMOS硅栅工艺制程
步骤1，形成有源区，
先按上述炉前清洗的工艺将电阻率为20Ohm·cm、晶向为(100)的P型掺杂晶圆进行多步清洗，之后使用清洗后的P型掺杂晶圆作为衬底，在该晶圆表面依次生长厚度为
Figure BDA0002275544350000115
的垫氧和
Figure BDA0002275544350000116
的氮化硅，然后，通过光刻和刻蚀氮化硅定义出场区，氮化硅被刻蚀掉的区域将来形成场区，有氮化硅覆盖的区域为有源区，有源区分PMOS的有源区和NMOS的有源区；
步骤2，形成N阱和P阱，
通过光刻和注入，在PMOS的有源区形成N阱，注入元素为P、能量为180keV、剂量为1.2×1013原子/cm2的阱注入；
通过光刻和注入，在NMOS的有源区形成P阱，包括元素为B、能量为100keV、剂量为8.5×1012原子/cm2的阱注入；
步骤3，场区形成和阈值注入，
通过1150℃的高温氧化和推阱，在双阱注入的晶圆表面上无氮化硅覆盖的区域形成厚度为
Figure BDA0002275544350000117
的场氧化层，此时场区形成，然后，通过湿法工艺将有源区表面氮化硅剥离；最后对整片晶圆进行元素为B、能量为11keV和剂量为3.0×1012原子/cm2的阈值注入；
步骤4，形成栅氧和多晶栅，
首先，将形成场区和阈值注入的晶圆按上述步骤清洗后，以850℃通氧气的干法氧化在PMOS的有源区和NMOS的有源区形成厚度为
Figure BDA0002275544350000121
的SiO2栅氧层，并在850℃的N2O气氛中对生长有SiO2栅氧层的硅片进行40min高温氮化退火，形成SiO2氮氧硅层；
然后，将体积比例为1：10的SiH2Cl2和N2O在800℃下进行CVD反应，在SiO2氮氧硅层表面生成的HTO栅氧层，并在850℃的N2O气氛中对HTO栅氧层进行40min高温氮化退火，形成HTO氮氧硅层，完成了对HTO薄膜的致密；
最后，在HTO/SiO2栅氧表面上淀积厚度为的多晶硅并进行多晶硅注入掺杂，注入元素为P、注入能量为30keV、注入剂量为5×1015原子/cm2，通过多晶栅光刻和刻蚀形成多晶栅；
步骤5，N型轻掺杂源漏注入，
通过光刻和注入，对已形成P阱的NMOS有源区进行N型轻掺杂源漏注入，注入元素为P、注入能量为100keV、注入剂量为1.8×1013原子/cm2，P型轻掺杂源漏通过P+源漏横向扩散获得，因此PMOS有源区不需要轻掺杂源漏注入；
步骤6，形成侧墙，
在轻掺杂源漏注入的晶圆上淀积厚度为
Figure BDA0002275544350000124
的氧化硅，通过刻蚀形成侧墙；
步骤7，源漏注入，
通过光刻和注入，对已轻掺杂源漏注入的NMOS有源区进行N+源漏注入，注入元素为As、注入能量为80keV、注入剂量为2×1015原子/cm2；
通过光刻和注入，对已形成N阱的PMOS有源区进行P+源漏注入，注入元素为B、注入能量为11keV、注入剂量为2.3×1015原子/cm2；
步骤8，形成孔层，
首先在源漏注入的晶圆表面上淀积厚度为
Figure BDA0002275544350000131
的氧化硅作为层间介质(英文名称为Interlevel Dielectrics，简写为ILD)，然后采用化学机械研磨(英文名称为Chemical Mechanical Polishing，简写为CMP)的方式平坦化磨掉厚度为
Figure BDA0002275544350000132
氧化硅并补长厚度为
Figure BDA0002275544350000133
的氧化硅，最后通过孔的光刻和刻蚀在NMOS的有源区、PMOS的有源区和多晶栅上形成接触孔；
步骤9，金属化和多层布线，
首先依次进行孔刻蚀的P型掺杂晶圆表面上厚度为
Figure BDA0002275544350000134
的W的淀积、W的CMP平坦化和厚度为
Figure BDA0002275544350000135
材料为Ti/TiN/AlSiCu/TiN的金属1的淀积、光刻和刻蚀，然后是厚度为
Figure BDA0002275544350000136
的氧化硅多层金属间介质层1(英文名称为Intermetal Dielectrics，简写为IMD)的淀积，之后CMP平坦化磨掉厚度为
Figure BDA0002275544350000137
氧化硅并补长厚度为
Figure BDA0002275544350000138
的氧化硅，金属2重复金属1的材料、厚度和工艺，IMD2重复IMD1的材料、厚度和工艺，接下来是厚度为
Figure BDA0002275544350000139
材料为Ti/TiN/AlSiCu/TiN的金属3的淀积、光刻和刻蚀最后，进行厚度为材料为氧化硅/氮化硅的钝化层的淀积、光刻和刻蚀，并在400℃下N2气氛中进行40min的合金，形成完整的器件。
主要通过采用
Figure BDA00022755443500001311
SiO2和
Figure BDA00022755443500001312
HTO的氮化退火复合栅，电路的可靠性和抗总剂量辐射能力都得到了提升。
最后，本发明按照实施例1的工艺方法加工了一款某专用4线－16线译码器电路，并对电路中的器件进行CV测试，与现有的SiO2单栅的进行对比，得到表1。
表1 HTO/SiO2复合栅和SiO2单栅的CV测试结果对比
Figure BDA00022755443500001313
Figure BDA0002275544350000141
与SiO2单栅相比，HTO/SiO2复合栅的固定电荷和可动电荷都明显减少，这是因为HTO/SiO2复合栅中下层的SiO2和上层的HTO都经过了氮化处理，栅氧质量有了明显的提高。另外，对比单器件参数，HTO/SiO2复合栅和SiO2单栅的NMOS和PMOS器件参数基本无差异，电路测试结果也基本无差异。
按照本发明实施例1的工艺加工得到HTO/SiO2复合栅的4线－16线译码器电路，将HTO/SiO2复合栅的4线－16线译码器电路和SiO2单栅的4线－16线译码器电路在125℃下进行老炼筛选240小时，得到了各自的失效比例。
表2为采用HTO/SiO2复合栅和SiO2单栅老炼筛选的失效比例对比数据。采用SiO2单栅工艺时失效比例为6.45％～9.38％，失效比例较高，无法满足产品鉴定检验早期失效<5％的要求。
表2 4线－16线译码器电路复合栅和单栅老炼筛选失效比例对比
Figure BDA0002275544350000142
通过失效分析进行统计，失效样品多数表现为栅区小凹坑或栅下源漏处硅铝互熔，如图8a和8b。8a中显示失效发光点22在铝栅极21附近，8b中失效样品表现为栅下源漏处硅铝互熔，形成了硅铝合金缺陷24，失效的原因为栅氧中的缺陷线在老炼过程中不断生长，形成局部漏电通路，短路电流过大导致铝栅极21和作为硅衬底的硅片10发生互熔，最终导致电路失效。对于CMOS铝栅工艺，栅氧生长后还需要进行欧姆孔光刻和去胶等多步工序，之后才是铝栅极淀积，栅氧暴露在各个工序中无法被有效保护，各个工序的残留和颗粒都会影响栅氧的质量，因此早期失效比例较高。
如表2所示，采用HTO/SiO2复合栅时失效比例降低为<1％，因为HTO/SiO2复合栅生长后含氮气氛的退火工艺，有效减少了氧化层中的缺陷和陷阱，从而减少了缺陷线的数量和长度；同时HTO层和SiO2层中的缺陷线错位排列可以避免从HTO上表面到SiO2下表面的漏电通路，因此早期失效的比例大幅度减少，满足了产品鉴定检验早期失效<5％的要求。
按照本发明实施例1的工艺加工得到HTO/SiO2复合栅的4线－16线译码器电路后，将4线－16线译码器电路划片封装后进行300krad(Si)总剂量辐射试验对比，试验方法依照《GJB548B-2005：微电子器件试验方法和程序》中的方法1019.2电离辐射(总剂量)试验程序和《QJ10004-2008：宇航用半导体器件总剂量辐照试验方法》，试验流程如下所示，
步骤1，按照4线－16线译码器电路的最恶劣偏置状态进行辐射试验，NMOS的偏置为导通偏置，栅极接电源Vdd，其余端接地，PMOS的偏置为截止偏置，源极接地，其余端接Vdd，偏置条件下使用60Co源γ射线进行300krad(Si)总剂量辐射，试验剂量率为50rad(Si)/s；
步骤2，撤除偏置装置后2小时内进行离线电测试；
步骤3，偏置条件下附加150krad(Si)总剂量辐射，试验剂量率为50rad(Si)/s；
步骤4，偏置条件下在大气环境试验箱中100℃退火168小时；
步骤5，撤除偏置装置后进行离线电测试。
图9和图10分别为辐射试验电路输入级中NMOS器件和PMOS器件的阈值测试结果。定义阈值的变化量均指阈值相比于辐射前阈值的变化量。图9为NMOS阈值变化示意图，辐射后的HTO/SiO2复合栅和SiO2单栅的阈值变化量基本相当；而退火后的SiO2单栅阈值变化量达到了0.7V，HTO/SiO2复合栅的阈值变化量只有0.2V，即HTO/SiO2复合栅的阈值变化量只有SiO2单栅的30％。因此HTO/SiO2复合栅的NMOS阈值变化量明显小于SiO2单栅。图10为PMOS阈值变化示意图，辐射后的SiO2单栅的阈值变化量达到1.1V，而HTO/SiO2复合栅的阈值变化量为0.7V，明显小于单栅；退火后的HTO/SiO2复合栅的阈值变化量略小于SiO2单栅。因此HTO/SiO2复合栅的PMOS阈值变化量也小于SiO2单栅。总之，HTO/SiO2复合栅的辐射阈值变化量比SiO2单栅更小。另外对比电路功耗和延时的变化量，HTO/SiO2复合栅和SiO2单栅相当，因为含氮气氛的退火工艺减少了氧化层中的缺陷和陷阱，从而减少了辐射后器件的阈值漂移量。因此，相比于SiO2单栅，HTO/SiO2复合栅显示出了更好的抗总剂量辐射特性。

Claims (10)

1.一种提高栅氧可靠性和抗辐射特性的HTO/SiO2复合栅CMOS铝栅工艺，其特征在于，包括如下步骤，
步骤1，在硅衬底表面生长氧化硅，之后通过光刻氧化硅进行N阱注入并刻蚀掉该区域的氧化硅；
在N阱刻蚀的硅衬底表面通过光刻氧化硅进行P阱注入并刻蚀掉该区域的氧化硅，最后在N阱注入和P阱注入的硅衬底上进行推阱，形成场隔离氧化层；
步骤2，先在场隔离氧化层上，通过光刻并刻蚀掉N+源漏区域的场隔离氧化层，进行N+源漏注入和N+源漏推结；再光刻并刻蚀掉P+源漏区域的场隔离氧化层，进行P+源漏注入和P+源漏推结；
步骤3，在源漏推结后的硅衬底上进行栅区孔和有源区大孔的光刻，并刻蚀掉栅区孔和有源区大孔上的氧化硅，栅区孔分为NMOS栅区孔和PMOS栅区孔；
先在NMOS栅区孔刻蚀开的区域，通过光刻和注入进行NMOS阈值注入，再在PMOS栅区孔刻蚀开的区域，通过光刻和注入进行PMOS阈值注入；
步骤4，先在阈值注入后的硅衬底上生长SiO2栅氧层，并在N2、NO或N2O气氛中进行退火，形成SiO2氮氧硅层；再在SiO2氮氧硅层上淀积一层HTO栅氧层，并在N2、NO或N2O气氛中进行退火，形成HTO氮氧硅层；
步骤5，先在形成HTO氮氧硅层的硅衬底的有源区大孔中刻蚀有源区欧姆孔，再通过溅射形成AlSiCu金属层，光刻和刻蚀AlSiCu金属层形成栅极和金属连线，最后在所得的硅衬底上进行钝化层的淀积、光刻和刻蚀，并在N2气氛中进行合金，完成提高栅氧可靠性和抗辐射特性的HTO/SiO2复合栅CMOS铝栅工艺。
2.根据权利要求1所述的一种提高栅氧可靠性和抗辐射特性的HTO/SiO2复合栅CMOS铝栅工艺，其特征在于，步骤4中，采用干法氧化或按照体积比为1:(1～1.8)的H2:O2湿法氧化在阈值注入后的硅衬底上生长SiO2栅氧层；
生长SiO2栅氧层时的反应温度为800～1000℃，时间为30～120min；SiO2栅氧层的厚度为
Figure FDA0002275544340000021
形成SiO2氮氧硅层的温度为850～1000℃，时间为30～60min。
3.根据权利要求1所述的一种提高栅氧可靠性和抗辐射特性的HTO/SiO2复合栅CMOS铝栅工艺，其特征在于，步骤4中，HTO栅氧层通过体积比为1:(5～10)的SiH2Cl2和N2O在SiO2氮氧硅层上淀积得到；
淀积HTO栅氧层时的反应温度为800～850℃，时间为20～80min；HTO栅氧层的厚度为
4.根据权利要求1所述的一种提高栅氧可靠性和抗辐射特性的HTO/SiO2复合栅CMOS铝栅工艺，其特征在于，步骤4中，形成HTO氮氧硅层的温度为850～1000℃，时间为30～60min。
5.一种由权利要求1～4中任意一项所述的提高栅氧可靠性和抗辐射特性的HTO/SiO2复合栅CMOS铝栅工艺得到的CMOS器件。
6.一种提高栅氧可靠性和抗辐射特性的HTO/SiO2复合栅CMOS硅栅工艺，其特征在于，包括如下步骤，
步骤1，在硅衬底表面依次生长垫氧和氮化硅，通过光刻和刻蚀氮化硅定义出场区，有氮化硅覆盖的区域为有源区，有源区分PMOS的有源区和NMOS的有源区；
步骤2，先在PMOS的有源区上形成N阱，再在NMOS的有源区上形成P阱；
在形成N阱和P阱的硅衬底表面无氮化硅覆盖的区域形成场氧化层，再通过湿法工艺将有源区表面的氮化硅剥离；最后对所得到的硅衬底整个表面进行阈值注入；
步骤3，先在阈值注入的硅衬底表面的PMOS的有源区和NMOS的有源区生长SiO2栅氧层，并在N2、NO或N2O气氛中进行退火，形成SiO2氮氧硅层；再在SiO2氮氧硅层上淀积一层HTO栅氧层，并在N2、NO或N2O气氛中进行退火，形成HTO氮氧硅层；
步骤4，在退火后的硅衬底表面形成多晶栅，之后在形成P阱的NMOS有源区进行N型轻掺杂源漏注入并淀积氧化硅，通过刻蚀形成侧墙；
通过光刻和注入对轻掺杂源漏注入的NMOS有源区和形成N阱的PMOS有源区分别进行N+源漏注入和P+源漏注入，最后在所得到的硅衬底表面形成孔层并依次进行金属化和多层布线，完成提高栅氧可靠性和抗辐射特性的HTO/SiO2复合栅CMOS硅栅工艺。
7.根据权利要求6所述的一种提高栅氧可靠性和抗辐射特性的HTO/SiO2复合栅CMOS硅栅工艺，其特征在于，步骤3中，采用干法氧化或按照体积比为1:(1～1.8)的H2:O2湿法氧化在PMOS的有源区和NMOS的有源区上生长SiO2栅氧层；
生长SiO2栅氧层时的反应温度为850～900℃，时间为30～60min；SiO2栅氧层的厚度为
形成SiO2氮氧硅层的温度为850～1000℃，时间为30～60min。
8.根据权利要求6所述的一种提高栅氧可靠性和抗辐射特性的HTO/SiO2复合栅CMOS硅栅工艺，其特征在于，步骤3中，HTO栅氧层通过体积比为1:(5～10)的SiH2Cl2和N2O在SiO2氮氧硅层上淀积得到；
淀积HTO栅氧层时的反应温度为800～850℃，时间为10～60min；HTO栅氧层的厚度为
Figure FDA0002275544340000032
9.根据权利要求6所述的一种提高栅氧可靠性和抗辐射特性的HTO/SiO2复合栅CMOS硅栅工艺，其特征在于，步骤3中，形成HTO氮氧硅层的温度为850～1000℃，时间为30～60min。
10.一种由权利要求6～9中任意一项所述的提高栅氧可靠性和抗辐射特性的HTO/SiO2复合栅CMOS硅栅工艺得到的CMOS器件。
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