CN113451216A - 成套硅基抗辐射高压cmos器件集成结构及其制造方法 - Google Patents

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Abstract

本发明公开一种成套硅基抗辐射高压CMOS器件集成结构及制造方法，器件集成结构包含：对称/非对称nLDMOS、对称/非对称pLDMOS、多晶高阻、MOS电容等器件。制造方法是在P型衬底上先形成N型埋层，生长外延层，在外延层上注入推阱形成N型和P型高压阱，其中N型高压阱形成nLDMOS漂移区和pLDMOS沟道，P型高压阱形成pLDMOS漂移区和nLDMOS沟道，生长抗辐射加固厚栅氧化层，匹配全流程工艺热预算，形成一种硅基抗辐射高压CMOS工艺平台。本发明制造的nLDMOS具有优异的抗总剂量辐射性能，辐射后器件具有极低器件漏电和较小阈值电压漂移量，解决了高栅压CMOS类产品辐射加固的工艺制造难题。

Description

成套硅基抗辐射高压CMOS器件集成结构及其制造方法
技术领域
本发明涉及微电子集成电路制造工艺领域，特别涉及一种成套硅基抗辐射高压CMOS器件集成结构及其制造方法。
背景技术
总剂量辐照效应是指集成电路元器件长期暴露于空间辐照、核辐照环境下引起电子元器件性能发生退化甚至失效的现象。当航天器或武器装备型号中所使用的电子元器件长期工作在电离总剂量辐射环境中时，会遭遇高能粒子及光子的轰击，其工作性能和使用寿命不可避免的会受到影响和危害，严重时可能引起航天系统或武器系统故障失效，造成重大的事故。
CMOS集成电路在空间辐射环境下器件表面的SiO2层中会产生电子空穴对，电子很快被复合或漂移出氧化层，空穴则在Si/SiO2界面附近被深能级陷阱俘获，在SiO2层中形成稳定的辐射感生陷阱正电荷，此外，总剂量辐射同时还会在Si/SiO2界面引入界面陷阱电荷，最终效果是会引发阈值电压Vth的漂移、漏电流增大等电学特性的变化，导致器件参数发生退化，最终导致CMOS集成电路失效。其中总剂量辐射效应造成NMOS器件阈值电压Vth向负的方向漂移，直至变成耗尽型，且相同总剂量级别下阈值电压Vth漂移量随着NMOS器件的栅氧化层厚度增大呈幂指数关系变化。此外，总剂量辐照效应除了使NMOS器件阈值电压Vth漂移外，还会使NMOS器件的漏电流随着辐照剂量累积增加而不断增大，轻则使电子元器件的功耗大幅增加，重则导致电子元器件出现功能性失效。
总剂量辐射效应造成NMOS器件阈值电压Vth漂移量主要与栅氧厚度相关，总剂量辐射效应造成NMOS器件漏电流增大主要是NMOS器件内和NMOS器件间的场氧化层泄露电流增加。
对于低压CMOS集成电路而言，NMOS器件栅工作电压低，栅氧化层厚度通常小于200埃米，NMOS器件阈值电压Vth漂移量较小，通过电路设计留足余量，NMOS器件漏电流采用环形封闭栅的版图结构，屏蔽NMOS器件由于总剂量辐照引起的场氧化层边缘漏电通道，通过以上的方法能解决低压CMOS集成电路总剂量辐照加固问题。然而对于高栅压CMOS集成电路而言，栅极工作的电压直接决定于栅氧化层厚度，相同总剂量辐照级别下阈值电压Vth漂移量随着NMOS器件的栅氧化层厚度增大呈幂指数增大，通过电路设计留足余量的方法已经不能保证高栅压CMOS集成电路抗总剂量辐射性能。因此高栅压CMOS集成电路抗总剂量辐射失效一直是困扰航空、航天、武器装备用电子元器件研究的重点课题。
发明内容
本发明要解决的技术问题是提供了一种成套硅基抗辐射高压CMOS器件集成结构及其制造方法。
本发明的技术方案如下：
一种成套硅基抗辐射高压CMOS器件集成结构的制造方法，包括以下步骤：
步骤S1、在P型硅基的衬底上划分四种LDMOS结构和两个无源器件结构，四种LDMOS结构包括N型高压阱区的非对称nLDMOS结构、对称nLDMOS结构，以及P型高压阱区的非对称pLDMOS结构、对称pLDMOS结构，两个无源器件结构包括多晶高值电阻结构和MOS电容结构，并通过光刻注入、高温推进方式分别在非对称pLDMOS结构和对称pLDMOS结构的衬底中形成N型埋层；
步骤S2、通过外延的方式在衬底上生长P型的外延层；
步骤S3、通过光刻注入、高温推进的方式在每一LDMOS结构的外延层中分别形成Nwell区和Pwell区，在多晶高值电阻结构的外延层中形成Pwell区，在MOS电容结构的外延层中形成Nwell区；
步骤S4、通过光刻刻蚀氮化硅硬掩膜的方式在外延层上氧化生长多个LOCOS场氧化隔离区；
步骤S5、在相邻的两个LOCOS场氧化隔离区之间生长抗辐射厚栅氧化层；
步骤S6、低温淀积多晶栅层，通过光刻注入选择性掺杂形成多晶高阻；并对多晶栅层通过图形刻蚀，在每一个LDMOS结构分别形成一个多晶硅栅电极，在多晶高值电阻结构形成高阻区域，以及在MOS电容结构形成电容的上电极板；
步骤S7、通过淀积氧化层和刻蚀氧化层在高阻区域、上电极板及每一多晶硅栅电极的两侧分别形成Spacer侧墙；
步骤S8、通过源漏光刻注入的方式，在每两个相邻的LOCOS场氧化隔离区之间的未履盖多晶硅栅电极的区域形成n+源漏区或p+源漏区，并退火激活杂质；
步骤S9、进行高压CMOS制作工艺的后段工艺流程。
进一步的，在所述步骤S2中，形成N型埋层的方法为：
在硅衬底上生长一层薄垫氧化层，厚度为100埃米～300埃米，然后通过光刻曝光，离子注入锑元素或者砷元素，剂量为1E12～8E12cm-2，高温推进形成选择性N型埋层。
进一步的，在所述步骤S3中，在非对称nLDMOS结构形成有一个Pwell区，并在非对称nLDMOS结构的Pwell区临近对称nLDMOS结构的一侧形成有一个Nwell区；在对称nLDMOS结构形成有三个Pwell区，并在对称nLDMOS结构中每两个相邻的Pwell区之间形成一个Nwell区；在非对称pLDMOS结构形成有两个Nwell区，并在非对称pLDMOS结构的两个Nwell区之间形成一个Pwell区；在对称pLDMOS结构形成有三个Nwell区，并在对称pLDMOS结构中每两个相邻的Nwell区之间形成一个Pwell区。
进一步的，在所述步骤S3中，形成Nwell区和Pwell区的方法为：
在P型外延层上生长一层薄垫氧化层，厚度为100埃米～300埃米，然后分别通过Nwell光刻曝光和Pwell光刻曝光工艺，以及分别离子注入磷元素和硼元素，高温推进形成选择性Nwell区和Pwell区；其中，磷元素剂量优选为1E12～2E13cm-2，硼元素剂量优选为1E12～2E13cm-2。
进一步的，在所述步骤S4中，生长多个LOCOS场氧化隔离区的方法为：
采用含HF的清洗液去除晶圆表面的全部氧化层，然后生长一层薄垫氧化层，厚度为100埃米～300埃米，淀积生长氮化硅硬掩模，氮化硅厚度为1000埃米～3000埃米，然后通过光刻曝光工艺，选择性刻蚀掉氮化硅膜，通过炉管氧化工艺生长LOCOS场氧化层隔离区，采用含磷酸的剥离液清洗晶圆，剥离晶圆表面的氮化硅；然后采用热氧化方式生长牺牲氧化层，并采用湿法腐蚀的方式腐蚀掉牺牲氧化层。
进一步的，在所述步骤S5中，生长抗辐射厚栅氧化层的方法为：
先对硅表面进行预处理，预处理包含HF稀释液体清洗，以保证晶圆硅表面清洁，采用HCL吹扫炉管清洁杂质离子保证炉体清洁；
然后采用清洁的炉管生长抗辐射厚栅氧化层，生产抗辐射厚栅氧化层优选为采用H2-O2合成的方式，生长温度优选为在800～900度之间，抗辐射厚栅氧化层106的厚度优选为600埃米～1400埃米，且在生长过程中进行10～30分钟的纯氮气退火，退火温度在800～900度之间。
进一步的，在所述步骤S6中，多晶栅极材料采用低温淀积方式，多晶厚度2000埃米～4000埃米，淀积多晶栅极材料工步作业与栅氧化层介质生长工步间等待时间不超过2小时；然后进行多晶栅掺杂，掺杂采用硼元素，其中，在多晶高值电阻结构的多晶栅处通过光刻注入选择性掺杂形成多晶高阻区，然后进行退火杂质激活；采用等离子刻蚀方法对多晶栅极材料进行图形刻蚀，形成器件的多晶硅栅电极。
进一步的，在所述步骤S7中，形成Spacer侧墙的方法为：
先采用SPM+SC1+SC2方式进行清洗，然后淀积氧化层，氧化层厚度为2000埃米～4000埃米，然后进行氧化层干法刻蚀，形成器件的Spacer侧墙，在氧化层干法刻蚀过程中，保护器件有源区硅表面的刻蚀量小于200埃米。
进一步的，在所述步骤S9中，高压CMOS工艺的后段工艺流程包括：
在硅表面淀积ILD介质层，并对ILD介质层进行化学机械抛光平坦化；
在ILD介质层上，对应n+源漏区和p+源漏区的位置处，以及高阻区域和上电极板的位置处分别进行孔刻蚀和钨塞填充，形成接触孔钨塞，并进行平坦化；
进行金属淀积，完成互连，形成Alsicu金属互连层；从而在非对称nLDMOS结构形成高压非对称nLDMOS器件，在对称nLDMOS结构形成高压对称nLDMOS器件，在非对称pLDMOS结构形成高压非对称pLDMOS器件，在对称pLDMOS结构形成高压对称pLDMOS器件，在多晶高值电阻结构形成多晶高值电阻，在MOS电容结构形成MOS电容。
一种成套硅基抗辐射高压CMOS器件集成结构，包括高压非对称nLDMOS器件、高压对称nLDMOS器件、高压非对称pLDMOS器件、高压对称pLDMOS器件、多晶高值电阻和MOS电容；所述高压非对称nLDMOS器件包括衬底、外延层、位于外延层中的一个Nwell区和一个Pwell区、位于Nwell区和Pwell区上的多个LOCOS场氧化隔离区、位于Nwell区和Pwell区连接处并向Nwell区延伸至与LOCOS场氧化隔离区连接的抗辐射厚栅氧化层、履盖在抗辐射厚栅氧化层及LOCOS场氧化隔离区上的多晶硅栅电极、位于多晶硅栅电极两侧的Spacer侧墙、位于相邻的LOCOS场氧化隔离区之间的未履盖多晶硅栅电极的区域的n+源漏区和p+源漏区、与n+源漏区或p+源漏区连接的接触孔钨塞、与接触孔钨塞连接的Alsicu金属互连层、以及用于器件平坦化的ILD介质层；
所述高压对称nLDMOS器件包括衬底、外延层、位于外延层中的三个Pwell区、夹在三个Pwell区之间的两个Nwell区、位于Nwell区和Pwell区上的多个LOCOS场氧化隔离区、履盖在中间位置的Pwell区上并延伸至与两侧的LOCOS场氧化隔离区连接的抗辐射厚栅氧化层、履盖在抗辐射厚栅氧化层及与其连接的两个LOCOS场氧化隔离区上的多晶硅栅电极、位于多晶硅栅电极两侧的Spacer侧墙、位于相邻的LOCOS场氧化隔离区之间的未履盖多晶硅栅电极的区域的n+源漏区和p+源漏区、与n+源漏区或p+源漏区连接的接触孔钨塞、与接触孔钨塞连接的Alsicu金属互连层、以及用于器件平坦化的ILD介质层；
所述高压非对称pLDMOS器件包括衬底、N型埋层、外延层、位于外延层中的两个Nwell区、位于两个Nwell区之间的Pwell区、位于Nwell区和Pwell区上的多个LOCOS场氧化隔离区、位于Pwell区与一侧的Nwell区的连接处并延伸至与Pwell区上的LOCOS场氧化隔离区连接的抗辐射厚栅氧化层、履盖在抗辐射厚栅氧化层及与其连接的LOCOS场氧化隔离区上的多晶硅栅电极、位于多晶硅栅电极两侧的Spacer侧墙、位于相邻的LOCOS场氧化隔离区之间的未履盖多晶硅栅电极的区域的n+源漏区和p+源漏区、与n+源漏区或p+源漏区连接的接触孔钨塞、与接触孔钨塞连接的Alsicu金属互连层、以及用于器件平坦化的ILD介质层；
所述高压对称pLDMOS器件包括衬底、N型埋层、外延层、位于外延层中的三个Nwell区、夹在三个Nwell区之间的两个Pwell区、位于Nwell区和Pwell区上的多个LOCOS场氧化隔离区、履盖在中间位置的Nwell区上并延伸至与两侧的LOCOS场氧化隔离区连接的抗辐射厚栅氧化层、履盖在抗辐射厚栅氧化层及与其连接的两个LOCOS场氧化隔离区上的多晶硅栅电极、位于多晶硅栅电极两侧的Spacer侧墙、位于相邻的LOCOS场氧化隔离区之间的未履盖多晶硅栅电极的区域的n+源漏区和p+源漏区、与n+源漏区或p+源漏区连接的接触孔钨塞、与接触孔钨塞连接的Alsicu金属互连层、以及用于器件平坦化的ILD介质层；
所述多晶高值电阻包括衬底、外延层、位于外延层中Pwell区、履盖在Pwell区上的LOCOS场氧化隔离区、位于LOCOS场氧化隔离区上的高阻区域、位于高阻区域两侧的Spacer侧墙、与高阻区域连接的接触孔钨塞、与接触孔钨塞连接的Alsicu金属互连层、以及用于器件平坦化的ILD介质层；
所述MOS电容包括衬底、外延层、位于外延层中Nwell区、履盖在Nwell区两端的LOCOS场氧化隔离区、位于两个LOCOS场氧化隔离区之间的抗辐射厚栅氧化层、履盖在抗辐射厚栅氧化层中部的上电极板、位于上电极板两侧的Spacer侧墙、位于LOCOS场氧化隔离区和Spacer侧墙之间的n+源漏区、分别用于连接上电极板和n+源漏区的接触孔钨塞、与接触孔钨塞连接的Alsicu金属互连层、以及用于器件平坦化的ILD介质层；
所述高压非对称nLDMOS器件、高压对称nLDMOS器件、高压非对称pLDMOS器件、高压对称pLDMOS器件、多晶高值电阻和MOS电容通过工艺集成形成单片电路。
本发明中，在同一常规的硅基衬底上形成高压非对称nLDMOS器件、高压对称nLDMOS器件、高压非对称pLDMOS器件、高压对称pLDMOS器件、多晶高值电阻和MOS电容，从而实现了成套抗辐射高压CMOS工艺器件结构集成，通过在N型高压阱区形成nLDMOS器件漂移区和pLDMOS的沟道区，在P型高压阱区形成pLDMOS器件漂移区和nLDMOS的沟道区，并通过优化的抗辐射加固厚栅氧化层生长工艺，采用了硅栅自对准注入的工艺方式，在多晶栅刻蚀之后再形成源漏，并匹配全流程热预算设计，形成一种成套的硅基抗辐射高压CMOS工艺制造方法。制造的nLDMOS具有非常优异的抗总剂量辐射性能，辐射后器件具有极低的器件漏电和较小的阈值电压漂移量，解决了高栅极工作电压CMOS类产品辐射加固的工艺制造难题。
附图说明
图1是在硅晶圆抛光片上划分LDMOS结构的剖面示意图。
图2是在衬底上高温推进形成高压pLDMOS结构的N型埋层剖面示意图。
图3是生长外延层后硅片结构的剖面示意图。
图4是形成N型高压阱区和P型高压阱区后的剖面示意图。
图5是形成LOCOS场氧化隔离区后的剖面示意图。
图6是生长厚栅氧化层后硅片结构的剖面示意图。
图7是栅多晶刻蚀形成多晶硅栅电极的剖面示意图。
图8是刻蚀形成Spacer侧墙后的剖面示意图。
图9是完成Alsicu金属互连层的第一层Alsicu金属布线后，非对称nLDMOS结构和对称nLDMOS结构的剖面示意图。
图10是完成Alsicu金属互连层的第一层Alsicu金属布线后，非对称pLDMOS结构和对称pLDMOS结构的剖面示意图。
图11是完成Alsicu金属互连层的第一层Alsicu金属布线后，多晶高值电阻结构和MOS电容结构的剖面示意图。
图12是本发明制造方法制造的髙压nLDMOS与传统高压CMOS工艺制造的高压CMOS器件经过100K rad(si)的总剂量辐射后，阈值电压Vg_id曲线对比数据。
图中：1.非对称nLDMOS结构，2.对称nLDMOS结构，3.非对称pLDMOS结构，4.对称pLDMOS结构，5.多晶高值电阻结构，6.MOS电容结构，100.衬底，101.N型埋层，102.外延层，103.Nwell区，104.Pwell区，105.LOCOS场氧化隔离区，106.抗辐射厚栅氧化层，107.多晶硅栅电极，108.Spacer侧墙，109.n+源漏区，110.p+源漏区，111.ILD介质层，112.接触孔钨塞，113.Alsicu金属互连层，117.高阻区域，127.上电极板。
具体实施方式
为了使本技术领域的人员更好地理解本发明实施例中的技术方案，并使本发明实施例的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明实施例中技术方案作进一步详细的说明。
本发明成套硅基抗辐射高压CMOS器件集成结构的制造方法的一个优选实施例包括以下步骤：
步骤S1、如图1所示，选用P型掺杂、晶向为[100]的硅晶圆抛光片作为衬底100，在衬底100上形成N型高压阱区、P型高压阱区和无源器件区，并在N型高压阱区形成非对称nLDMOS结构1和对称nLDMOS结构2，在P型高压阱区形成非对称pLDMOS结构3和对称pLDMOS结构4，在无源器件区形成多晶高值电阻结构5和MOS电容结构6；并对衬底100经过打标，清洗。需要说明的是，为了清楚展示CMOS器件的结构，图1～图8中只示出了非对称nLDMOS结构1、对称nLDMOS结构2和非对称pLDMOS结构3，对称pLDMOS结构4的相关结构请参见图10，多晶高值电阻结构5和MOS电容结构6的相关结构请参见图11。
之后，如图2所示，通过光刻注入、高温推进方式分别在非对称pLDMOS结构3和对称pLDMOS结构4的衬底100中形成N型埋层101；具体为：
在衬底100上生长一层薄垫氧化层，厚度为100埃米～300埃米，然后通过光刻曝光，离子注入锑元素或者砷元素，剂量为1E12～8E12cm-2，高温推进形成选择性N型埋层101。
步骤S2、如图3所示，采用含HF的清洗液去除晶圆表面的全部氧化层，然后立即采用硅外延的方式生长P型掺杂的外延层102，外延厚度为3～6微米。
步骤S3、如图4所示，通过光刻注入、高温推进的方式在外延层102中形成Nwell区103和Pwell区104。其中，在非对称nLDMOS结构1形成有一个Pwell区104，并在非对称nLDMOS结构1的Pwell区104临近对称nLDMOS结构2的一侧形成有一个Nwell区103。在对称nLDMOS结构2形成有三个Pwell区104，并在对称nLDMOS结构2中每两个相邻的Pwell区104之间形成一个Nwell区103。在非对称pLDMOS结构3形成有两个Nwell区103，并在非对称pLDMOS结构3的两个Nwell区103之间形成一个Pwell区104。在对称pLDMOS结构4形成有三个Nwell区103，并在对称pLDMOS结构4中每两个相邻的Nwell区103之间形成一个Pwell区104。在多晶高值电阻结构5的外延层102中形成一个Pwell区104，在MOS电容结构6的外延层102中形成一个Nwell区103。
形成Nwell区103和Pwell区104的方法为：
将生长了P型外延层102的晶圆生长一层薄垫氧化层，厚度为100埃米～300埃米，然后分别通过Nwell光刻曝光和Pwell光刻曝光工艺，以及分别离子注入磷元素和硼元素，高温推进形成选择性Nwell区103和Pwell区104。其中，磷元素剂量优选为1E12～2E13cm-2，硼元素剂量优选为1E12～2E13cm-2，形成的结构如图4所示。其中，非对称nLDMOS结构1和对称nLDMOS结构2的Nwell区103用做漂移区，Pwell区104用作沟道区；非对称pLDMOS结构3和对称pLDMOS结构4的Nwell区103用做沟道区，Pwell区104用作漂移区。
步骤S4、如图5所示，通过光刻刻蚀氮化硅硬掩膜的方式在外延层102上氧化生长多个LOCOS场氧化隔离区105。具体为：
采用含HF的清洗液去除晶圆表面的全部氧化层，然后生长一层薄垫氧化层，厚度为100埃米～300埃米，淀积生长氮化硅硬掩模，氮化硅厚度为1000埃米～3000埃米，然后通过光刻曝光工艺，选择性刻蚀掉氮化硅膜，通过炉管氧化工艺生长LOCOS场氧化层隔离区105，采用含磷酸的剥离液清洗晶圆，剥离晶圆表面的全部氮化硅。然后采用热氧化方式生长牺牲氧化层，并采用湿法腐蚀的方式腐蚀掉牺牲氧化层，形成的结构如图5所示。
步骤S5、如图6所示，在相邻的两个LOCOS场氧化隔离区105之间生长抗辐射厚栅氧化层106。具体为：
先对硅表面进行预处理，预处理包含HF稀释液体清洗，以保证晶圆硅表面清洁，采用HCL吹扫炉管清洁杂质离子保证炉体清洁。
然后采用清洁的炉管生长抗辐射厚栅氧化层106，生产抗辐射厚栅氧化层106采用H2-O2合成的方式，生长温度优选为在800～900度之间，抗辐射厚栅氧化层106的厚度优选为600埃米～1400埃米，且在生长过程中进行10～30分钟的纯氮气退火，退火温度在800～900度之间，形成的结构如图6所示。
步骤S6、如图7所示，低温淀积多晶栅层，通过光刻注入选择性掺杂形成多晶高阻；并对多晶栅层通过图形刻蚀，分别在非对称nLDMOS结构1、对称nLDMOS结构2、非对称pLDMOS结构3、对称pLDMOS结构4形成一个多晶硅栅电极107；在多晶高值电阻结构5形成高阻区域117，以及在MOS电容结构6形成电容的上电极板127。
其中，多晶栅极材料采用低温淀积方式，多晶厚度2000埃米～4000埃米，淀积多晶栅极材料工步作业与栅氧化层介质生长工步间等待时间不超过2小时，以尽量减少栅氧化层介质缺陷，减少多晶栅极材料与栅氧化层介质层间界面态缺陷。然后进行多晶栅掺杂，掺杂采用硼元素，其中，在多晶高值电阻结构5的多晶栅处通过光刻注入选择性掺杂形成多晶高阻区，然后进行退火杂质激活。采用等离子刻蚀方法对多晶栅极材料进行图形刻蚀，形成器件的多晶硅栅电极107、高阻区域117和上电极板127，形成的结构如图7所示。
步骤S7、通过淀积氧化层和刻蚀氧化层在高阻区域117、上电极板127及每一多晶硅栅电极107的两侧分别形成Spacer侧墙108。具体为：
在多晶栅电极干法刻蚀完成后，采用SPM+SC1+SC2方式清洗。然后淀积氧化层，氧化层厚度为2000埃米～4000埃米，然后进行Spacer氧化层干法刻蚀，形成器件的Spacer侧墙108，在Spacer氧化层干法刻蚀过程中，保护器件有源区硅表面的刻蚀量小于200埃米。
步骤S8、如图8所示，通过源漏光刻注入的方式，在每两个相邻的LOCOS场氧化隔离区105之间的未履盖多晶硅栅电极107的区域形成n+源漏区109或p+源漏区110，并退火激活杂质。器件的源漏掺杂分别采用两次光刻实现选择性源漏注入，源漏注入完成后，采用炉管进行退火，形成较浅的源漏结深，温度设置在850～950度之间。通过栅多晶形成在前，源漏形成在后的方式，实现了自对准注入的工艺。
步骤S9、如图9、图10和图11所示，进行高压CMOS工艺后段工艺流程，得到高压CMOS器件。具体包括：
在硅表面淀积ILD介质层111，并对ILD介质层111进行化学机械抛光平坦化。
在ILD介质层111上，对应n+源漏区109和p+源漏区110的位置处，以及高阻区域117和上电极板127的位置处分别进行孔刻蚀和钨塞填充，形成接触孔钨塞112，并进行平坦化。
进行金属淀积，完成互连，形成Alsicu金属互连层113；从而在非对称nLDMOS结构1形成高压非对称nLDMOS器件，在对称nLDMOS结构2形成高压对称nLDMOS器件，在非对称pLDMOS结构3形成高压非对称pLDMOS器件，在对称pLDMOS结构4形成高压对称pLDMOS器件，在多晶高值电阻结构5形成多晶高值电阻，在MOS电容结构6形成MOS电容；从而得到完整的高压CMOS器件集成结构。高压对称nLDMOS器件与高压非对称nLDMOS器件结构类似，不同之处在于高压对称nLDMOS器件的源端和漏端以中间位置的Pwell区104呈对称结构。高压对称pLDMOS器件与高压非对称pLDMOS器件结构类似，不同之处在于高压对称pLDMOS器件的源端和漏端以中间位置的Nwell区103呈对称结构。
所述高压非对称nLDMOS器件、高压对称nLDMOS器件、高压非对称pLDMOS器件和高压对称pLDMOS器件的栅极击穿电压为60V～120V，栅极工作电压为30V～60V，漏极工作电压为5V～100V。
如图9、图10和图11所示，本发明成套硅基抗辐射高压CMOS器件集成结构的一个优选实施例包括高压非对称nLDMOS器件、高压对称nLDMOS器件、高压非对称pLDMOS器件、高压对称pLDMOS器件、多晶高值电阻和MOS电容。
所述高压非对称nLDMOS器件包括衬底100、外延层102、位于外延层102中的一个Nwell区103和一个Pwell区104、位于Nwell区103和Pwell区104上的多个LOCOS场氧化隔离区105、位于Nwell区103和Pwell区104连接处并向Nwell区103延伸至与LOCOS场氧化隔离区105连接的抗辐射厚栅氧化层106、履盖在抗辐射厚栅氧化层106及LOCOS场氧化隔离区105上的多晶硅栅电极107、位于多晶硅栅电极107两侧的Spacer侧墙108、位于相邻的LOCOS场氧化隔离区105之间的未履盖多晶硅栅电极107的区域的n+源漏区109和p+源漏区110、与n+源漏区109或p+源漏区110连接的接触孔钨塞112、与接触孔钨塞112连接的Alsicu金属互连层113、以及用于器件平坦化的ILD介质层111。
所述高压对称nLDMOS器件包括衬底100、外延层102、位于外延层102中的三个Pwell区104、夹在三个Pwell区104之间的两个Nwell区103、位于Nwell区103和Pwell区104上的多个LOCOS场氧化隔离区105、履盖在中间位置的Pwell区104上并延伸至与两侧的LOCOS场氧化隔离区105连接的抗辐射厚栅氧化层106、履盖在抗辐射厚栅氧化层106及与其连接的两个LOCOS场氧化隔离区105上的多晶硅栅电极107、位于多晶硅栅电极107两侧的Spacer侧墙108、位于相邻的LOCOS场氧化隔离区105之间的未履盖多晶硅栅电极107的区域的n+源漏区109和p+源漏区110、与n+源漏区109或p+源漏区110连接的接触孔钨塞112、与接触孔钨塞112连接的Alsicu金属互连层113、以及用于器件平坦化的ILD介质层111。
所述高压非对称pLDMOS器件包括衬底100、N型埋层101、外延层102、位于外延层102中的两个Nwell区103、位于两个Nwell区103之间的Pwell区104、位于Nwell区103和Pwell区104上的多个LOCOS场氧化隔离区105、位于Pwell区104与一侧的Nwell区103的连接处并延伸至与Pwell区104上的LOCOS场氧化隔离区105连接的抗辐射厚栅氧化层106、履盖在抗辐射厚栅氧化层106及与其连接的LOCOS场氧化隔离区105上的多晶硅栅电极107、位于多晶硅栅电极107两侧的Spacer侧墙108、位于相邻的LOCOS场氧化隔离区105之间的未履盖多晶硅栅电极107的区域的n+源漏区109和p+源漏区110、与n+源漏区109或p+源漏区110连接的接触孔钨塞112、与接触孔钨塞112连接的Alsicu金属互连层113、以及用于器件平坦化的ILD介质层111。
所述高压对称pLDMOS器件包括衬底100、N型埋层101、外延层102、位于外延层102中的三个Nwell区103、夹在三个Nwell区103之间的两个Pwell区104、位于Nwell区103和Pwell区104上的多个LOCOS场氧化隔离区105、履盖在中间位置的Nwell区103上并延伸至与两侧的LOCOS场氧化隔离区105连接的抗辐射厚栅氧化层106、履盖在抗辐射厚栅氧化层106及与其连接的两个LOCOS场氧化隔离区105上的多晶硅栅电极107、位于多晶硅栅电极107两侧的Spacer侧墙108、位于相邻的LOCOS场氧化隔离区105之间的未履盖多晶硅栅电极107的区域的n+源漏区109和p+源漏区110、与n+源漏区109或p+源漏区110连接的接触孔钨塞112、与接触孔钨塞112连接的Alsicu金属互连层113、以及用于器件平坦化的ILD介质层111。
所述多晶高值电阻包括衬底100、外延层102、位于外延层102中Pwell区104、履盖在Pwell区104上的LOCOS场氧化隔离区105、位于LOCOS场氧化隔离区105上的高阻区域117、位于高阻区域117两侧的Spacer侧墙108、与高阻区域117连接的接触孔钨塞112、与接触孔钨塞112连接的Alsicu金属互连层113、以及用于器件平坦化的ILD介质层111。
所述MOS电容包括衬底100、外延层102、位于外延层102中Nwell区103、履盖在Nwell区103两端的LOCOS场氧化隔离区105、位于两个LOCOS场氧化隔离区105之间的抗辐射厚栅氧化层106、履盖在抗辐射厚栅氧化层106中部的电容的上电极板127、位于上电极板127两侧的Spacer侧墙108、位于LOCOS场氧化隔离区105和Spacer侧墙108之间的n+源漏区109、分别用于连接上电极板127和n+源漏区109的接触孔钨塞112、与接触孔钨塞112连接的Alsicu金属互连层113、以及用于器件平坦化的ILD介质层。
所述高压非对称nLDMOS器件、高压对称nLDMOS器件、高压非对称pLDMOS器件、高压对称pLDMOS器件、多晶高值电阻和MOS电容通过工艺集成最终实现单片电路，并满足需求的电路功能。
如图12所示，是本发明的髙压nLDMOS与传统高压CMOS工艺制造的高压CMOS器件经过100K rad(si)的总剂量辐射后，阈值电压Vg_id曲线对比数据。从图中可以看出，本发明方法制造的髙压nLDMOS在经过总剂量辐射后具有较小的阈值电压漂移量和极低的器件漏电。
本发明中，在同一常规的硅基衬底上形成高压非对称nLDMOS器件、高压对称nLDMOS器件、高压非对称pLDMOS器件、高压对称pLDMOS器件、多晶高值电阻和MOS电容，从而实现了成套抗辐射高压CMOS工艺器件结构集成，通过在N型高压阱区形成nLDMOS器件漂移区和pLDMOS的沟道区，在P型高压阱区形成pLDMOS器件漂移区和nLDMOS的沟道区，并通过优化的抗辐射加固厚栅氧化层生长工艺，采用了硅栅自对准注入的工艺方式，在多晶栅刻蚀之后再形成源漏，并匹配全流程热预算设计，形成一种成套的硅基抗辐射高压CMOS工艺制造方法。制造的nLDMOS具有非常优异的抗总剂量辐射性能，辐射后器件具有极低的器件漏电和较小的阈值电压漂移量，解决了高栅极工作电压CMOS类产品辐射加固的工艺制造难题。
本发明未描述部分与现有技术一致，在此不做赘述。以上仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构，直接或间接运用在其他相关的技术领域，均同理在本发明的专利保护范围之内。

Claims (10)

1.一种成套硅基抗辐射高压CMOS器件集成结构的制造方法，其特征在于，包括以下步骤：
步骤S1、在P型硅基的衬底(100)上形成四种LDMOS结构和两个无源器件结构，四种LDMOS结构包括N型高压阱区的非对称nLDMOS结构(1)、对称nLDMOS结构(2)，以及P型高压阱区的非对称pLDMOS结构(3)、对称pLDMOS结构(4)，两个无源器件结构包括多晶高值电阻结构(5)和MOS电容结构(6)，并通过光刻注入、高温推进方式分别在非对称pLDMOS结构(3)和对称pLDMOS结构(4)的衬底(100)中形成N型埋层(101)；
步骤S2、通过外延的方式在衬底(100)上生长P型的外延层(102)；
步骤S3、通过光刻注入、高温推进的方式在每一LDMOS结构的外延层(102)中分别形成Nwell区(103)和Pwell区(104)，在多晶高值电阻结构(5)的外延层(102)中形成Pwell区(104)，在MOS电容结构(6)的外延层(102)中形成Nwell区(103)；
步骤S4、通过光刻刻蚀氮化硅硬掩膜的方式在外延层(102)上氧化生长多个LOCOS场氧化隔离区(105)；
步骤S5、在相邻的两个LOCOS场氧化隔离区(105)之间生长抗辐射厚栅氧化层(106)；
步骤S6、低温淀积多晶栅层，通过光刻注入选择性掺杂形成多晶高阻；并对多晶栅层通过图形刻蚀，在每一个LDMOS结构分别形成一个多晶硅栅电极(107)，在多晶高值电阻结构(5)形成高阻区域(117)，以及在MOS电容结构(6)形成电容的上电极板(127)；
步骤S7、通过淀积氧化层和刻蚀氧化层在高阻区域(117)、电极板(127)及每一多晶硅栅电极(107)的两侧分别形成Spacer侧墙(108)；
步骤S8、通过源漏光刻注入的方式，在每两个相邻的LOCOS场氧化隔离区(105)之间的未履盖多晶硅栅电极(107)的区域形成n+源漏区(109)或p+源漏区(110)，并退火激活杂质；
步骤S9、进行高压CMOS制作工艺的后段工艺流程。
2.根据权利要求1所述的成套硅基抗辐射高压CMOS器件集成结构的制造方法，其特征在于，在所述步骤S2中，形成N型埋层(101)的方法为：
在硅衬底(100)上生长一层薄垫氧化层，厚度为100埃米～300埃米，然后通过光刻曝光，离子注入锑元素或者砷元素，剂量为1E12～8E12cm-2，高温推进形成选择性N型埋层(101)。
3.根据权利要求1所述的成套硅基抗辐射高压CMOS器件集成结构的制造方法，其特征在于，在所述步骤S3中，在非对称nLDMOS结构(1)形成有一个Pwell区(104)，并在非对称nLDMOS结构(1)的Pwell区(104)临近对称nLDMOS结构(2)的一侧形成有一个Nwell区(103)；在对称nLDMOS结构(2)形成有三个Pwell区(104)，并在对称nLDMOS结构(2)中每两个相邻的Pwell区(104)之间形成一个Nwell区(103)；在非对称pLDMOS结构(3)形成有两个Nwell区(103)，并在非对称pLDMOS结构(3)的两个Nwell区(103)之间形成一个Pwell区(104)；在对称pLDMOS结构(4)形成有三个Nwell区(103)，并在对称pLDMOS结构(4)中每两个相邻的Nwell区(103)之间形成一个Pwell区(104)。
4.根据权利要求1所述的成套硅基抗辐射高压CMOS器件集成结构的制造方法，其特征在于，在所述步骤S3中，形成Nwell区(103)和Pwell区(104)的方法为：
在P型外延层(102)上生长一层薄垫氧化层，厚度为100埃米～300埃米，然后分别通过Nwell光刻曝光和Pwell光刻曝光工艺，以及分别离子注入磷元素和硼元素，高温推进形成选择性Nwell区(103)和Pwell区(104)；其中，磷元素剂量优选为1E12～2E13cm-2，硼元素剂量优选为1E12～2E13cm-2。
5.根据权利要求1所述的成套硅基抗辐射高压CMOS器件集成结构的制造方法，其特征在于，在所述步骤S4中，生长多个LOCOS场氧化隔离区(105)的方法为：
采用含HF的清洗液去除晶圆表面的全部氧化层，然后生长一层薄垫氧化层，厚度为100埃米～300埃米，淀积生长氮化硅硬掩模，氮化硅厚度为1000埃米～3000埃米，然后通过光刻曝光工艺，选择性刻蚀掉氮化硅膜，通过炉管氧化工艺生长LOCOS场氧化层隔离区(105)，采用含磷酸的剥离液清洗晶圆，剥离晶圆表面的氮化硅；然后采用热氧化方式生长牺牲氧化层，并采用湿法腐蚀的方式腐蚀掉牺牲氧化层。
6.根据权利要求1所述的成套硅基抗辐射高压CMOS器件集成结构的制造方法，其特征在于，在所述步骤S5中，生长抗辐射厚栅氧化层(106)的方法为：
先对硅表面进行预处理，预处理包含HF稀释液体清洗，以保证晶圆硅表面清洁，采用HCL吹扫炉管清洁杂质离子保证炉体清洁；
然后采用清洁的炉管生长抗辐射厚栅氧化层(106)，生产抗辐射厚栅氧化层(106)优选为采用H2-O2合成的方式，生长温度优选为在800～900度之间，抗辐射厚栅氧化层106的厚度优选为600埃米～1400埃米，且在生长过程中进行10～30分钟的纯氮气退火，退火温度在800～900度之间。
7.根据权利要求1所述的成套硅基抗辐射高压CMOS器件集成结构的制造方法，其特征在于，在所述步骤S6中，多晶栅极材料采用低温淀积方式，多晶厚度2000埃米～4000埃米，淀积多晶栅极材料工步作业与栅氧化层介质生长工步间等待时间不超过2小时；然后进行多晶栅掺杂，掺杂采用硼元素，其中，在多晶高值电阻结构(5)的多晶栅处通过光刻注入选择性掺杂形成多晶高阻区，然后进行退火杂质激活；采用等离子刻蚀方法对多晶栅极材料进行图形刻蚀，形成器件的多晶硅栅电极(107)。
8.根据权利要求1所述的成套硅基抗辐射高压CMOS器件集成结构的制造方法，其特征在于，在所述步骤S7中，形成Spacer侧墙(108)的方法为：
先采用SPM+SC1+SC2方式进行清洗，然后淀积氧化层，氧化层厚度为2000埃米～4000埃米，然后进行氧化层干法刻蚀，形成器件的Spacer侧墙(108)，在氧化层干法刻蚀过程中，保护器件有源区硅表面的刻蚀量小于200埃米。
9.根据权利要求1所述的成套硅基抗辐射高压CMOS器件集成结构的制造方法，其特征在于，在所述步骤S9中，高压CMOS工艺的后段工艺流程包括：
在硅表面淀积ILD介质层(111)，并对ILD介质层(111)进行化学机械抛光平坦化；
在ILD介质层(111)上，对应n+源漏区(109)和p+源漏区(110)的位置处，以及高阻区域(117)和电极板(127)的位置处分别进行孔刻蚀和钨塞填充，形成接触孔钨塞(112)，并进行平坦化；
进行金属淀积，完成互连，形成Alsicu金属互连层(113)；从而在非对称nLDMOS结构(1)形成高压非对称nLDMOS器件，在对称nLDMOS结构(2)形成高压对称nLDMOS器件，在非对称pLDMOS结构(3)形成高压非对称pLDMOS器件，在对称pLDMOS结构(4)形成高压对称pLDMOS器件，在多晶高值电阻结构(5)形成多晶高值电阻，在MOS电容结构(6)形成MOS电容。
10.一种成套硅基抗辐射高压CMOS器件集成结构，其特征在于，包括高压非对称nLDMOS器件、高压对称nLDMOS器件、高压非对称pLDMOS器件、高压对称pLDMOS器件、多晶高值电阻和MOS电容；所述高压非对称nLDMOS器件包括衬底(100)、外延层(102)、位于外延层(102)中的一个Nwell区(103)和一个Pwell区(104)、位于Nwell区(103)和Pwell区(104)上的多个LOCOS场氧化隔离区(105)、位于Nwell区(103)和Pwell区(104)连接处并向Nwell区(103)延伸至与LOCOS场氧化隔离区(105)连接的抗辐射厚栅氧化层(106)、履盖在抗辐射厚栅氧化层(106)及LOCOS场氧化隔离区(105)上的多晶硅栅电极(107)、位于多晶硅栅电极(107)两侧的Spacer侧墙(108)、位于相邻的LOCOS场氧化隔离区(105)之间的未履盖多晶硅栅电极(107)的区域的n+源漏区(109)和p+源漏区(110)、与n+源漏区(109)或p+源漏区(110)连接的接触孔钨塞(112)、与接触孔钨塞(112)连接的Alsicu金属互连层(113)、以及用于器件平坦化的ILD介质层(111)；
所述高压对称nLDMOS器件包括衬底(100)、外延层(102)、位于外延层(102)中的三个Pwell区(104)、夹在三个Pwell区(104)之间的两个Nwell区(103)、位于Nwell区(103)和Pwell区(104)上的多个LOCOS场氧化隔离区(105)、履盖在中间位置的Pwell区(104)上并延伸至与两侧的LOCOS场氧化隔离区(105)连接的抗辐射厚栅氧化层(106)、履盖在抗辐射厚栅氧化层(106)及与其连接的两个LOCOS场氧化隔离区(105)上的多晶硅栅电极(107)、位于多晶硅栅电极(107)两侧的Spacer侧墙(108)、位于相邻的LOCOS场氧化隔离区(105)之间的未履盖多晶硅栅电极(107)的区域的n+源漏区(109)和p+源漏区(110)、与n+源漏区(109)或p+源漏区(110)连接的接触孔钨塞(112)、与接触孔钨塞(112)连接的Alsicu金属互连层(113)、以及用于器件平坦化的ILD介质层(111)；
所述高压非对称pLDMOS器件包括衬底(100)、N型埋层(101)、外延层(102)、位于外延层(102)中的两个Nwell区(103)、位于两个Nwell区(103)之间的Pwell区(104)、位于Nwell区(103)和Pwell区(104)上的多个LOCOS场氧化隔离区(105)、位于Pwell区(104)与一侧的Nwell区(103)的连接处并延伸至与Pwell区(104)上的LOCOS场氧化隔离区(105)连接的抗辐射厚栅氧化层(106)、履盖在抗辐射厚栅氧化层(106)及与其连接的LOCOS场氧化隔离区(105)上的多晶硅栅电极(107)、位于多晶硅栅电极(107)两侧的Spacer侧墙(108)、位于相邻的LOCOS场氧化隔离区(105)之间的未履盖多晶硅栅电极(107)的区域的n+源漏区(109)和p+源漏区(110)、与n+源漏区(109)或p+源漏区(110)连接的接触孔钨塞(112)、与接触孔钨塞(112)连接的Alsicu金属互连层(113)、以及用于器件平坦化的ILD介质层(111)；
所述高压对称pLDMOS器件包括衬底(100)、N型埋层(101)、外延层(102)、位于外延层(102)中的三个Nwell区(103)、夹在三个Nwell区(103)之间的两个Pwell区(104)、位于Nwell区(103)和Pwell区(104)上的多个LOCOS场氧化隔离区(105)、履盖在中间位置的Nwell区(103)上并延伸至与两侧的LOCOS场氧化隔离区(105)连接的抗辐射厚栅氧化层(106)、履盖在抗辐射厚栅氧化层(106)及与其连接的两个LOCOS场氧化隔离区(105)上的多晶硅栅电极(107)、位于多晶硅栅电极(107)两侧的Spacer侧墙(108)、位于相邻的LOCOS场氧化隔离区(105)之间的未履盖多晶硅栅电极(107)的区域的n+源漏区(109)和p+源漏区(110)、与n+源漏区(109)或p+源漏区(110)连接的接触孔钨塞(112)、与接触孔钨塞(112)连接的Alsicu金属互连层(113)、以及用于器件平坦化的ILD介质层(111)；
所述多晶高值电阻包括衬底(100)、外延层(102)、位于外延层(102)中Pwell区(104)、履盖在Pwell区(104)上的LOCOS场氧化隔离区(105)、位于LOCOS场氧化隔离区(105)上的高阻区域(117)、位于高阻区域(117)两侧的Spacer侧墙(108)、与高阻区域(117)连接的接触孔钨塞(112)、与接触孔钨塞(112)连接的Alsicu金属互连层(113)、以及用于器件平坦化的ILD介质层(111)；
所述MOS电容包括衬底(100)、外延层(102)、位于外延层(102)中Nwell区(103)、履盖在Nwell区(103)两端的LOCOS场氧化隔离区(105)、位于两个LOCOS场氧化隔离区(105)之间的抗辐射厚栅氧化层(106)、履盖在抗辐射厚栅氧化层(106)中部的上电极板(127)、位于上电极板(127)两侧的Spacer侧墙(108)、位于LOCOS场氧化隔离区(105)和Spacer侧墙(108)之间的n+源漏区(109)、分别用于连接上电极板(127)和n+源漏区(109)连接的接触孔钨塞(112)、与接触孔钨塞(112)连接的Alsicu金属互连层(113)、以及用于器件平坦化的ILD介质层(111)；
所述高压非对称nLDMOS器件、高压对称nLDMOS器件、高压非对称pLDMOS器件、高压对称pLDMOS器件、多晶高值电阻和MOS电容通过工艺集成形成单片电路。
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Citations (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5119162A (en) * 1989-02-10 1992-06-02 Texas Instruments Incorporated Integrated power DMOS circuit with protection diode
US5777365A (en) * 1995-09-28 1998-07-07 Nippondenso Co., Ltd. Semiconductor device having a silicon-on-insulator structure
US5939753A (en) * 1997-04-02 1999-08-17 Motorola, Inc. Monolithic RF mixed signal IC with power amplification
US20010038125A1 (en) * 2000-04-26 2001-11-08 Hitachi, Ltd Insulated gate field effect transistor and semiconductor integrated circuit
CN1705132A (zh) * 2004-05-27 2005-12-07 中国科学院微电子研究所 绝缘体硅射频集成电路的集成结构及制作方法
CN101378075A (zh) * 2007-08-31 2009-03-04 谭健 Ldmos及集成ldmos与cmos的半导体器件
CN102054785A (zh) * 2010-11-04 2011-05-11 电子科技大学 一种高压bcd半导体器件的制造方法
US20110303977A1 (en) * 2010-06-10 2011-12-15 Macronix International Co.,Ltd. Ldpmos structure for enhancing breakdown voltage and specific on resistance in bicmos-dmos process
CN102723329A (zh) * 2012-07-13 2012-10-10 上海先进半导体制造股份有限公司 一种高密度亚微米高压bcd半导体器件及其工艺方法
US20140167158A1 (en) * 2012-12-17 2014-06-19 Founder Microelectronics International Co., Ltd. Integrated device and method for fabricating the integrated device
CN103996599A (zh) * 2013-02-19 2014-08-20 飞兆半导体公司 使用半导体工艺的现有操作生产高性能无源器件
CN104465645A (zh) * 2013-09-24 2015-03-25 北大方正集团有限公司 一种半导体开关芯片及其制造方法
CN109671706A (zh) * 2018-12-25 2019-04-23 电子科技大学 一种基于p型外延的jcd集成器件及其制备方法
CN109686736A (zh) * 2018-12-25 2019-04-26 电子科技大学 一种基于n型外延的jcd集成器件及其制备方法
US20190189779A1 (en) * 2017-12-15 2019-06-20 Globalfoundries Singapore Pte. Ltd. Dual gate ldmos and a process of forming thereof
CN110137248A (zh) * 2019-05-29 2019-08-16 电子科技大学 一种抗总剂量效应的ldmos器件
US10510747B1 (en) * 2018-08-22 2019-12-17 University Of Electronic Science And Technology Of China BCD semiconductor device and method for manufacturing the same
CN110854076A (zh) * 2019-11-15 2020-02-28 西安微电子技术研究所 一种提高栅氧可靠性和抗辐射特性的HTO/SiO2复合栅CMOS器件及工艺
CN111799224A (zh) * 2020-07-03 2020-10-20 重庆中科渝芯电子有限公司 与双栅氧高低压CMOS工艺兼容提高器件稳定性的π型栅多晶及其制作方法
CN111987152A (zh) * 2020-09-09 2020-11-24 电子科技大学 一种抗辐照双栅ldmos器件结构

Patent Citations (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5119162A (en) * 1989-02-10 1992-06-02 Texas Instruments Incorporated Integrated power DMOS circuit with protection diode
US5777365A (en) * 1995-09-28 1998-07-07 Nippondenso Co., Ltd. Semiconductor device having a silicon-on-insulator structure
US5939753A (en) * 1997-04-02 1999-08-17 Motorola, Inc. Monolithic RF mixed signal IC with power amplification
US20010038125A1 (en) * 2000-04-26 2001-11-08 Hitachi, Ltd Insulated gate field effect transistor and semiconductor integrated circuit
CN1705132A (zh) * 2004-05-27 2005-12-07 中国科学院微电子研究所 绝缘体硅射频集成电路的集成结构及制作方法
CN101378075A (zh) * 2007-08-31 2009-03-04 谭健 Ldmos及集成ldmos与cmos的半导体器件
US20110303977A1 (en) * 2010-06-10 2011-12-15 Macronix International Co.,Ltd. Ldpmos structure for enhancing breakdown voltage and specific on resistance in bicmos-dmos process
CN102054785A (zh) * 2010-11-04 2011-05-11 电子科技大学 一种高压bcd半导体器件的制造方法
CN102723329A (zh) * 2012-07-13 2012-10-10 上海先进半导体制造股份有限公司 一种高密度亚微米高压bcd半导体器件及其工艺方法
US20140167158A1 (en) * 2012-12-17 2014-06-19 Founder Microelectronics International Co., Ltd. Integrated device and method for fabricating the integrated device
CN103996599A (zh) * 2013-02-19 2014-08-20 飞兆半导体公司 使用半导体工艺的现有操作生产高性能无源器件
CN104465645A (zh) * 2013-09-24 2015-03-25 北大方正集团有限公司 一种半导体开关芯片及其制造方法
US20190189779A1 (en) * 2017-12-15 2019-06-20 Globalfoundries Singapore Pte. Ltd. Dual gate ldmos and a process of forming thereof
US10510747B1 (en) * 2018-08-22 2019-12-17 University Of Electronic Science And Technology Of China BCD semiconductor device and method for manufacturing the same
CN109671706A (zh) * 2018-12-25 2019-04-23 电子科技大学 一种基于p型外延的jcd集成器件及其制备方法
CN109686736A (zh) * 2018-12-25 2019-04-26 电子科技大学 一种基于n型外延的jcd集成器件及其制备方法
CN110137248A (zh) * 2019-05-29 2019-08-16 电子科技大学 一种抗总剂量效应的ldmos器件
CN110854076A (zh) * 2019-11-15 2020-02-28 西安微电子技术研究所 一种提高栅氧可靠性和抗辐射特性的HTO/SiO2复合栅CMOS器件及工艺
CN111799224A (zh) * 2020-07-03 2020-10-20 重庆中科渝芯电子有限公司 与双栅氧高低压CMOS工艺兼容提高器件稳定性的π型栅多晶及其制作方法
CN111987152A (zh) * 2020-09-09 2020-11-24 电子科技大学 一种抗辐照双栅ldmos器件结构

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
刘旸，于姝莉: "LDMOS器件抗辐射关键工艺研究", 《微处理机》 *

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