CN109686736A - 一种基于n型外延的jcd集成器件及其制备方法 - Google Patents
一种基于n型外延的jcd集成器件及其制备方法 Download PDFInfo
- Publication number
- CN109686736A CN109686736A CN201811593461.9A CN201811593461A CN109686736A CN 109686736 A CN109686736 A CN 109686736A CN 201811593461 A CN201811593461 A CN 201811593461A CN 109686736 A CN109686736 A CN 109686736A
- Authority
- CN
- China
- Prior art keywords
- region
- type
- layer
- area
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 16
- 238000000034 method Methods 0.000 claims abstract description 16
- 239000004065 semiconductor Substances 0.000 claims abstract description 14
- 239000003990 capacitor Substances 0.000 claims abstract description 6
- 229910052751 metal Inorganic materials 0.000 claims description 148
- 239000002184 metal Substances 0.000 claims description 148
- 238000000407 epitaxy Methods 0.000 claims description 104
- 239000000758 substrate Substances 0.000 claims description 50
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 44
- 229920005591 polysilicon Polymers 0.000 claims description 41
- 238000002347 injection Methods 0.000 claims description 19
- 239000007924 injection Substances 0.000 claims description 19
- 239000012535 impurity Substances 0.000 claims description 16
- 238000002955 isolation Methods 0.000 claims description 12
- 230000008569 process Effects 0.000 claims description 11
- 238000009792 diffusion process Methods 0.000 claims description 9
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 8
- 229910052760 oxygen Inorganic materials 0.000 claims description 8
- 239000001301 oxygen Substances 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 238000009825 accumulation Methods 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 150000002739 metals Chemical class 0.000 claims description 6
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 5
- 239000010931 gold Substances 0.000 claims description 5
- 229910052737 gold Inorganic materials 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 239000012190 activator Substances 0.000 claims description 3
- 238000000137 annealing Methods 0.000 claims description 3
- 238000001259 photo etching Methods 0.000 claims description 3
- 239000013078 crystal Substances 0.000 claims description 2
- 230000005611 electricity Effects 0.000 claims description 2
- 239000000463 material Substances 0.000 claims description 2
- 238000001465 metallisation Methods 0.000 claims description 2
- 125000003367 polycyclic group Chemical group 0.000 claims description 2
- 125000006850 spacer group Chemical group 0.000 claims 1
- 238000005516 engineering process Methods 0.000 abstract description 23
- 238000011161 development Methods 0.000 abstract description 11
- 230000010354 integration Effects 0.000 abstract description 10
- 238000004519 manufacturing process Methods 0.000 abstract description 9
- 238000013461 design Methods 0.000 abstract description 4
- 238000004088 simulation Methods 0.000 abstract description 2
- 238000005468 ion implantation Methods 0.000 description 18
- 238000010586 diagram Methods 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical group [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 238000002513 implantation Methods 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000008094 contradictory effect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003628 erosive effect Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/098—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being PN junction gate field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供一种基于N型外延的JCD集成器件及其制备方法，属于功率半导体集成技术领域。本发明首次实现了将高模拟精度的JFET部分，高集成度、方便逻辑控制和低功耗的CMOS部分以及快开关速度的高压控制DMOS部分集成在同一芯片上，使之具备系统功能；同时还能将poly电容、poly电阻以及poly二极管等无源元件与之集成构成电路，如此丰富的器件类型能够为功率电路设计带来极大的灵活性；本发明整体工艺使用掩模版次较少，工艺层次的复用性强，有利于制造成本的控制；在有限的芯片面积上实现高低压兼容、高性能、高效率与高可靠性，运用本发明JCD集成技术制得的芯片具有更好的综合性能，有利于单片式功率系统集成的发展。
Description
技术领域
本发明属于功率半导体集成技术领域，具体涉及一种基于N型外延的JCD集成器件及其制备方法。
背景技术
40多年来，半导体技术沿着摩尔定律的路线不断缩小芯片特征尺寸，然而目前半导体技术已经发展到一个瓶颈：随着线宽的越来越小，制造成本呈指数上升；而且随着线宽接近纳米尺度，量子效应越来越明显，同时芯片的泄漏电流也越来越大。因此半导体技术的发展必须考虑“后摩尔时代”问题。2005年国际半导体技术发展路线图(internationaltechnology roadmap for semiconductors，简称ITRS)提出了超越摩尔定律(more thanMoore)的概念。功率半导体器件和功率集成技术在more than Moore中扮演十分重要的角色，主要用于现代电子系统中的变频、变压、变流、功率放大、功率管理等功率处理电路，也是当今消费类电子、工业控制和国防装备等领域中的关键技术之一。
功率集成电路(power integrated circuit)是指将高压功率器件与控制电路、外围接口电路及保护电路等集成在同一芯片的集成电路，是系统信号处理部分和执行部分的桥梁。功率集成技术要实现高压器件和低压器件的工艺兼容，尤其要选择合适的隔离技术，为控制制造成本，还必须考虑工艺层次的复用性。随着电子系统应用需求的发展，要求集成更多的低压逻辑电路和存储模块，实现复杂的智能控制；作为强弱电桥梁的功率集成电路还必须实现低功耗和高效率；恶劣的应用环境要求其具有良好的性能和可靠性。因此，功率集成技术需要在有限的芯片面积上实现高低压兼容、高性能、高效率与高可靠性。BCD(Bipolar-CMOS-DMOS)集成技术是现目前主流的功率半导体集成技术，其将高精度的Bipolar模拟电路、高集成度的CMOS逻辑电路和大功率的DMOS器件集成到同一个芯片上，结合了双极型电路的低噪声、高精度、大电流密度，CMOS电路的低功耗、高集成度、逻辑控制简单以及DMOS器件的高输入阻抗、高功率容量、开关速度快、热稳定性好等诸多优势。其中的双极型器件为电流控制多子和少子工作的器件，由于双极型器件制造工艺复杂，难以实现大规模集成。
电子行业的飞速进步对功率集成提出了越来越高的要求，电力电子器件的复合化、模块化及功率集成逐渐成为了行业主流需求。JFET作为电压控制多子工作的器件，具有线性模拟度好，并且由于其沟道是位于体内的，故具有输入阻抗高、1/f噪声小、温漂小等优点，因此一般将其用作运放的输入对管，以有效降低失调，保证A/D、D/A转换器的转换精度和低压差线性稳压器(low dropout regulator，简称LDO)较小的静态输出电流。CMOS由N沟道和P沟道MOS场效应晶体管对管构成，以推挽形式工作来实现逻辑功能，CMOS逻辑器件凭借其高集成度、强抗干扰和超低功耗逐渐成为了集成电路的主流器件。功率输出级DMOS管是功率集成电路的核心和关键。DMOS主要有两种类型。垂直双扩散金属氧化物半导体场效应管VDMOS和横向双扩散金属氧化物场效应管LDMOS。后者由于更容易与CMOS工艺兼容而被广泛采用。LDMOS是一种双扩散结构的功率器件，其导通电阻RON与器件耐压BV存在RON∝BV2.3～2.6的关系，使得器件的耐压和导通电阻存在矛盾关系，限制了LDMOS器件的高压应用。为了克服这个问题，在1979年，J.A.Apples等人提出了Resurf(Reduce Surface Field)技术，2001年Y.S.Huang又提出了Double Resurf技术，广泛应用于体硅和SOI LDMOS器件中，Double Resurf技术通过在器件的漂移区表面引入一个相反掺杂类型半导体降场层，以此来改变器件内部的纵向电场分布，在保证高击穿电压的同时，还可以提高漂移区浓度，降低器件的导通电阻，优化器件耐压和导通电阻的矛盾关系。单芯片集成的半导体功率电路一直以来都是功率电子学界的研究热点。现有技术中通常是分立使用JFET器件、CMOS器件和DMOS器件来构成功率电路，这样系统的元件数、互连数和焊点数较多，导致系统可靠性差、功耗大、成本高、体积和重量大，无法满足电子行业轻量化和集成化的发展趋势。故而，实现有源元件JFET、CMOS、DMOS器件的单片集成也成为了本领域技术人员亟待解决的技术问题，JFET-CMOS-DMOS集成器件的开发意义重大。然而，JFET器件的集成技术目前还存在兼容性、JFET器件性能不佳等诸多问题。由于JFET器件本身双栅结构的特殊性，技术人员在面对实现低压JFET与高压控制部分、低压逻辑部分的单片集成，高压DMOS与低压JFET部分的兼容以及JFET与CMOS部分的兼容仍然存在集成障碍，由于JFET器件的制造工艺复杂，其饱和特性和夹断特性难以同时满足应用要求，致使JFET器件性能以及相关集成运放的发展受到限制。
发明内容
鉴于上文所述，本发明针对现目前采用分离JFET、CMOS和DMOS器件设计功率集成电路所存在的缺陷，提供一种基于N型外延的JCD(JFET-CMOS-DMOS)集成器件，利用单片集成技术将包括低压P沟道JFET(PJFET)、低压CMOS和高压nLDMOS的有源元件和无源元件(或没有无源元件)集成在同一芯片上。
为了实现上述目的，本发明的技术方案如下：
一种基于N型外延层的JCD集成器件，其特征在于，包括集成于同一P型衬底1上的低压PJFET器件区、低压PMOS器件区、低压NMOS器件区和高压nLDMOS器件区；所述低压PJFET器件区、低压PMOS器件区、低压NMOS器件区和高压nLDMOS器件区设置在所述P型衬底1表面的N型外延层4中，并且彼此隔离；在低压PMOS器件区和低压NMOS器件区下方的P型衬底1和N型外延层4之间具有第一N+埋层201；在低压PJFET器件区下方的P型衬底1和N型外延层4之间具有第二N+埋层202。
进一步地，所述高压nLDMOS包括N型外延层4中的P阱801和与漏极金属17相接触的N+漏极区132；所述P阱801中包括并排相连的P+接触区140和N+源区131，所述P+接触区140与源极金属16相接触；所述N+源区131的一侧与其相邻近侧N型外延层4之间的P阱801表面上具有栅氧层11，所述栅氧层11的上表面覆盖有多晶硅栅区121；所述P阱801与N+漏极区132之间的N型外延层4顶层具有P型降场层9；所述P阱801和N+漏极区132外侧的N型外延层4表面分别具有场氧化层7；多晶硅栅区121、源极金属16和漏极金属17之间以及多晶硅栅区121表面具有介质层15。
进一步地，所述低压PMOS包括N型外延层4中分别与源极金属19相连的P+源极区141和与漏极金属20相连的P+漏极区142；P+源极区141和P+漏极区142之间的N型外延层4表面具有栅氧层11，所述栅氧层11的上表面覆盖有多晶硅栅区122；所述源极金属19和漏极金属20之间具有介质层15。
进一步地，所述低压NMOS包括N型外延层4中的P阱802，所述P阱802中具有分别与接触电极金属21相连的P+接触区143、与漏极金属22相连的N+漏极区133以及与源极金属23相连的N+源极区134；N+漏极区133与N+源极区134之间的P阱802表面具有栅氧层11，所述栅氧层11的上表面覆盖有多晶硅栅区123；P阱802两侧的N型外延层4表面具有场氧化层7，所述接触电极金属21、漏极金属22和源极金属23之间以及多晶硅栅区123表面具有介质层15。
进一步地，低压PMOS和低压NMOS之间P型外延层3的表面具有场氧化层7。
进一步地，低压PMOS器件区远离低压NMOS一侧的N型外延层4中具有与其接触电极金属18相连的第一N型穿通区501，所述第一N型穿通区501穿通N型外延层4且与第一N+埋层201相连。
进一步地，在低压CMOS器件区的两侧分别具有一个P+埋层，P+埋层301、302设置在P型衬底1和N型外延层4之间；所述低压CMOS器件区的两侧还分别具有一个P型隔离区，P型隔离区601、602穿通N型外延层4且与对应的P+埋层301、302连通；两个P型隔离区601、602的表面分别设置有场氧化层7。
进一步地，所述低压PJFET包括N型外延层4中的P阱803，所述P阱803中具有分别与漏极金属25相连的P+漏区144和与源极金属26相连的P+源极区145，P+漏区144与P+源极区145之间的P阱803顶层具有与栅极金属24相连的N型栅极区10，所述源极金属26、漏极金属25和栅极金属24之间具有介质层15。
进一步地，在低压PJFET器件区的两侧分别具有与其栅极金属24相连的第二、第三N型穿通区502、503，所述第二、第三N型穿通区502、503穿通N型外延层4且与第二N+埋层202相连。
进一步地，在低压PJFET器件区的两侧分别具有一个P+埋层，P+埋层303、304设置在P型衬底1和N型外延层4之间；所述低压PJFET器件区的两侧还分别具有一个P型隔离区，P型隔离区603、604穿通N型外延层4且与对应的P+埋层303、304连通；两个P型隔离区603、604的表面分别设置有场氧化层7。
进一步地，还包括集成于同一P型衬底1的阱电阻区，所述阱电阻区设置在所述P型衬底1表面的N型外延层4中，在阱电阻区下方的P型衬底1和N型外延层4之间具有第三N+埋层203；所述阱电阻区包括N型外延层4中的P阱804，所述P阱804中具有两个独立且相隔开的P阱接触区144、145，两个P阱接触区144、145上方分别与接触电极金属27、28相连，两个接触电极金属27、28之间具有介质层15。
进一步地，在阱电阻区的两侧分别具有一个P+埋层，P+埋层305、306设置在P型衬底1和N型外延层4之间；所述阱电阻区的两侧还分别具有一个P型隔离区，P型隔离区605、606穿通N型外延层4且与对应的P+埋层305、306连通；两个P型隔离区605、606的表面分别设置有场氧化层7。
进一步地，还包括集成于同一P型衬底1的poly电容区，所述poly电容区设置在所述P型衬底1表面的N型外延层4中。具体地，所述poly电容包括N型外延层4中的P阱805，所述P阱805中具有分别与第一P阱接触区148相连的第一电极金属29和与第二P阱接触区149接触的第二电极金属31，第一P阱接触区148与第二P阱接触区149之间的P阱805表面具有栅氧层11，所述栅氧层11的上表面覆盖有与第三电极金属30相连的多晶硅124；所述P阱805的两侧的N型外延层4表面具有场氧化层7；所述第一电极金属29、第三电极金属30和第二电极金属31之间具有介质层15。
进一步地，还包括集成于同一P型衬底1的poly电阻区，所述poly电阻区设置在所述P型衬底1上方N型外延层4的上表面，所述poly电阻区与N型外延层4之间具有场氧化层7。具体地，所述poly电阻区包括P型掺杂区125和设置在P型掺杂区125两侧的接触电极金属32、33；两个接触电极金属32、33之间具有介质层15。
进一步地，还包括集成于同一P型衬底1的poly二极管区，所述poly二极管区设置在所述P型衬底1上方N型外延层4的上表面，所述poly二极管区与N型外延层4之间具有场氧化层7。具体地，所述poly二极管区包括设置在场氧化层7表面并排相连的N型掺杂阴极区126和P型掺杂阳极区127、与N型掺杂阴极区126相连的阴极金属34和与P型掺杂阳极区127相连的阳极金属35；阴极金属34和阳极金属35之间具有介质层15。
进一步地，所述CMOS器件区、阱电阻区和低压PJFET器件区通过P+埋层301～306与P+隔离区601～606形成对通隔离来实现结隔离。
另一方面，本发明提供一种基于N型外延层的JCD集成器件的制备方法，其特征在于，包括如下步骤：
步骤1：选择P型半导体材料作为P型衬底；
步骤2：在P型衬底1中离子注入N型杂质扩散形成设置在CMOS器件区﹑PJFET器件区和阱电阻区下方的重掺杂N+埋层201、202、203；
步骤3：在P型衬底1中离子注入P型杂质扩散形成设置在CMOS器件区﹑PJFET器件区和阱电阻区下方的重掺杂P+埋层301～306；
步骤4：在P型衬底1上外延形成N型外延层4；
步骤5：在N型外延层4中离子注入N型杂质扩散形成设置在CMOS器件区一侧和PJFET器件区两侧的N型穿通区501～503，所述N型穿通区501～503穿通N型外延层4且与重掺杂N+埋层201、202相连通；
步骤6：在N型外延层4中离子注入P型杂质扩散形成P型隔离区601～606，所述P型隔离区601～606与对应的重掺杂P+埋层301～306形成P+对通隔离区，从而实现结隔离；
步骤7：在器件隔离区表面以及poly电阻、poly二极管所在区域表面形成场氧化层7以实现后续对有源区的光刻；
步骤8：在N型外延层4中形成高压nLDMOS器件区、低压NMOS器件区、阱电阻区、低压PJFET器件区和poly电容的P阱区801～805；
步骤9：在N型外延层4中形成高压nLDMOS器件区的P型降场层9；
步骤10：在N型外延层4中形成低压PJFET器件区的N型栅极区10；
步骤11：形成高压nLDMOS器件区、低压NMOS器件区、低压PMOS器件区、poly电容区的栅氧层11；
步骤12：形成高压nLDMOS器件区、低压NMOS器件区、低压PMOS器件区、poly电容区、poly电阻和poly二极管的多晶硅栅区121～127；
步骤13：在P阱区801～805中离子注入N型杂质扩散形成高压nLDMOS器件区的N型掺杂多晶硅栅区121、N+源区131和N+漏区132，低压PMOS器件区的N型掺杂多晶硅栅区122，低压NMOS器件区的N型掺杂多晶硅栅区123、N+源区133和N+漏区134，poly电容区的N型掺杂多晶硅124和poly二极管的N型掺杂阴极区126；
步骤14：在P阱区801～805中离子注入P型杂质扩散形成高压nLDMOS器件区的P+接触区140，低压PMOS器件区的P+源极区141和P+漏极区142，低压NMOS器件区的P+接触区143，PJFET器件区的P+漏极区144和P+源极区145，阱电阻区的P阱接触区146、147，poly电容区的P阱接触区148、149，poly电阻的P型掺杂区125和poly二极管的P型掺杂阳极区127；
步骤15：淀积形成介质层(ILD)并回流，在芯片接引线的区域进行欧姆孔刻蚀；
步骤16：采用退火工艺激活杂质离子；
步骤17：金属化形成高压nLDMOS器件区的源极金属16和漏极金属17，低压PMOS器件区的接触电极金属18、源极金属19和漏极金属20，低压NMOS器件区的接触电极金属21、漏极金属22和源极金属23，PJFET器件区的栅极金属24、漏极金属25和源极金属26，阱电阻区的第一电极金属27和第二电极金属28，poly电容区的第一电极金属29、第三电极金属30和第二电极金属31，poly电阻的第一电极金属32和第二电极金属33和poly二极管的阴极金属34和阳极金属35。
进一步地，所述N型杂质为磷或者砷。
进一步地，所述步骤5中的N型穿通区同样作为PJFET器件区底部N+埋层底栅的引出端。
进一步地，所述步骤5和步骤6工艺顺序不分先后，在完成步骤5和6的N+和P+的注入后再一同进行高温推结。
进一步地，所述步骤9制得P型降场层9位于N型外延层4表面或者N型外延层4内部。
进一步地，所述步骤9制得P型降场层9可以为多环P型降场层。
进一步地，所述步骤10可通过调节PJFET的N型栅极区10注入剂量和推结时间来满足不同的夹断电压、饱和电流、电阻和击穿电压的要求。
进一步地，还包括在N型外延层4中形成高压nLDMOS器件区中P阱801形成N型电子积累层作为N型导电沟道的步骤；相比无N型积累层的注入所制得的高压增强型nLDMOS器件区，增加这一步骤可实现高压耗尽型(常开型)nLDMOS器件区的制作。
进一步地，所述步骤13和步骤14工艺顺序不分先后.
进一步地，低压CMOS器件区优选多子保护环和N+埋层的设置，在不影响NMOS和PMOS的阈值电压和击穿电压的情况下，可以有效防止闩锁，提高器件可靠性。
进一步地，所述步骤7采用局部氧化实现等平面工艺，从而有效降低了芯片表面的台阶高度。
相比现有技术，本发明的有益效果如下：
(1)本发明将有源元件低压PJFET、低压CMOS和高压nLDMOS和(或没有)无源元件集成在同一芯片上，并且各器件之间隔离效果好且彼此兼容，使得各器件都能发挥各自优势，本发明首次实现了将高模拟精度的JFET部分，高集成度、方便逻辑控制和低功耗的CMOS部分以及低损耗、高速开关特性的高压控制DMOS部分集成在同一芯片上，使之具备系统功能。
(2)本发明同时还能将JFET、CMOS和DMOS有源元件和poly电容、poly电阻以及poly二极管等无源元件集成构成电路，电路设计者可根据实际需要来选择所需器件得到不同的电路，如此丰富的器件类型能够为电路设计带来极大的灵活性。本发明尤其适用于电源管理IC、电路保护产品以及JFET集成运放领域。
(3)本发明提供了JCD集成器件的制备方法，整体工艺使用掩模版次较少，制作工艺简单，工艺层次的复用性强，有利于制造成本的控制；同时利用埋层和穿通注入形成对通隔离，将各器件制作在隔离岛中，在有限的芯片面积上实现高低压兼容、高性能、高效率与高可靠性，运用本发明JCD集成技术制得的芯片具有更好的综合性能，有利于单片式功率系统集成的发展。
(4)本发明基于Double-Resurf技术制作高压nLDMOS，在保证击穿电压不变的同时可显著提高漂移区浓度，从而大幅度降低器件的导通电阻。
(5)本发明集成器件的设计有利于在性能、功能和成本上达到优异的折中，方便实现产品的多样化，从而快速满足持续增长的市场需求。
(6)本发明中JFET、CMOS和DMOS器件的单片集成相比分立的器件所构成的电路，明显减少了系统的元件数，互连数和焊点数，进而有利于缩小系统的体积和重量，减少电磁接口，为系统更带来了高可靠性。
附图说明
图1是本发明的主要工艺流程示意图。
图2是本发明的JCD集成器件整体结构示意图。
图3是本发明实现的高压耗尽型nLDMOS器件区的结构示意图。
图4是本发明实现的CMOS器件区的结构示意图。
图5是本发明实现的PJFET器件区的结构示意图。
图6是本发明实现的阱电阻区的结构示意图。
图7是本发明实现的Poly电容区的结构示意图。
图8是本发明实现的Poly电阻区的结构示意图。
图9是本发明实现的Poly二极管区的结构示意图。
图中：1是P型衬底，201～203是N+埋层，301～306是P+埋层，4是N型外延层，501～505是N+穿通区，601～606是P+隔离区，7是场氧化层，801～805是P阱，9是P型降场层，10是JFET器件区的N型栅极区，11是栅氧层，121是nLDMOS器件区的多晶硅栅，122是低压PMOS器件区的多晶硅栅，123是低压NMOS器件区的多晶硅栅，124是掺磷多晶硅栅，125是掺硼poly电阻，126是poly二极管区的N型掺杂阴极区，127是poly二极管区的P型掺杂阳极区，131、134分别是nLDMOS器件区和低压NMOS器件区的N+源区，132、133分别是nLDMOS器件区和低压NMOS器件区的N+漏极区，140、143分别是nLDMOS器件区和低压NMOS器件区的P+接触区，141、145分别是低压PMOS器件区和PJFET器件区的P+源极区，142、144分别是低压PMOS器件区和PJFET器件区的P+漏极区，146、147以及148、149分别是阱电阻器件区和poly电容区的P阱接触区，15是介质层，16～35为电极金属。
具体实施方式
下面结合说明书附图对本发明集成器件的结构进行详细说明：
如图2所示，本发明提供一种基于N型外延的JCD集成器件，其特征在于，包括集成于同一P型衬底1上的高压nLDMOS器件区(参见图3)、低压PMOS器件区参见图4、低压NMOS器件区(参见图4)、低压PJFET器件区(参见图5)、阱电阻区(参见图6)、poly电容区(参见图7)、poly电阻区(参见图8)和poly二极管区(参见图9)；高压nLDMOS器件区、低压PMOS器件区、低压NMOS器件区、阱电阻区、低压PJFET器件区和poly电容区设置在所述P型衬底1表面的N型外延层4中，poly电阻区和poly二极管区设置在所述N型外延层4上的场氧化层7表面，并且各个器件分区彼此之间通过对通隔离区301～306和601～606实现隔离；在低压PMOS器件区和低压NMOS器件区下方的P型衬底1和N型外延层4之间具有第一N+埋层201，在低压PJFET器件区下方的P型衬底1和N型外延层之间4具有第二N+埋层202，在阱电阻区下方的P型衬底1和N型外延层4之间具有第三N+埋层203；靠近低压PMOS器件区一侧具有第一N型穿通区501，低压PJFET器件区的两侧分别具有第二、第三N型穿通区502、503，所述N型穿通区501～503穿通N型外延层4且与对应N+埋层201～203相连；
如图3所示，所述高压nLDMOS包括N型外延层4中的P阱801和与漏极金属17相接触的N+漏极区132；所述P阱801中包括并排设置的P+接触区140和N+源区131，所述P+接触区140与源极金属16相接触；所述N+源区131的一侧与其相邻近侧N型外延层4之间的P阱801表面上具有栅氧层11，所述栅氧层11的上表面覆盖有多晶硅栅区121；所述P阱801与N+漏极区132之间的N型外延层4顶层具有P型降场层9；所述N型外延层4远离P阱801和N+漏极区132的表面分别具有场氧化层7；多晶硅栅区121、源极金属16和漏极金属17之间以及多晶硅栅区121表面具有介质层15；
如图4所示，所述低压PMOS包括N型外延层4中分别与源极金属19相连的P+源极区141和与漏极金属20相连的P+漏极区142；P+源极区141和P+漏极区142之间的N型外延层4表面具有栅氧层11，所述栅氧层11的上表面覆盖有多晶硅栅区122；所述源极金属19和漏极金属20之间具有介质层15；
如图4所示，所述低压NMOS包括N型外延层4中的P阱802，所述P阱802中具有分别与接触电极金属21相连的P+接触区143、与漏极金属22相连的N+漏极区133以及与源极金属23相连的N+源极区134；N+漏极区133与N+源极区134之间的P阱802表面具有栅氧层11，所述栅氧层11的上表面覆盖有多晶硅栅区123；P阱802两侧的N型外延层4表面具有场氧化层7，所述接触电极金属21、漏极金属22和源极金属23之间以及多晶硅栅区123表面具有介质层15；
如图5所示，所述低压PJFET包括N型外延层4中的P阱803，所述P阱803中具有分别与漏极金属25相连的P+漏区144和与源极金属26相连的P+源极区145，P+漏区144与P+源极区145之间的P阱803顶层具有与栅极金属24相连的N型栅极区10，所述源极金属26、漏极金属25和栅极金属24之间具有介质层15；
如图6所示，所述阱电阻区包括N型外延层4中的P阱804，所述P阱804中具有两个独立且相隔离的P阱接触区146、147，两个P阱接触区146、147上方分别与接触电极金属27、28相连，两个接触电极金属27、28之间具有介质层15；
如图7所示，所述poly电容包括N型外延层4中的P阱805，所述P阱805中具有分别与第一P阱接触区148相连的第一电极金属29和与第二P阱接触区149接触的第二电极金属31，第一P阱接触区148与第二P阱接触区149之间的P阱805表面具有栅氧层11，所述栅氧层11的上表面覆盖有与第三电极金属30相连的多晶硅124；所述P阱805的两侧的N型外延层4表面具有场氧化层7；所述第一电极金属29、第三电极金属30和第二电极金属31之间具有介质层15；
如图8所示，所述poly电阻区包括P型掺杂区125和设置在P型掺杂区125两侧的接触电极金属32、33；两个接触电极金属32、33之间具有介质层15；
如图9所示，所述poly二极管区包括设置在场氧化层7表面并排相连的N型掺杂阴极区126和P型掺杂阳极区127、与N型掺杂阴极区126相连的阴极金属34和与P型掺杂阳极区127相连的阳极金属35；阴极金属34和阳极金属35之间具有介质层15。
下面结合图1和具体实施例对本发明制作工艺进行详细描述。本发明的内容不局限于任何具体实施例，也不代表是最佳实施例，本领域技术人员所熟知的一般替代同样涵盖在本发明的保护范围内。
实施例1；
本实施例提供一种基于N型外延的JCD集成器件的制备方法，如图1所示为本发明集成器件的制备工艺流程示意图，具体包括如下主要工艺步骤：
步骤1：制备衬底；
制备<100>晶向的掺硼硅衬底作为P型衬底1；本实施例中P型衬底1电阻率为30～50Ω·cm，衬底厚度550～750um；
步骤2：形成N+埋层；
在步骤1制得的P型硅衬底1的CMOS器件区﹑PJFET器件区和阱电阻区用NBL(NBuried Layer)版进行刻蚀，离子注入磷，无高温推结，在P型硅衬底1表面分别形成N型重掺杂(N+)埋层201～203；本实施例中离子注入能量为60KeV，离子注入剂量为1e15～5e15
-2
cm；
步骤3：形成P+埋层；
在步骤1制得的P型硅衬底1的CMOS器件区、PJFET器件区和阱电阻区用PBL(PBuried Layer)版进行刻蚀，离子注入硼，无高温推结，在P型硅衬底1表面形成重掺杂P+埋层301～306；本实施例中离子注入能量为60KeV，离子注入剂量为1e15～5e15cm-2；
步骤4：生长N型外延层；
在步骤1制得的P型衬底1上生长N型外延层4；本实施例中外延生长温度为1100℃，外延厚度为10～20um，外延浓度为1e14～1e15cm-3；
步骤5：形成N+穿通；
利用N+PT版刻蚀N型外延层4上CMOS器件区和JFET器件区对应位置，并离子注入磷；本实施例中注入能量为120～200KeV，注入剂量为1e15～5e15cm-2；
步骤6：形成P+隔离和N+穿通区；
利用P+ISO版刻蚀N型外延层4上CMOS器件区、JFET器件区和阱电阻区对应位置，并离子注入硼，本实施例中注入能量为120～200KeV，注入剂量为1e15～5e15cm-2；然后经高温推结，温度为1175℃，推结时间为200～400min，利用埋层反扩和高温推结，直至N型穿通区(N+PT)和P型隔离区(P+ISO)分别穿通整个N型外延层4，以使得N+PT和N+埋层以及P+ISO和P+埋层分别形成对通隔离，得到N型穿通区501～503和P型隔离区601～606；
步骤7：制备场氧化层7；在各器件隔离区﹑Poly电阻和Poly二极管区热生长厚的氧化层作为场氧层7，以实现后续采用Active光刻版对各器件有源区进行光刻；
步骤8：制备P阱；采用P-well版经曝光、显影、离子注入和高温推阱，在N型外延层4表面高压nLDMOS器件区、CMOS器件区、JFET器件区、阱电阻区和Poly电容区对应位置形成P阱801～805；；本实施例中离子注入能量为120～200KeV，离子注入剂量为5e12～1e13cm-2，温度为1150℃，推结时间为100～300min；
步骤9：制备P型降场层；采用P-top版刻蚀高压nLDMOS器件区，并离子注入硼，形成nLDMOS器件区的P型降场层9；本实施例中离子注入能量为50KeV，离子注入剂量为1e12～5e12cm-2；
步骤10：制备JFET的N型栅极区10；在JFET器件区采用N1版进行刻蚀，然后在N型外延层4上表面低能离子注入磷并高温推结，形成JFET的N型栅极区10；本实施例中离子注入能量为60KeV，离子注入剂量为1e15～5e15cm-2，推结温度为1150℃，推结时间为30～50min；
步骤11：N型积累层(Nacc)注入；采用Nacc版在高压nLDMOS器件区的P阱801表面低能离子注入磷，在表面形成电子积累层，进而形成原始n型导电沟道；本实施例中没有高温扩散过程，离子注入能量为60KeV，离子注入剂量为1e12～1e13cm-2；
步骤12：制备栅氧层和多晶硅；生长一薄氧化层再去掉，得到纯净表面，再在N型外延层4上表面整个区域生长栅氧11，然后淀积多晶硅，进行Poly氧化，再采用Poly版进行刻蚀，形成nLDMOS器件区的多晶硅栅区121、CMOS器件区的多晶硅栅区122～123、Poly电容区的多晶硅124、Poly电阻区的未掺杂多晶硅区125和Poly二极管区的未掺杂阴极区126和未掺杂阳极区127；
步骤13：N+注入；采用N2版经过曝光、显影并进行磷注入，形成高压nLDMOS器件区的多晶硅栅区121、N+源区131和N+漏区132，低压PMOS器件区的多晶硅栅区122，低压NMOS器件区的多晶硅栅区123、N+漏区133和N+源区134，Poly电容区的N型多晶硅124和Poly二极管区的N型掺杂阴极区126；本实施例中离子注入能量为60KeV，离子注入剂量为1e15～5e15cm-2；
步骤14：P+注入；采用P1版经过曝光、显影并进行硼注入，形成高压nLDMOS器件区的P+接触区140，低压PMOS器件的P+源区141、P+漏区142、NMOS器件区的P+接触区143，JFET器件区的P+漏区144和P+源区145、阱电阻区的P阱接触区146～147，Poly电容区的P阱接触区148～149，Poly电阻区的P型掺杂区125和Poly二极管区的P型掺杂阳极区127；本实施例中离子注入能量为60KeV，离子注入剂量为为1e15～1e16cm-2；
步骤15：制备欧姆接触孔；淀积BPSG15并回流，然后在芯片需要接引线的区域采用CONT版进行欧姆孔刻蚀；
步骤16：在850℃条件下退火30min激活杂质离子；
步骤17：淀积并刻蚀金属层；金属溅射，采用Metal版刻蚀，分别形成金属电极16～35。
本发明一共采用14张掩模版，依照工艺流程，各版次的顺序依次为：NBL版、PBL版、N+PT版﹑P+ISO版﹑Active版﹑P-well版﹑P-top版、N1版、Nacc版、Poly版﹑N2版﹑P1版﹑CONT版﹑Metal版。
本发明所涉及的10次主要离子注入过程有：N+埋层注入﹑P+埋层注入﹑N+PT注入﹑P+ISO注入﹑P阱注入﹑P型降场层注入、JFET的栅极N型区注入、N型积累层(Nacc)注入、N+注入﹑P+注入。
上述工艺制得的器件结构如图3～图9所示。步骤1形成图3～图9中的P型衬底1；步骤2形成图4～图6的N+埋层201～203；步骤3形成图4～图6的P+埋层301～306；步骤4形成图3～图9的N型外延层4；步骤5和步骤6形成图4～图5的N型穿通区501～503、图4～图6的P+隔离区601～606；步骤7形成图3～图9的场氧化层7；步骤8形成图3～图7的P阱801～805；步骤9形成图3的P型降场层9；步骤10形成图5的N型栅极区10；步骤11形成的N型积累层没有在图中直接显示，其设置在图3中N+源区131、P+接触区140、P阱801与栅氧层11、介质层15、源极金属16之间的交界面处；步骤12形成图3、图4和图7的栅氧层11和多晶硅121～127；步骤13形成图3和图4的N+半导体掺杂区131～134；步骤14形成图3～图7的P+半导体掺杂区140～149；步骤15形成图3～图9的介质层15，本实施例具体使用BPSG；步骤17形成图3～图9的极金属16～35。
以上结合附图对本发明的实施例进行了详细阐述，但是本发明并不局限于上述的具体实施方式，上述具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，不脱离本发明宗旨和权利要求所保护范围的情况下还可以做出很多变形，这些均属于本发明的保护。
Claims (10)
1.一种基于N型外延层的JCD集成器件，其特征在于，包括集成于同一P型衬底(1)上的低压PJFET器件区、低压PMOS器件区、低压NMOS器件区和高压nLDMOS器件区；所述低压PJFET器件区、低压PMOS器件区、低压NMOS器件区和高压nLDMOS器件区设置在所述P型衬底(1)表面的N型外延层(4)中，并且彼此隔离；在低压PMOS器件区和低压NMOS器件区下方的P型衬底(1)和N型外延层(4)之间具有第一N+埋层(201)；在低压PJFET器件区下方的P型衬底(1)和N型外延层(4)之间具有第二N+埋层(202)。
2.根据权利要求1所述的JCD集成器件，其特征在于，
所述高压nLDMOS包括N型外延层(4)中的P阱(801)和与漏极金属(17)相接触的N+漏极区(132)；所述P阱(801)中包括并排设置的中包括并排相连的P+接触区(140)和N+源区(131)，所述P+接触区(140)与源极金属(16)相接触；所述N+源区(131)的一侧与其相邻近侧N型外延层(4)之间的P阱(801)表面上具有栅氧层(11)，所述栅氧层(11)的上表面覆盖有多晶硅栅区(121)；所述P阱(801)与N+漏极区(132)之间的N型外延层(4)顶层具有P型降场层(9)；所述N型外延层(4)远离P阱(801)和N+漏极区(132)外侧的N型外延层(4)的表面分别具有场氧化层(7)；多晶硅栅区(121)、源极金属(16)和漏极金属(17)之间以及多晶硅栅区(121)表面具有隔离介质层介质层(15)；
所述低压PMOS包括N型外延层(4)中分别与源极金属(19)相连的P+源极区(141)和与漏极金属(20)相连的P+漏极区(142)；P+源极区(141)和P+漏极区(142)之间的N型外延层(4)表面具有栅氧层(11)，所述栅氧层(11)的上表面覆盖有多晶硅栅区(122)；所述源极金属(19)和漏极金属(20)之间具有介质层(15)；所述低压NMOS包括N型外延层(4)中的P阱(802)，所述P阱(802)中具有分别与接触电极金属(21)相连的P+接触区(143)、与漏极金属(22)相连的N+漏极区(133)以及与源极金属(23)相连的N+源极区(134)；N+漏极区(133)与N+源极区(134)之间的P阱(802)表面具有栅氧层(11)，所述栅氧层(11)的上表面覆盖有多晶硅栅区(123)；P阱(802)两侧的N型外延层(4)表面具有场氧化层(7)，所述接触电极金属(21)、漏极金属(22)和源极金属(23)之间以及多晶硅栅区(123)表面具有介质层(15)；
所述低压PJFET包括N型外延层(4)中的P阱(803)，所述P阱(803)中具有分别与漏极金属(25)相连的P+漏区(144)和与源极金属(26)相连的P+源极区(145)，P+漏区(144)与P+源极区(145)之间的P阱(803)顶层具有与栅极金属(24)相连的N型栅极区(10)，所述源极金属(26)、漏极金属(25)和栅极金属(24)之间具有介质层(15)。
3.根据权利要求1所述的JCD集成器件，其特征在于，所述JCD集成器件还包括集成于同一P型衬底(1)的阱电阻区、poly电容区、poly电阻区和poly二极管区中的任一种或多种：
所述阱电阻区设置在所述P型衬底(1)表面的N型外延层(4)中，在阱电阻区下方的P型衬底(1)和N型外延层之间具有第三N+埋层(203).所述阱电阻区包括N型外延层(4)中的P阱(804)，所述P阱(804)中具有两个独立且相隔离的P阱接触区(144、145)，两个P阱接触区(144、145)上方分别与接触电极金属(27、28)相连，两个接触电极金属(27、28)之间具有介质层(15)；
所述poly电容区设置在所述P型衬底(1)表面的N型外延层(4)中。具体地，所述poly电容包括N型外延层(4)中的P阱(805)，所述P阱(804)中具有分别与第一P阱接触区(148)相连的第一电极金属(29)和与第二P阱接触区(149)接触的第二电极金属(31)，第一P阱接触区(148)与第二P阱接触区(149)之间的P阱(805)表面具有栅氧层(11)，所述栅氧层(11)的上表面覆盖有与第三电极金属(30)相连的多晶硅(124)；所述P阱(805)的两侧的N型外延层(4)表面具有场氧化层(7)；所述第一电极金属(29)、第三电极金属(30)和第二电极金属(31)之间具有介质层(15)；
所述poly电阻区设置在所述P型衬底(1)上方N型外延层(4)的上表面，所述poly电阻区与N型外延层(4)之间具有场氧化层(7)。具体地，所述poly电阻区包括P型掺杂区(125)和设置在P型掺杂区(125)两侧的接触电极金属(32、33)；两个接触电极金属(32、33)之间具有介质层(15)；
所述poly二极管区设置在所述P型衬底(1)上方N型外延层(4)的上表面，所述poly二极管区与N型外延层(4)之间具有场氧化层(7)。具体地，所述poly二极管区包括设置在场氧化层(7)表面并排相连的N型掺杂阴极区(126)和P型掺杂阳极区(127)、与N型掺杂阴极区(126)相连的阴极金属(34)和与P型掺杂阳极区(127)相连的阳极金属(35)；阴极金属(34)和阳极金属(35)之间具有介质层(15)。
4.根据权利要求1所述的JCD集成器件，其特征在于，低压PMOS器件区远离低压NMOS一侧的N型外延层(4)中具有与其接触电极金属(18)相连的第一N型穿通区(501)，所述第一N型穿通区(501)穿通N型外延层(4)且与第一N+埋层(201)相连；低压PJFET器件区的两侧分别具有与其栅极金属(24)相连的第二、第三N型穿通区(502、503)，所述第二、第三N型穿通区(502、503)穿通N型外延层(4)且与第二N+埋层(202)相连。
5.根据权利要求3所述的JCD集成器件，其特征在于，所述JCD集成器件中低压CMOS器件区、阱电阻区和低压PJFET器件区通过P+埋层(301～306)与对通P+隔离区(301～306和601～606)形成对通隔离来实现结隔离。
6.一种基于N型外延层的JCD集成器件的制备方法，其特征在于，包括如下步骤：
步骤1：选择P型半导体材料作为P型衬底；
步骤2：在P型衬底(1)中离子注入N型杂质扩散形成设置在CMOS器件区﹑PJFET器件区和阱电阻区下方的重掺杂N+埋层(201、202、203)；
步骤3：在P型衬底(1)中离子注入P型杂质扩散形成设置在CMOS器件区﹑PJFET器件区和阱电阻区下方的重掺杂P+埋层(301～306)；
步骤4：在P型衬底(1)上外延形成N型外延层(4)；
步骤5：在N型外延层(4)中离子注入N型杂质扩散形成设置在CMOS器件区一侧和PJFET器件区两侧的N型穿通区(501～503)，所述N型穿通区(501～503)穿通N型外延层(4)且与重掺杂N+埋层(201、202)相连通；
步骤6：在N型外延层(4)中离子注入P型杂质扩散形成P型隔离区(601～606)，所述P型隔离区(601～606)与对应的重掺杂P+埋层(301～306)形成P+对通隔离区，从而实现结隔离；
步骤7：在器件隔离区表面以及poly电阻、poly二极管所在区域表面形成场氧化层(7)以实现后续对有源区的光刻；
步骤8：在N型外延层(4)中形成高压nLDMOS器件区、低压NMOS器件区、阱电阻区、低压PJFET器件区和poly电容的P阱区(801～805)；
步骤9：在N型外延层(4)中形成高压nLDMOS器件区的P型降场层(9)；
步骤10：在N型外延层(4)中形成低压PJFET器件区的N型栅极区(10)；
步骤11：形成高压nLDMOS器件区、低压NMOS器件区、低压PMOS器件区、poly电容区的栅氧层(11)；
步骤12：形成高压nLDMOS器件区、低压NMOS器件区、低压PMOS器件区、poly电容区、poly电阻和poly二极管的多晶硅栅区(121～127)；
步骤13：在P阱区(801～805)中离子注入N型杂质扩散形成高压nLDMOS器件区的N型掺杂多晶硅栅区(121)、N+源区(131)和N+漏区(132)，低压PMOS器件区的N型掺杂多晶硅栅区(122)，低压NMOS器件区的N型掺杂多晶硅栅区(123)、N+源区(133)和N+漏区(134)，poly电容区的N型掺杂多晶硅(124)和poly二极管的N型掺杂阴极区(126)；
步骤14：在P阱区(801～805)中离子注入P型杂质扩散形成高压nLDMOS器件区的P+接触区(140)，低压PMOS器件区的P+源极区(141)和P+漏极区(142)，低压NMOS器件区的P+接触区(143)，PJFET器件区的P+漏极区(144)和P+源极区(145)，阱电阻区的P阱接触区(146、147)，poly电容区的P阱接触区(148、149)，poly电阻的P型掺杂区(125)和poly二极管的P型掺杂阳极区(127)；
步骤15：淀积形成介质层并回流，在芯片接引线的区域进行欧姆孔刻蚀；
步骤16：采用退火工艺激活杂质离子；
步骤17：金属化形成高压nLDMOS器件区的源极金属(16)和漏极金属(17)，低压PMOS器件区的接触电极金属(18)、源极金属(19)和漏极金属(20)，低压NMOS器件区的接触电极金属(21)、漏极金属(22)和源极金属(23)，PJFET器件区的栅极金属(24)、漏极金属(25)和源极金属(26)，阱电阻区的第一电极金属(27)和第二电极金属(28)，poly电容区的第一电极金属(29)、第三电极金属(30)和第二电极金属(31)，poly电阻的第一电极金属(32)和第二电极金属(33)和poly二极管的阴极金属(34)和阳极金属(35)。
7.根据权利要求6所述的JCD集成器件的制备方法，其特征在于，所述步骤5和步骤6工艺顺序不分先后，在完成步骤5和6的N+和P+的注入后再一同进行高温推结；所述步骤13和步骤14工艺顺序不分先后。
8.根据权利要求6所述的JCD集成器件的制备方法，其特征在于，还包括在N型外延层(4)中形成高压nLDMOS器件区中P阱(801)形成N型电子积累层，进而N型导电沟道的步骤，从而形成高压耗尽型nLDMOS器件区。
9.根据权利要求6所述的JCD集成器件的制备方法，其特征在于，所述步骤9制得P型降场层(9)位于N型外延层(4)表面或者N型外延层(4)内部；所述P型降场层(9)为多环P型降场层。
10.根据权利要求6所述的JCD集成器件的制备方法，其特征在于，所述步骤7采用局部氧化实现等平面工艺以降低芯片表面的台阶高度。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811593461.9A CN109686736B (zh) | 2018-12-25 | 2018-12-25 | 一种基于n型外延的jcd集成器件及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811593461.9A CN109686736B (zh) | 2018-12-25 | 2018-12-25 | 一种基于n型外延的jcd集成器件及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109686736A true CN109686736A (zh) | 2019-04-26 |
| CN109686736B CN109686736B (zh) | 2021-02-26 |
Family
ID=66188336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811593461.9A Active CN109686736B (zh) | 2018-12-25 | 2018-12-25 | 一种基于n型外延的jcd集成器件及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109686736B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111968973A (zh) * | 2020-08-28 | 2020-11-20 | 电子科技大学 | 一种bcd半导体器件 |
| CN113410232A (zh) * | 2021-06-15 | 2021-09-17 | 西安微电子技术研究所 | 一种抑制闩锁效应的cmos集成电路芯片及制备工艺 |
| CN113451216A (zh) * | 2021-06-28 | 2021-09-28 | 中国电子科技集团公司第二十四研究所 | 成套硅基抗辐射高压cmos器件集成结构及其制造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101542697B (zh) * | 2006-05-31 | 2012-01-25 | 先进模拟科技公司 | 高压双极-cmos-dmos集成电路器件及其模块形成方法 |
| CN102664181A (zh) * | 2012-05-15 | 2012-09-12 | 上海先进半导体制造股份有限公司 | 一种超高压bcd半导体工艺以及超高压bcd器件 |
| CN102054785B (zh) * | 2010-11-04 | 2012-11-07 | 电子科技大学 | 一种高压bcd半导体器件的制造方法 |
| JP2016178310A (ja) * | 2000-03-22 | 2016-10-06 | ジプトロニクス・インコーポレイテッド | 三次元デバイスの一体化方法および一体化されたデバイス |
-
2018
- 2018-12-25 CN CN201811593461.9A patent/CN109686736B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016178310A (ja) * | 2000-03-22 | 2016-10-06 | ジプトロニクス・インコーポレイテッド | 三次元デバイスの一体化方法および一体化されたデバイス |
| CN101542697B (zh) * | 2006-05-31 | 2012-01-25 | 先进模拟科技公司 | 高压双极-cmos-dmos集成电路器件及其模块形成方法 |
| CN102054785B (zh) * | 2010-11-04 | 2012-11-07 | 电子科技大学 | 一种高压bcd半导体器件的制造方法 |
| CN102664181A (zh) * | 2012-05-15 | 2012-09-12 | 上海先进半导体制造股份有限公司 | 一种超高压bcd半导体工艺以及超高压bcd器件 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111968973A (zh) * | 2020-08-28 | 2020-11-20 | 电子科技大学 | 一种bcd半导体器件 |
| CN111968973B (zh) * | 2020-08-28 | 2023-09-22 | 电子科技大学 | 一种bcd半导体器件 |
| CN113410232A (zh) * | 2021-06-15 | 2021-09-17 | 西安微电子技术研究所 | 一种抑制闩锁效应的cmos集成电路芯片及制备工艺 |
| CN113451216A (zh) * | 2021-06-28 | 2021-09-28 | 中国电子科技集团公司第二十四研究所 | 成套硅基抗辐射高压cmos器件集成结构及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN109686736B (zh) | 2021-02-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100431154C (zh) | 半导体集成电路器件及其制造方法 | |
| US8304308B2 (en) | Configuration and fabrication of semiconductor structure having bipolar junction transistor in which non-monocrystalline semiconductor spacing portion controls base-link length | |
| US20090184734A1 (en) | Method of Producing and Operating a Low Power Junction Field Effect Transistor | |
| CN102054785B (zh) | 一种高压bcd半导体器件的制造方法 | |
| CN109686736A (zh) | 一种基于n型外延的jcd集成器件及其制备方法 | |
| JP2000286418A (ja) | 半導体装置および半導体基板 | |
| JPH1012887A (ja) | トランジスタ素子及びその製造方法 | |
| JPH09186241A (ja) | 半導体装置及びその製造方法 | |
| CN109671706A (zh) | 一种基于p型外延的jcd集成器件及其制备方法 | |
| JP2019532499A (ja) | 接合電界効果トランジスタと統合されたデバイスおよび該デバイスを製造するための方法 | |
| CN103633090A (zh) | 高速度低功率消耗的隔离模拟互补金属氧化物半导体单元 | |
| Chan et al. | Three-dimensional CMOS SOI integrated circuit using high-temperature metal-induced lateral crystallization | |
| CN102800590B (zh) | 一种基于SOI的SiGe-HBT晶体管的制备方法 | |
| CN109671707A (zh) | 一种集成vdmos的jcd集成器件及其制备方法 | |
| CN102800589B (zh) | 一种基于SOI的SiGe-HBT晶体管的制备方法 | |
| CN102104023B (zh) | Bcd工艺中的自对准高压cmos制造工艺方法 | |
| CN102104063B (zh) | 一种soi纵向双极晶体管及其制作方法 | |
| CN107221558B (zh) | 一种soi层变掺杂的bcd器件及其制造方法 | |
| CN102891088A (zh) | 垂直双扩散金属氧化物半导体场效应晶体管器件制造方法 | |
| Weyers et al. | A 50 V smart power process with dielectric isolation by SIMOX | |
| CN103035643B (zh) | 一种基于键合技术的三维集成功率半导体及其制作工艺 | |
| JP3443069B2 (ja) | 半導体装置の製造方法 | |
| CN110021658A (zh) | 具有阳极短路npn管结构的深氧化沟槽横向绝缘栅双极型晶体管及其制作方法 | |
| Vandersand et al. | CMOS compatible SOI MESFETs for extreme environment applications | |
| JPH023270A (ja) | Ｈｃｔ半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |