JPH09186241A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 低耐圧素子領域と高耐圧素子領域とを含む高
耐圧半導体装置において、低耐圧素子の特性を損なうこ
となく、高い耐圧を有する高耐圧分離領域を備えた半導
体装置とその製造方法を得る。 【解決手段】 高耐圧分離領域のエピタキシャル層の厚
みを低耐圧素子領域のエピタキシャル層の厚みに比べエ
ッチングなどの手段で薄くする、低耐圧素子領域のエピ
タキシャル層の不純物濃度を濃くする、埋め込み拡散領
域のエピタキシャル層への浮き上りを抑える、など手段
により高耐圧分離領域の高耐圧化を実現する。
耐圧半導体装置において、低耐圧素子の特性を損なうこ
となく、高い耐圧を有する高耐圧分離領域を備えた半導
体装置とその製造方法を得る。 【解決手段】 高耐圧分離領域のエピタキシャル層の厚
みを低耐圧素子領域のエピタキシャル層の厚みに比べエ
ッチングなどの手段で薄くする、低耐圧素子領域のエピ
タキシャル層の不純物濃度を濃くする、埋め込み拡散領
域のエピタキシャル層への浮き上りを抑える、など手段
により高耐圧分離領域の高耐圧化を実現する。
Description
【０００１】
【発明の属する技術分野】この発明は、高耐圧半導体装
置に関し、さらに詳しくは、低耐圧素子領域との間に高
耐圧分離領域を有する半導体装置とその製造方法に関す
るものである。特に、低耐圧素子の特性を損なわず高耐
圧分離領域の高耐圧化を可能とする半導体装置として有
用なものである。
置に関し、さらに詳しくは、低耐圧素子領域との間に高
耐圧分離領域を有する半導体装置とその製造方法に関す
るものである。特に、低耐圧素子の特性を損なわず高耐
圧分離領域の高耐圧化を可能とする半導体装置として有
用なものである。
【０００２】
【従来の技術】図１２は、高耐圧分離領域と低耐圧素子
領域を含む従来の半導体装置の断面図である。この従来
の半導体装置は、ｐ−半導体基板１、ｎ＋埋め込拡散領
域２、ｎ−エピタキシャル層３、ｐ−拡散領域４、ｐ＋
拡散領域５、ｎ＋拡散領域６、ｐ＋拡散領域７、ｎ＋拡
散領域８、ポリシリコン電極９、電極１０およびシリコ
ン酸化膜１１を備えている。そして、ｎ−エピタキシャ
ル層３の不純物濃度はｐ−基板１より濃く、ｐ−拡散領
域４の不純物濃度はｎ−エピタキシャル層３より濃く形
成されている。また、ｐ＋拡散領域５は、基板１に達す
るように形成さている。この半導体装置は、高耐圧分離
領域１６と低耐圧素子領域１７とを有する。高耐圧分離
領域は、その外側に続く高圧部との耐圧分離の領域とし
て機能するほか、この領域１６に高耐圧素子が作り込ま
れる場合もある。低耐圧素子領域１７には低耐圧素子１
８が作り込まれている。またここで、低耐圧素子とはＣ
ＭＯＳおよびＢＩＰ素子を含み、高耐圧素子とは、リサ
ーフ技術を使用した素子をいう。図１２では低耐圧素子
としてＣＭＯＳの例を示している。
領域を含む従来の半導体装置の断面図である。この従来
の半導体装置は、ｐ−半導体基板１、ｎ＋埋め込拡散領
域２、ｎ−エピタキシャル層３、ｐ−拡散領域４、ｐ＋
拡散領域５、ｎ＋拡散領域６、ｐ＋拡散領域７、ｎ＋拡
散領域８、ポリシリコン電極９、電極１０およびシリコ
ン酸化膜１１を備えている。そして、ｎ−エピタキシャ
ル層３の不純物濃度はｐ−基板１より濃く、ｐ−拡散領
域４の不純物濃度はｎ−エピタキシャル層３より濃く形
成されている。また、ｐ＋拡散領域５は、基板１に達す
るように形成さている。この半導体装置は、高耐圧分離
領域１６と低耐圧素子領域１７とを有する。高耐圧分離
領域は、その外側に続く高圧部との耐圧分離の領域とし
て機能するほか、この領域１６に高耐圧素子が作り込ま
れる場合もある。低耐圧素子領域１７には低耐圧素子１
８が作り込まれている。またここで、低耐圧素子とはＣ
ＭＯＳおよびＢＩＰ素子を含み、高耐圧素子とは、リサ
ーフ技術を使用した素子をいう。図１２では低耐圧素子
としてＣＭＯＳの例を示している。
【０００３】このような従来の構造における問題点は、
高耐圧を得るためリサーフ技術（ｒｅｓｕｒｆ技術、Ｕ
ＳＰ４２９２６４２参照）を使用した時、エピタキシャ
ル層３の厚み（単位：ｃｍ）とその不純物濃度（単位：
／ｃｍ3）との積が、９．０×１０11（単位：／ｃｍ2）
以下となるようにする必要があることである。その制約
を受けたエピタキシャル層３の厚みの範囲内で高耐圧分
離領域１６を形成し、かつ低耐圧素子領域１７を同時に
形成する場合、低耐圧素子１８の特性に影響を及ぼす場
合があることである。
高耐圧を得るためリサーフ技術（ｒｅｓｕｒｆ技術、Ｕ
ＳＰ４２９２６４２参照）を使用した時、エピタキシャ
ル層３の厚み（単位：ｃｍ）とその不純物濃度（単位：
／ｃｍ3）との積が、９．０×１０11（単位：／ｃｍ2）
以下となるようにする必要があることである。その制約
を受けたエピタキシャル層３の厚みの範囲内で高耐圧分
離領域１６を形成し、かつ低耐圧素子領域１７を同時に
形成する場合、低耐圧素子１８の特性に影響を及ぼす場
合があることである。
【０００４】図１３は、従来構造の高耐圧分離領域と低
耐圧素子の耐圧特性とエピタキシャル層の厚みとの相関
図であり、横軸にエピタキシャル層の厚みｔｅｐｉをと
り、縦軸に耐圧の度合を示している。この図に見るよう
に、高耐圧分離領域または高耐圧素子の特性を十分満た
すためには、エピタキシャル層の厚みはある程度薄くす
る必要があるが、逆に低耐圧素子の特性を確保するため
にはエピタキシャル層の厚みをある程度厚くする必要が
ある。このことは、例えば図１２の半導体装置におい
て、高耐圧分離領域または高耐圧素子の特性を十分満た
すために、エピタキシャル層の厚みをある程度薄くする
と、低耐圧素子であるｎチャンネル・ＭＯＳトランジス
タ（ｎｃｈＭＯＳ）のｐ−バックゲート層となるｐ−拡
散領域４がパンチスルーしてｎｃｈＭＯＳの耐圧が低下
する等の問題となる。このため、低耐圧素子の特性を満
たすには、エピタキシャル層の厚みをある程度厚くする
必要があるわけである。
耐圧素子の耐圧特性とエピタキシャル層の厚みとの相関
図であり、横軸にエピタキシャル層の厚みｔｅｐｉをと
り、縦軸に耐圧の度合を示している。この図に見るよう
に、高耐圧分離領域または高耐圧素子の特性を十分満た
すためには、エピタキシャル層の厚みはある程度薄くす
る必要があるが、逆に低耐圧素子の特性を確保するため
にはエピタキシャル層の厚みをある程度厚くする必要が
ある。このことは、例えば図１２の半導体装置におい
て、高耐圧分離領域または高耐圧素子の特性を十分満た
すために、エピタキシャル層の厚みをある程度薄くする
と、低耐圧素子であるｎチャンネル・ＭＯＳトランジス
タ（ｎｃｈＭＯＳ）のｐ−バックゲート層となるｐ−拡
散領域４がパンチスルーしてｎｃｈＭＯＳの耐圧が低下
する等の問題となる。このため、低耐圧素子の特性を満
たすには、エピタキシャル層の厚みをある程度厚くする
必要があるわけである。
【０００５】従って、双方の特性を満足させるために
は、低耐圧素子領域１７ではｎ＋埋め込拡散領域２の浮
き上がりを引いた実行エピタキシャル層３の厚みの確保
が必要となり、高耐圧分離領域ではリサーフ効果のある
エピタキシャル層の厚みに抑える必要があるため、エピ
タキシャル層の厚みは非常に狭い範囲で制御しなくては
ならなくなる。
は、低耐圧素子領域１７ではｎ＋埋め込拡散領域２の浮
き上がりを引いた実行エピタキシャル層３の厚みの確保
が必要となり、高耐圧分離領域ではリサーフ効果のある
エピタキシャル層の厚みに抑える必要があるため、エピ
タキシャル層の厚みは非常に狭い範囲で制御しなくては
ならなくなる。
【０００６】
【発明が解決しようとする課題】上記に述べたように、
高耐圧分離領域と低耐圧素子領域とを含む従来の半導体
装置では、耐圧分離の十分な高耐圧分離領域を得ること
と低耐圧素子の特性を損なわないこととを両立させるこ
とには困難があった。この発明は、上述のような問題を
解決するためになされたもので、高耐圧分離領域と低耐
圧素子領域とを含む半導体装置であって、高耐圧分離の
機能が十分な高耐圧分離領域を有するとともに低耐圧素
子領域の低耐圧素子の特性を損なうことのない半導体装
置およびその製造方法を提供しようとするものである。
高耐圧分離領域と低耐圧素子領域とを含む従来の半導体
装置では、耐圧分離の十分な高耐圧分離領域を得ること
と低耐圧素子の特性を損なわないこととを両立させるこ
とには困難があった。この発明は、上述のような問題を
解決するためになされたもので、高耐圧分離領域と低耐
圧素子領域とを含む半導体装置であって、高耐圧分離の
機能が十分な高耐圧分離領域を有するとともに低耐圧素
子領域の低耐圧素子の特性を損なうことのない半導体装
置およびその製造方法を提供しようとするものである。
【０００７】
【課題を解決するための手段】この発明の半導体装置
は、第一導電型の（好適にはｐ−型の）半導体基板と、
この半導体基板の主面の一部に形成された第二導電型の
（好適にはｎ＋型の）埋め込拡散領域と、前記半導体基
板および前記埋め込拡散領域に接して形成された第二導
電型の（好適にはｎ−型の）エピタキシャル層と、前記
半導体基板に接した前記エピタキシャル層に形成された
高耐圧分離領域と、前記埋め込拡散領域に接した前記エ
ピタキシャル層の主面に形成された低耐圧素子とを備
え、前記半導体基板に接して形成された前記エピタキシ
ャル層の主面を前記埋め込拡散領域に接して形成された
前記エピタキシャル層の主面より低くしたことを特徴と
するものである。
は、第一導電型の（好適にはｐ−型の）半導体基板と、
この半導体基板の主面の一部に形成された第二導電型の
（好適にはｎ＋型の）埋め込拡散領域と、前記半導体基
板および前記埋め込拡散領域に接して形成された第二導
電型の（好適にはｎ−型の）エピタキシャル層と、前記
半導体基板に接した前記エピタキシャル層に形成された
高耐圧分離領域と、前記埋め込拡散領域に接した前記エ
ピタキシャル層の主面に形成された低耐圧素子とを備
え、前記半導体基板に接して形成された前記エピタキシ
ャル層の主面を前記埋め込拡散領域に接して形成された
前記エピタキシャル層の主面より低くしたことを特徴と
するものである。
【０００８】この発明の他の発明の半導体装置は、第一
導電型の（好適にはｐ−型の）半導体基板と、この半導
体基板の主面の一部に形成された第二導電型の（好適に
はｎ＋型の）埋め込拡散領域と、前記半導体基板および
前記埋め込拡散領域に接して形成され、前記半導体基板
に接しその主面に酸化膜が形成された後除去された第二
導電型の（好適にはｎ−型の）エピタキシャル層と、前
記半導体基板に接し前記酸化膜が除去された前記エピタ
キシャル層に形成された高耐圧分離領域と、前記埋め込
拡散領域に接した前記エピタキシャル層の主面に形成さ
れた低耐圧素子とを備えたことを特徴とするものであ
る。
導電型の（好適にはｐ−型の）半導体基板と、この半導
体基板の主面の一部に形成された第二導電型の（好適に
はｎ＋型の）埋め込拡散領域と、前記半導体基板および
前記埋め込拡散領域に接して形成され、前記半導体基板
に接しその主面に酸化膜が形成された後除去された第二
導電型の（好適にはｎ−型の）エピタキシャル層と、前
記半導体基板に接し前記酸化膜が除去された前記エピタ
キシャル層に形成された高耐圧分離領域と、前記埋め込
拡散領域に接した前記エピタキシャル層の主面に形成さ
れた低耐圧素子とを備えたことを特徴とするものであ
る。
【０００９】この発明の他の発明の半導体装置は、第一
導電型の（好適にはｐ−型の）半導体基板と、この半導
体基板の主面の一部に形成された第二導電型の（好適に
はｎ＋型の）埋め込拡散領域と、前記半導体基板および
前記埋め込拡散領域に接して形成され、前記半導体基板
に接した領域の主面が選択的にエッチングされた第二導
電型の（好適にはｎ−型の）エピタキシャル層と、前記
半導体基板に接し選択的にエッチングされた前記エピタ
キシャル層に形成された高耐圧分離領域と、前記埋め込
拡散領域に接した前記エピタキシャル層の主面に形成さ
れた低耐圧素子とを備えたことを特徴とするものであ
る。
導電型の（好適にはｐ−型の）半導体基板と、この半導
体基板の主面の一部に形成された第二導電型の（好適に
はｎ＋型の）埋め込拡散領域と、前記半導体基板および
前記埋め込拡散領域に接して形成され、前記半導体基板
に接した領域の主面が選択的にエッチングされた第二導
電型の（好適にはｎ−型の）エピタキシャル層と、前記
半導体基板に接し選択的にエッチングされた前記エピタ
キシャル層に形成された高耐圧分離領域と、前記埋め込
拡散領域に接した前記エピタキシャル層の主面に形成さ
れた低耐圧素子とを備えたことを特徴とするものであ
る。
【００１０】この発明の他の発明の半導体装置は、第一
導電型の（好適にはｐ−型の）半導体基板と、この半導
体基板の主面の一部に形成された第二導電型の（好適に
はｎ＋型の）埋め込拡散領域と、前記半導体基板および
前記埋め込拡散領域に接して形成され、前記半導体基板
に接しその主面が選択的にエッチングされ、さらに酸化
膜が形成された後除去された第二導電型の（好適にはｎ
−型の）エピタキシャル層と、前記半導体基板に接し前
記酸化膜が除去された前記エピタキシャル層３に形成さ
れた高耐圧分離領域と、前記埋め込拡散領域に接した前
記エピタキシャル層の主面に形成された低耐圧素子とを
備えたことを特徴とするものである。
導電型の（好適にはｐ−型の）半導体基板と、この半導
体基板の主面の一部に形成された第二導電型の（好適に
はｎ＋型の）埋め込拡散領域と、前記半導体基板および
前記埋め込拡散領域に接して形成され、前記半導体基板
に接しその主面が選択的にエッチングされ、さらに酸化
膜が形成された後除去された第二導電型の（好適にはｎ
−型の）エピタキシャル層と、前記半導体基板に接し前
記酸化膜が除去された前記エピタキシャル層３に形成さ
れた高耐圧分離領域と、前記埋め込拡散領域に接した前
記エピタキシャル層の主面に形成された低耐圧素子とを
備えたことを特徴とするものである。
【００１１】この発明の他の発明の半導体装置は、第一
導電型の（好適にはｐ−型の）半導体基板と、この半導
体基板の主面の一部に形成された第二導電型の（好適に
はｎ＋型の）埋め込拡散領域と、前記半導体基板および
前記埋め込拡散領域に接して形成された第二導電型の
（好適にはｎ−型の）エピタキシャル層と、前記半導体
基板に接した前記エピタキシャル層に形成された高耐圧
分離領域と、前記埋め込拡散領域に接した前記エピタキ
シャル層の主面に形成された低耐圧素子とを備え、前記
埋め込拡散領域の前記エピタキシャル層への浮き上りを
抑制したことを特徴とするものである。
導電型の（好適にはｐ−型の）半導体基板と、この半導
体基板の主面の一部に形成された第二導電型の（好適に
はｎ＋型の）埋め込拡散領域と、前記半導体基板および
前記埋め込拡散領域に接して形成された第二導電型の
（好適にはｎ−型の）エピタキシャル層と、前記半導体
基板に接した前記エピタキシャル層に形成された高耐圧
分離領域と、前記埋め込拡散領域に接した前記エピタキ
シャル層の主面に形成された低耐圧素子とを備え、前記
埋め込拡散領域の前記エピタキシャル層への浮き上りを
抑制したことを特徴とするものである。
【００１２】この発明の他の発明の半導体装置は、第一
導電型の（好適にはｐ−型の）半導体基板と、この半導
体基板の主面の一部に形成された第二導電型の（好適に
はｎ＋型の）埋め込拡散領域と、前記半導体基板および
前記埋め込拡散領域に接して形成されたノンドープト・
エピタキシャル層と、前記ノンドープト・エピタキシャ
ル層に接して形成された第二導電型の（好適にはｎ−型
の）エピタキシャル層と、前記半導体基板に接した前記
ノンドープト・エピタキシャル層に続く前記第二導電型
のエピタキシャル層に形成された高耐圧分離領域と、前
記埋め込拡散領域に接した前記ノンドープト・エピタキ
シャル層に続く前記第二導電型のエピタキシャル層の主
面に形成された低耐圧素子とを備えたことを特徴とする
ものである。なお、好ましくは、ノンドープト・エピタ
キシャル層の不純物濃度は、第二導電型の（好適にはｎ
−型の）エピタキシャル層の濃度の５分の１以下とす
る。
導電型の（好適にはｐ−型の）半導体基板と、この半導
体基板の主面の一部に形成された第二導電型の（好適に
はｎ＋型の）埋め込拡散領域と、前記半導体基板および
前記埋め込拡散領域に接して形成されたノンドープト・
エピタキシャル層と、前記ノンドープト・エピタキシャ
ル層に接して形成された第二導電型の（好適にはｎ−型
の）エピタキシャル層と、前記半導体基板に接した前記
ノンドープト・エピタキシャル層に続く前記第二導電型
のエピタキシャル層に形成された高耐圧分離領域と、前
記埋め込拡散領域に接した前記ノンドープト・エピタキ
シャル層に続く前記第二導電型のエピタキシャル層の主
面に形成された低耐圧素子とを備えたことを特徴とする
ものである。なお、好ましくは、ノンドープト・エピタ
キシャル層の不純物濃度は、第二導電型の（好適にはｎ
−型の）エピタキシャル層の濃度の５分の１以下とす
る。
【００１３】この発明の他の発明の半導体装置は、第一
導電型の（好適にはｐ−型の）半導体基板と、この半導
体基板の主面の一部に形成された第二導電型の（好適に
はｎ＋型の）埋め込拡散領域と、前記半導体基板および
前記埋め込拡散領域に接して形成された第一導電型の
（好適にはｐ−型の）エピタキシャル層と、前記第一導
電型の（好適にはｐ−型の）エピタキシャル層に接して
形成された第二導電型の（好適にはｎ−型の）エピタキ
シャル層と、前記半導体基板に接した前記第一導電型の
（好適にはｐ−型の）エピタキシャル層に続く前記第二
導電型の（好適にはｎ−型の）エピタキシャル層に形成
された高耐圧分離領域と、前記埋め込拡散領域に接した
前記ノンドープト・エピタキシャル層に続く前記第二導
電型のエピタキシャル層の主面に形成された低耐圧素子
とを備えたことを特徴とするものである。
導電型の（好適にはｐ−型の）半導体基板と、この半導
体基板の主面の一部に形成された第二導電型の（好適に
はｎ＋型の）埋め込拡散領域と、前記半導体基板および
前記埋め込拡散領域に接して形成された第一導電型の
（好適にはｐ−型の）エピタキシャル層と、前記第一導
電型の（好適にはｐ−型の）エピタキシャル層に接して
形成された第二導電型の（好適にはｎ−型の）エピタキ
シャル層と、前記半導体基板に接した前記第一導電型の
（好適にはｐ−型の）エピタキシャル層に続く前記第二
導電型の（好適にはｎ−型の）エピタキシャル層に形成
された高耐圧分離領域と、前記埋め込拡散領域に接した
前記ノンドープト・エピタキシャル層に続く前記第二導
電型のエピタキシャル層の主面に形成された低耐圧素子
とを備えたことを特徴とするものである。
【００１４】この発明の他の発明の半導体装置は、主面
に第一導電型の（好適にはｐ型の）不純物が注入された
第一導電型の（好適にはｐ−型の）半導体基板と、この
第一導電型の（好適にはｐ−型の）半導体基板の主面の
一部に形成されその主面に第一導電型の（好適にはｐ型
の）不純物が注入された第二導電型の（好適にはｎ＋型
の）埋め込拡散領域と、前記第一導電型の（好適にはｐ
型の）不純物が注入された前記半導体基板および前記埋
め込拡散領域の主面に形成された第二導電型の（好適に
はｎ−型の）エピタキシャル層と、前記半導体基板に接
した前記エピタキシャル層の主面に形成された高耐圧分
離領域と、前記埋め込拡散領域に接した前記エピタキシ
ャル層の主面に形成された低耐圧素子とを備えたことを
特徴とするものである。なお、好ましくは、第二導電型
の（好適にはｎ−型の）エピタキシャル層の不純物濃度
は、第一導電型の（好適にはｐ−型の）半導体基板の濃
度の１０倍以下とする。
に第一導電型の（好適にはｐ型の）不純物が注入された
第一導電型の（好適にはｐ−型の）半導体基板と、この
第一導電型の（好適にはｐ−型の）半導体基板の主面の
一部に形成されその主面に第一導電型の（好適にはｐ型
の）不純物が注入された第二導電型の（好適にはｎ＋型
の）埋め込拡散領域と、前記第一導電型の（好適にはｐ
型の）不純物が注入された前記半導体基板および前記埋
め込拡散領域の主面に形成された第二導電型の（好適に
はｎ−型の）エピタキシャル層と、前記半導体基板に接
した前記エピタキシャル層の主面に形成された高耐圧分
離領域と、前記埋め込拡散領域に接した前記エピタキシ
ャル層の主面に形成された低耐圧素子とを備えたことを
特徴とするものである。なお、好ましくは、第二導電型
の（好適にはｎ−型の）エピタキシャル層の不純物濃度
は、第一導電型の（好適にはｐ−型の）半導体基板の濃
度の１０倍以下とする。
【００１５】この発明の他の発明の半導体装置は、 第
一導電型の（好適にはｐ−型の）半導体基板と、この第
一導電型の（好適にはｐ−型の）半導体基板の主面の一
部に第二導電型の（好適にはｎ型の）不純物を注入して
形成された第二導電型の（好適にはｎ＋型の）埋め込拡
散領域と、前記半導体基板および前記埋め込拡散領域の
主面に形成された第二導電型の（好適にはｎ−型の）エ
ピタキシャル層と、前記半導体基板に接した前記エピタ
キシャル層に形成された高耐圧分離領域と、前記埋め込
拡散領域に接した前記エピタキシャル層の主面に形成さ
れた低耐圧素子とを備えたことを特徴とするものであ
る。
一導電型の（好適にはｐ−型の）半導体基板と、この第
一導電型の（好適にはｐ−型の）半導体基板の主面の一
部に第二導電型の（好適にはｎ型の）不純物を注入して
形成された第二導電型の（好適にはｎ＋型の）埋め込拡
散領域と、前記半導体基板および前記埋め込拡散領域の
主面に形成された第二導電型の（好適にはｎ−型の）エ
ピタキシャル層と、前記半導体基板に接した前記エピタ
キシャル層に形成された高耐圧分離領域と、前記埋め込
拡散領域に接した前記エピタキシャル層の主面に形成さ
れた低耐圧素子とを備えたことを特徴とするものであ
る。
【００１６】この発明の他の発明の半導体装置は、第一
導電型の（好適にはｐ−型の）半導体基板と、この半導
体基板の主面の一部に形成された第二導電型の（好適に
はｎ＋型の）埋め込拡散領域と、前記半導体基板および
前記埋め込拡散領域に接して形成され第二導電型の（好
適にはｎ−型の）エピタキシャル層と、前記半導体基板
に接した前記エピタキシャル層に形成された高耐圧分離
領域と、前記埋め込拡散領域に接した前記エピタキシャ
ル層の主面に形成された第二導電型の（好適にはｎ−型
の）不純物拡散領域と、前記不純物拡散領域の主面に形
成された低耐圧素子とを備えたことを特徴とするもので
ある。
導電型の（好適にはｐ−型の）半導体基板と、この半導
体基板の主面の一部に形成された第二導電型の（好適に
はｎ＋型の）埋め込拡散領域と、前記半導体基板および
前記埋め込拡散領域に接して形成され第二導電型の（好
適にはｎ−型の）エピタキシャル層と、前記半導体基板
に接した前記エピタキシャル層に形成された高耐圧分離
領域と、前記埋め込拡散領域に接した前記エピタキシャ
ル層の主面に形成された第二導電型の（好適にはｎ−型
の）不純物拡散領域と、前記不純物拡散領域の主面に形
成された低耐圧素子とを備えたことを特徴とするもので
ある。
【００１７】この発明の他の発明の半導体装置は、第一
導型の（好適にはｐ−型の）半導体基板と、この半導体
基板の主面の一部に形成された第二導電型の（好適には
ｎ＋型の）一方の埋め込拡散領域と、この半導体基板の
主面の一部に形成され前記一方の埋め込拡散領域より不
純物濃度の低い第二導電型の（好適にはｎ−型の）他方
の埋め込拡散領域と、前記半導体基板、前記一方の埋め
込拡散領域および前記他方の埋め込拡散領域に接して形
成された第二導電型の（好適にはｎ−型の）エピタキシ
ャル層と、前記半導体基板および前記一方の埋め込拡散
領域に接した前記エピタキシャル層に形成された高耐圧
分離領域と、前記他方の埋め込拡散領域に接した前記エ
ピタキシャル層の主面に形成された低耐圧素子とを備え
たことを特徴とするものである。
導型の（好適にはｐ−型の）半導体基板と、この半導体
基板の主面の一部に形成された第二導電型の（好適には
ｎ＋型の）一方の埋め込拡散領域と、この半導体基板の
主面の一部に形成され前記一方の埋め込拡散領域より不
純物濃度の低い第二導電型の（好適にはｎ−型の）他方
の埋め込拡散領域と、前記半導体基板、前記一方の埋め
込拡散領域および前記他方の埋め込拡散領域に接して形
成された第二導電型の（好適にはｎ−型の）エピタキシ
ャル層と、前記半導体基板および前記一方の埋め込拡散
領域に接した前記エピタキシャル層に形成された高耐圧
分離領域と、前記他方の埋め込拡散領域に接した前記エ
ピタキシャル層の主面に形成された低耐圧素子とを備え
たことを特徴とするものである。
【００１８】この発明の他の発明の半導体装置は、第一
導電型の（好適にはｐ−型の）半導体基板と、この半導
体基板の主面の一部に形成された第二導電型の（好適に
はｎ＋型の）一方の埋め込拡散領域と、この半導体基板
の主面の一部に形成され前記一方の埋め込拡散領域より
不純物濃度の低い第二導電型の（好適にはｎ−型の）他
方の埋め込拡散領域と、前記半導体基板、前記一方の埋
め込拡散領域および前記他方の埋め込拡散領域に接して
形成された第二導電型の（好適にはｎ−型の）エピタキ
シャル層と、前記半導体基板および前記一方の埋め込拡
散領域に接した前記エピタキシャル層に形成された高耐
圧分離領域と、前記他方の埋め込拡散領域に接した前記
エピタキシャル層の主面に形成された第二導電型の（好
適にはｎ−型の）不純物拡散領域と、前記不純物拡散領
域の主面に形成された低耐圧素子とを備えたことを特徴
とするものである。
導電型の（好適にはｐ−型の）半導体基板と、この半導
体基板の主面の一部に形成された第二導電型の（好適に
はｎ＋型の）一方の埋め込拡散領域と、この半導体基板
の主面の一部に形成され前記一方の埋め込拡散領域より
不純物濃度の低い第二導電型の（好適にはｎ−型の）他
方の埋め込拡散領域と、前記半導体基板、前記一方の埋
め込拡散領域および前記他方の埋め込拡散領域に接して
形成された第二導電型の（好適にはｎ−型の）エピタキ
シャル層と、前記半導体基板および前記一方の埋め込拡
散領域に接した前記エピタキシャル層に形成された高耐
圧分離領域と、前記他方の埋め込拡散領域に接した前記
エピタキシャル層の主面に形成された第二導電型の（好
適にはｎ−型の）不純物拡散領域と、前記不純物拡散領
域の主面に形成された低耐圧素子とを備えたことを特徴
とするものである。
【００１９】さらに、この発明の他の発明の半導体装置
は、前記のそれぞれの半導体装置において、前記高耐圧
分離領域を形成する前記エピタキシャル層の厚み（単
位：ｃｍ）とその不純物濃度（単位：／ｃｍ3）との積
が、９．０×１０11（単位：／ｃｍ2）以下となるよう
にしたことを特徴とするのものである。
は、前記のそれぞれの半導体装置において、前記高耐圧
分離領域を形成する前記エピタキシャル層の厚み（単
位：ｃｍ）とその不純物濃度（単位：／ｃｍ3）との積
が、９．０×１０11（単位：／ｃｍ2）以下となるよう
にしたことを特徴とするのものである。
【００２０】次に、この発明の半導体装置の製造方法
は、第一導電型（好適にはｐ−型の）の半導体基板の主
面の一部に第二導電型の（好適にはｎ＋型の）埋め込拡
散領域を形成する工程と、前記半導体基板および前記埋
め込拡散領域に接して第二導電型の（好適にはｎ−型
の）エピタキシャル層を形成する工程と、前記半導体基
板に接した前記エピタキシャル層の主面に選択的に酸化
膜を形成した後この酸化膜を除去する工程と、前記半導
体基板に接し前記酸化膜が除去された前記エピタキシャ
ル層に高耐圧分離領域を形成する工程と、前記埋め込拡
散領域に接して形成された前記エピタキシャル層の主面
に低耐圧素子を形成する工程とを備えたことを特徴とす
るものである。
は、第一導電型（好適にはｐ−型の）の半導体基板の主
面の一部に第二導電型の（好適にはｎ＋型の）埋め込拡
散領域を形成する工程と、前記半導体基板および前記埋
め込拡散領域に接して第二導電型の（好適にはｎ−型
の）エピタキシャル層を形成する工程と、前記半導体基
板に接した前記エピタキシャル層の主面に選択的に酸化
膜を形成した後この酸化膜を除去する工程と、前記半導
体基板に接し前記酸化膜が除去された前記エピタキシャ
ル層に高耐圧分離領域を形成する工程と、前記埋め込拡
散領域に接して形成された前記エピタキシャル層の主面
に低耐圧素子を形成する工程とを備えたことを特徴とす
るものである。
【００２１】この発明の他の発明の半導体装置の製造方
法は、第一導電型の（好適にはｐ−型の）半導体基板の
主面の一部に第二導電型の（好適にはｎ＋型の）埋め込
拡散領域２を形成する工程と、前記半導体基板および前
記埋め込拡散領域に接して第二導電型の（好適にはｎ−
型の）エピタキシャル層を形成する工程と、前記半導体
基板に接した前記エピタキシャル層の主面を選択的にエ
ッチングする工程と、前記半導体基板に接し選択的にエ
ッチングされた前記エピタキシャル層に高耐圧分離領域
を形成する工程と、前記埋め込拡散領域に接して形成さ
れた前記エピタキシャル層の主面に低耐圧素子を形成す
る工程とを備えたことを特徴とするものである。
法は、第一導電型の（好適にはｐ−型の）半導体基板の
主面の一部に第二導電型の（好適にはｎ＋型の）埋め込
拡散領域２を形成する工程と、前記半導体基板および前
記埋め込拡散領域に接して第二導電型の（好適にはｎ−
型の）エピタキシャル層を形成する工程と、前記半導体
基板に接した前記エピタキシャル層の主面を選択的にエ
ッチングする工程と、前記半導体基板に接し選択的にエ
ッチングされた前記エピタキシャル層に高耐圧分離領域
を形成する工程と、前記埋め込拡散領域に接して形成さ
れた前記エピタキシャル層の主面に低耐圧素子を形成す
る工程とを備えたことを特徴とするものである。
【００２２】この発明の他の発明の半導体装置の製造方
法は、第一導電型の（好適にはｐ−型の）半導体基板の
主面の一部に第二導電型の（好適にはｎ＋型の）埋め込
拡散領域を形成する工程と、前記半導体基板および前記
埋め込拡散領域に接して第二導電型の（好適にはｎ−型
の）エピタキシャル層を形成する工程と、前記半導体基
板に接した前記エピタキシャル層の主面を選択的にエッ
チングする工程と、前記半導体基板に接し選択的にエッ
チングされた前記エピタキシャル層の主面に選択的に酸
化膜を形成した後この酸化膜を除去する工程と、前記半
導体基板に接し酸化膜を除去された選前記エピタキシャ
ル層に高耐圧分離領域を形成する工程と、前記埋め込拡
散領域に接して形成された前記エピタキシャル層の主面
に低耐圧素子を形成する工程とを備えたことを特徴とす
るものである。
法は、第一導電型の（好適にはｐ−型の）半導体基板の
主面の一部に第二導電型の（好適にはｎ＋型の）埋め込
拡散領域を形成する工程と、前記半導体基板および前記
埋め込拡散領域に接して第二導電型の（好適にはｎ−型
の）エピタキシャル層を形成する工程と、前記半導体基
板に接した前記エピタキシャル層の主面を選択的にエッ
チングする工程と、前記半導体基板に接し選択的にエッ
チングされた前記エピタキシャル層の主面に選択的に酸
化膜を形成した後この酸化膜を除去する工程と、前記半
導体基板に接し酸化膜を除去された選前記エピタキシャ
ル層に高耐圧分離領域を形成する工程と、前記埋め込拡
散領域に接して形成された前記エピタキシャル層の主面
に低耐圧素子を形成する工程とを備えたことを特徴とす
るものである。
【００２３】この発明の他の発明の半導体装置の製造方
法は、第一導電型（好適にはｐ−型の）の半導体基板の
主面の一部に第二導電型の（好適にはｎ＋型の）埋め込
拡散領域を形成する工程と、前記半導体基板および前記
埋め込拡散領域に接してノンドープト・エピタキシャル
層を形成する工程と、前記ノンドープト・エピタキシャ
ル層に接して第二導電型の（好適にはｎ−型の）エピタ
キシャル層を形成する工程と、前記半導体基板に接した
前記ノンドープト・エピタキシャル層に続く前記第二導
電型のエピタキシャル層に高耐圧分離領域を形成する工
程と、前記埋め込拡散領域に接した前記ノンドープト・
エピタキシャル層に続く前記第二導電型のエピタキシャ
ル層の主面に低耐圧素子を形成する工程とを備えたこと
を特徴とするものである。なお、好ましくは、ノンドー
プト・エピタキシャル層の不純物濃度は、第二導電型の
（好適にはｎ−型の）エピタキシャル層の濃度の５分の
１以下とする。
法は、第一導電型（好適にはｐ−型の）の半導体基板の
主面の一部に第二導電型の（好適にはｎ＋型の）埋め込
拡散領域を形成する工程と、前記半導体基板および前記
埋め込拡散領域に接してノンドープト・エピタキシャル
層を形成する工程と、前記ノンドープト・エピタキシャ
ル層に接して第二導電型の（好適にはｎ−型の）エピタ
キシャル層を形成する工程と、前記半導体基板に接した
前記ノンドープト・エピタキシャル層に続く前記第二導
電型のエピタキシャル層に高耐圧分離領域を形成する工
程と、前記埋め込拡散領域に接した前記ノンドープト・
エピタキシャル層に続く前記第二導電型のエピタキシャ
ル層の主面に低耐圧素子を形成する工程とを備えたこと
を特徴とするものである。なお、好ましくは、ノンドー
プト・エピタキシャル層の不純物濃度は、第二導電型の
（好適にはｎ−型の）エピタキシャル層の濃度の５分の
１以下とする。
【００２４】この発明の他の発明の半導体装置の製造方
法は、第一導電型の（好適にはｐ−型の）半導体基板の
主面の一部に第二導電型の（好適にはｎ＋）埋め込拡散
領域を形成する工程と、前記半導体基板および前記埋め
込拡散領域に接して第一導電型の（好適にはｐ−型の）
エピタキシャル層を形成する工程と、前記第一導電型の
（好適にはｐ−型の）エピタキシャル層に接して第二導
電型の（好適にはｎ−型の）エピタキシャル層を形成す
る工程と、前記半導体基板に接した前記第一導電型の
（好適にはｐ−型の）エピタキシャル層に続く前記第二
導電型の（好適にはｎ−型の）エピタキシャル層に高耐
圧分離領域を形成する工程と、前記埋め込拡散領域に接
した前記第一導電型の（好適にはｐ−型の）エピタキシ
ャル層に続く前記第二導電型の（好適にはｎ−型の）エ
ピタキシャル層の主面に低耐圧素子を形成する工程とを
備えたことを特徴とするものである。
法は、第一導電型の（好適にはｐ−型の）半導体基板の
主面の一部に第二導電型の（好適にはｎ＋）埋め込拡散
領域を形成する工程と、前記半導体基板および前記埋め
込拡散領域に接して第一導電型の（好適にはｐ−型の）
エピタキシャル層を形成する工程と、前記第一導電型の
（好適にはｐ−型の）エピタキシャル層に接して第二導
電型の（好適にはｎ−型の）エピタキシャル層を形成す
る工程と、前記半導体基板に接した前記第一導電型の
（好適にはｐ−型の）エピタキシャル層に続く前記第二
導電型の（好適にはｎ−型の）エピタキシャル層に高耐
圧分離領域を形成する工程と、前記埋め込拡散領域に接
した前記第一導電型の（好適にはｐ−型の）エピタキシ
ャル層に続く前記第二導電型の（好適にはｎ−型の）エ
ピタキシャル層の主面に低耐圧素子を形成する工程とを
備えたことを特徴とするものである。
【００２５】この発明の他の発明の半導体装置の製造方
法は、第一導電型の（好適にはｐ−型の）半導体基板の
主面の一部に第二導電型の（好適にはｎ＋型の）埋め込
拡散領域を形成する工程と、前記半導体基板および前記
埋め込拡散領域の主面に第一導電型の（好適にはｐ型
の）不純物を注入する工程と、前記第一導電型の（好適
にはｐ型の）不純物が注入された前記半導体基板および
前記埋め込拡散領域の主面に第二導電型の（好適にはｎ
−型の）エピタキシャル層を形成する工程と、前記半導
体基板に接した前記エピタキシャル層に高耐圧分離領域
を形成する工程と、前記埋め込拡散領域に接した前記エ
ピタキシャル層の主面に低耐圧素子を形成する工程とを
備えたことを特徴とするものである。なお、好ましく
は、第二導電型の（好適にはｎ−型の）エピタキシャル
層の不純物濃度は、第一導電型の（好適にはｐ−型の）
半導体基板の濃度の１０倍以下とする。
法は、第一導電型の（好適にはｐ−型の）半導体基板の
主面の一部に第二導電型の（好適にはｎ＋型の）埋め込
拡散領域を形成する工程と、前記半導体基板および前記
埋め込拡散領域の主面に第一導電型の（好適にはｐ型
の）不純物を注入する工程と、前記第一導電型の（好適
にはｐ型の）不純物が注入された前記半導体基板および
前記埋め込拡散領域の主面に第二導電型の（好適にはｎ
−型の）エピタキシャル層を形成する工程と、前記半導
体基板に接した前記エピタキシャル層に高耐圧分離領域
を形成する工程と、前記埋め込拡散領域に接した前記エ
ピタキシャル層の主面に低耐圧素子を形成する工程とを
備えたことを特徴とするものである。なお、好ましく
は、第二導電型の（好適にはｎ−型の）エピタキシャル
層の不純物濃度は、第一導電型の（好適にはｐ−型の）
半導体基板の濃度の１０倍以下とする。
【００２６】この発明の他の発明の半導体装置の製造方
法は、第一導電型（好適にはｐ−型の）の半導体基板の
主面の一部に第二導電型の（好適にはｎ型の）不純物を
注入して第二導電型の（好適にはｎ＋型の）埋め込拡散
領域を形成する工程と、前記半導体基板および前記埋め
込拡散領域の主面に第二導電型の（好適にはｎ−型の）
エピタキシャル層を形成する工程と、前記半導体基板に
接した前記エピタキシャル層に高耐圧分離領域を形成す
る工程と、前記埋め込拡散領域に接した前記エピタキシ
ャル層の主面に低耐圧素子を形成する工程とを備えたこ
とを特徴とするものである。
法は、第一導電型（好適にはｐ−型の）の半導体基板の
主面の一部に第二導電型の（好適にはｎ型の）不純物を
注入して第二導電型の（好適にはｎ＋型の）埋め込拡散
領域を形成する工程と、前記半導体基板および前記埋め
込拡散領域の主面に第二導電型の（好適にはｎ−型の）
エピタキシャル層を形成する工程と、前記半導体基板に
接した前記エピタキシャル層に高耐圧分離領域を形成す
る工程と、前記埋め込拡散領域に接した前記エピタキシ
ャル層の主面に低耐圧素子を形成する工程とを備えたこ
とを特徴とするものである。
【００２７】この発明の他の発明の半導体装置の製造方
法は、第一導電型（好適にはｐ−型の）の半導体基板の
主面の一部に第二導電型の（好適にはｎ＋型の）埋め込
拡散領域を形成する工程と、前記半導体基板および前記
埋め込拡散領域に接して第二導電型の（好適にはｎ−型
の）エピタキシャル層を形成する工程と、前記半導体基
板に接した前記エピタキシャル層に高耐圧分離領域を形
成する工程と、前記埋め込拡散領域に続く前記エピタキ
シャル層の主面に第二導電型の（好適にはｎ−型の）不
純物拡散領域を形成する工程と、前記不純物拡散領域に
低耐圧素子を形成する工程とを備えたことを特徴とする
ものである。
法は、第一導電型（好適にはｐ−型の）の半導体基板の
主面の一部に第二導電型の（好適にはｎ＋型の）埋め込
拡散領域を形成する工程と、前記半導体基板および前記
埋め込拡散領域に接して第二導電型の（好適にはｎ−型
の）エピタキシャル層を形成する工程と、前記半導体基
板に接した前記エピタキシャル層に高耐圧分離領域を形
成する工程と、前記埋め込拡散領域に続く前記エピタキ
シャル層の主面に第二導電型の（好適にはｎ−型の）不
純物拡散領域を形成する工程と、前記不純物拡散領域に
低耐圧素子を形成する工程とを備えたことを特徴とする
ものである。
【００２８】この発明の他の発明の半導体装置の製造方
法は、第一導電型の（好適にはｐ−型の）半導体基板の
主面の一部に第二導電型の（好適にはｎ−型の）一方の
埋め込拡散領域を形成する工程と、この半導体基板の主
面の一部に前記一方の埋め込拡散領域より不純物濃度の
低い第二導電型の（好適にはｎ−型の）他方の埋め込拡
散領域を形成する工程と、前記半導体基板、前記一方の
埋め込拡散領域および前記他方の埋め込拡散領域に接し
て第二導電型の（好適にはｎ−型の）エピタキシャル層
を形成する工程と、前記半導体基板および前記一方の埋
め込拡散領域に接した前記エピタキシャル層に高耐圧分
離領域を形成する工程と、前記埋め込拡散領域に接した
前記エピタキシャル層の主面に低耐圧素子を形成する工
程とを備えたことを特徴とするものである。
法は、第一導電型の（好適にはｐ−型の）半導体基板の
主面の一部に第二導電型の（好適にはｎ−型の）一方の
埋め込拡散領域を形成する工程と、この半導体基板の主
面の一部に前記一方の埋め込拡散領域より不純物濃度の
低い第二導電型の（好適にはｎ−型の）他方の埋め込拡
散領域を形成する工程と、前記半導体基板、前記一方の
埋め込拡散領域および前記他方の埋め込拡散領域に接し
て第二導電型の（好適にはｎ−型の）エピタキシャル層
を形成する工程と、前記半導体基板および前記一方の埋
め込拡散領域に接した前記エピタキシャル層に高耐圧分
離領域を形成する工程と、前記埋め込拡散領域に接した
前記エピタキシャル層の主面に低耐圧素子を形成する工
程とを備えたことを特徴とするものである。
【００２９】この発明の他の発明の半導体装置の製造方
法は、第一導電型の（好適にはｐ−型の）半導体基板の
主面の一部に第二導電型の（好適にはｎ−型の）一方の
埋め込拡散領域を形成する工程と、この半導体基板の主
面の一部に前記一方の埋め込拡散領域より不純物濃度の
低い第二導電型の（好適にはｎ−型の）他方の埋め込拡
散領域を形成する工程と、前記半導体基板、前記一方の
埋め込拡散領域および前記他方の埋め込拡散領域に接し
て第二導電型の（好適にはｎ−型の）エピタキシャル層
を形成する工程と、前記半導体基板および前記一方の埋
め込拡散領域に接した前記エピタキシャル層に高耐圧分
離領域を形成する工程と、前記他方の埋め込拡散領域に
接した前記エピタキシャル層の主面に第二導電型の（好
適にはｎ−型の）不純物拡散領域を形成する工程と、前
記不純物拡散領域に低耐圧素子を形成する工程とを備え
たことを特徴とするものである。
法は、第一導電型の（好適にはｐ−型の）半導体基板の
主面の一部に第二導電型の（好適にはｎ−型の）一方の
埋め込拡散領域を形成する工程と、この半導体基板の主
面の一部に前記一方の埋め込拡散領域より不純物濃度の
低い第二導電型の（好適にはｎ−型の）他方の埋め込拡
散領域を形成する工程と、前記半導体基板、前記一方の
埋め込拡散領域および前記他方の埋め込拡散領域に接し
て第二導電型の（好適にはｎ−型の）エピタキシャル層
を形成する工程と、前記半導体基板および前記一方の埋
め込拡散領域に接した前記エピタキシャル層に高耐圧分
離領域を形成する工程と、前記他方の埋め込拡散領域に
接した前記エピタキシャル層の主面に第二導電型の（好
適にはｎ−型の）不純物拡散領域を形成する工程と、前
記不純物拡散領域に低耐圧素子を形成する工程とを備え
たことを特徴とするものである。
【００３０】さらに、この発明の他の発明の半導体装置
の製造方法は、前記のそれぞれの半導体装置の製造方法
において、前記高耐圧分離領域を形成する前記エピタキ
シャル層３の厚み（単位：ｃｍ）とその不純物濃度（単
位：／ｃｍ3）との積が、９．０×１０11（単位：／ｃ
ｍ2）以下となるようにしたことを特徴とするものであ
る。
の製造方法は、前記のそれぞれの半導体装置の製造方法
において、前記高耐圧分離領域を形成する前記エピタキ
シャル層３の厚み（単位：ｃｍ）とその不純物濃度（単
位：／ｃｍ3）との積が、９．０×１０11（単位：／ｃ
ｍ2）以下となるようにしたことを特徴とするものであ
る。
【００３１】
実施の形態１ 図１は、この発明の実施の形態１の半導体装置を示す図
である。図のように、この実施の形態の半導体装置は、
第一導電型の（好適にはｐ−型の）半導体基板１（以下
ｐ−基板１と呼ぶ）、第二導電型の（好適にはｎ＋型
の）埋め込拡散領域２（以下ｎ＋埋め込拡散領域２と呼
ぶ）、第二導電型の（好適にはｎ−型の）エピタキシャ
ル層３（以下ｎ−エピタキシャル層３と呼ぶ）、第一導
電型の（好適にはｐ−型の）拡散領域４（以下ｐ−拡散
領域４と呼ぶ）、第一導電型の（好適にはｐ＋型の）拡
散領域５（以下ｐ＋拡散領域５と呼ぶ）、第二導電型の
（好適にはｎ＋型の）拡散領域６（以下ｎ＋拡散領域６
と呼ぶ）、第一導電型の（好適にはｐ＋型の）拡散領域
７（以下ｐ＋拡散領域７と呼ぶ）、第二導電型の（好適
にはｎ＋型の）拡散領域８（以下ｎ＋拡散領域８と呼
ぶ）、ポリシリコン電極９、電極１０（ゲート電極な
ど）および フイールド酸化膜１１（シリコン酸化膜）
を備えている。そして、ｎ−エピタキシャル層３の不純
物濃度はｐ−基板１より濃く、ｐ−拡散領域４の不純物
濃度はｎ−エピタキシャル層３より濃く形成されてい
る。また、ｐ＋拡散領域５は、基板１に達するように形
成さている。
である。図のように、この実施の形態の半導体装置は、
第一導電型の（好適にはｐ−型の）半導体基板１（以下
ｐ−基板１と呼ぶ）、第二導電型の（好適にはｎ＋型
の）埋め込拡散領域２（以下ｎ＋埋め込拡散領域２と呼
ぶ）、第二導電型の（好適にはｎ−型の）エピタキシャ
ル層３（以下ｎ−エピタキシャル層３と呼ぶ）、第一導
電型の（好適にはｐ−型の）拡散領域４（以下ｐ−拡散
領域４と呼ぶ）、第一導電型の（好適にはｐ＋型の）拡
散領域５（以下ｐ＋拡散領域５と呼ぶ）、第二導電型の
（好適にはｎ＋型の）拡散領域６（以下ｎ＋拡散領域６
と呼ぶ）、第一導電型の（好適にはｐ＋型の）拡散領域
７（以下ｐ＋拡散領域７と呼ぶ）、第二導電型の（好適
にはｎ＋型の）拡散領域８（以下ｎ＋拡散領域８と呼
ぶ）、ポリシリコン電極９、電極１０（ゲート電極な
ど）および フイールド酸化膜１１（シリコン酸化膜）
を備えている。そして、ｎ−エピタキシャル層３の不純
物濃度はｐ−基板１より濃く、ｐ−拡散領域４の不純物
濃度はｎ−エピタキシャル層３より濃く形成されてい
る。また、ｐ＋拡散領域５は、基板１に達するように形
成さている。
【００３２】また、この半導体装置は、高耐圧分離領域
１６、低耐圧素子領域１７とを備えている。高耐圧分離
領域１６は、その外側に（図１では右側に）続く高圧部
との耐圧分離のための領域として機能するほか、この領
域１６に高耐圧分離用の素子が作り込まれる場合もあ
る。例えば、ｐ＋拡散領域５の主面下にソース領域を形
成し、ポリシリコン電極９をゲート電極とする場合があ
る。一方、低耐圧素子領域１７には低耐圧素子１８が作
り込まれる。
１６、低耐圧素子領域１７とを備えている。高耐圧分離
領域１６は、その外側に（図１では右側に）続く高圧部
との耐圧分離のための領域として機能するほか、この領
域１６に高耐圧分離用の素子が作り込まれる場合もあ
る。例えば、ｐ＋拡散領域５の主面下にソース領域を形
成し、ポリシリコン電極９をゲート電極とする場合があ
る。一方、低耐圧素子領域１７には低耐圧素子１８が作
り込まれる。
【００３３】この実施の形態の半導体装置は、高耐圧分
離領域１６のｎ−エピタキシャル層３の厚みをリサーフ
効果のある厚さに減らして薄くし、一方、低耐圧素子領
域１７のｎ−エピタキシャル層３の厚みを低耐圧素子の
特性を上げるために必要な厚さにしたものである。
離領域１６のｎ−エピタキシャル層３の厚みをリサーフ
効果のある厚さに減らして薄くし、一方、低耐圧素子領
域１７のｎ−エピタキシャル層３の厚みを低耐圧素子の
特性を上げるために必要な厚さにしたものである。
【００３４】このような構造では、その主面に低耐圧素
子１８が形成される低耐圧素子領域１７のｎ−エピタキ
シャル層３は、ｎ＋埋め込拡散領域２の浮き上がりがあ
っても十分なエピタキシャル層の厚みを確保でき、高耐
圧分離領域１６では次の式（１）のリサーフ条件を満た
すような、リサーフ効果のあるｎ−ピタキシャル層３の
厚みに制御することが可能になる。すなわち、高耐圧分
離領域１６を形成するｎ−エピタキシャル層３の厚み
（単位：ｃｍ）とその不純物濃度（単位：／ｃｍ3）と
の積が、９．０×１０11（単位：／ｃｍ2）以下（９×
１０の１１乗／平方ｃｍ以下）となるようにする。 Ｎ×ｔ１ ＝ ９．０×１０11／ｃｍ2 ・・・・・・・（式１） Ｎ ：第二導電型の（好適にはｎ−型の）エピタキシ
ャル層３の不純物濃度（単位：／ｃｍ3） ｔ１ ：第二導電型の（好適にはｎ−型の）エピタキシ
ャル層３の厚さ（単位：ｃｍ）
子１８が形成される低耐圧素子領域１７のｎ−エピタキ
シャル層３は、ｎ＋埋め込拡散領域２の浮き上がりがあ
っても十分なエピタキシャル層の厚みを確保でき、高耐
圧分離領域１６では次の式（１）のリサーフ条件を満た
すような、リサーフ効果のあるｎ−ピタキシャル層３の
厚みに制御することが可能になる。すなわち、高耐圧分
離領域１６を形成するｎ−エピタキシャル層３の厚み
（単位：ｃｍ）とその不純物濃度（単位：／ｃｍ3）と
の積が、９．０×１０11（単位：／ｃｍ2）以下（９×
１０の１１乗／平方ｃｍ以下）となるようにする。 Ｎ×ｔ１ ＝ ９．０×１０11／ｃｍ2 ・・・・・・・（式１） Ｎ ：第二導電型の（好適にはｎ−型の）エピタキシ
ャル層３の不純物濃度（単位：／ｃｍ3） ｔ１ ：第二導電型の（好適にはｎ−型の）エピタキシ
ャル層３の厚さ（単位：ｃｍ）
【００３５】この半導体装置の具体的な例として、ｎ−
エピタキシャル層３は、不純物濃度を１×１０の１３乗
〜１×１０の１７乗とし、厚さは３〜２０μｍに成長さ
せる。高耐圧分離領域１６では、厚みをこれより０．５
〜５μｍ程度薄くして、厚みを０．５〜１９．５μｍと
し、（１）式を満足する厚さにする。
エピタキシャル層３は、不純物濃度を１×１０の１３乗
〜１×１０の１７乗とし、厚さは３〜２０μｍに成長さ
せる。高耐圧分離領域１６では、厚みをこれより０．５
〜５μｍ程度薄くして、厚みを０．５〜１９．５μｍと
し、（１）式を満足する厚さにする。
【００３６】このような構成にすれば、低耐圧素子領域
と高耐圧領域とでエピタキシャル層の厚みに差をつけ、
それぞれの最適条件にすることができる。また、エピタ
キシャル層の厚みの制御範囲を広くすることができる。
従って、低耐圧素子の特性を損なわず、十分な耐圧分離
ができる高耐圧領域をつくることができる。
と高耐圧領域とでエピタキシャル層の厚みに差をつけ、
それぞれの最適条件にすることができる。また、エピタ
キシャル層の厚みの制御範囲を広くすることができる。
従って、低耐圧素子の特性を損なわず、十分な耐圧分離
ができる高耐圧領域をつくることができる。
【００３７】なおここで、低耐圧素子とはＣＭＯＳおよ
びＢＩＰ素子を含み、高耐圧素子とは、リサーフ技術を
使用した素子をいう。さらに、詳しく述べると、低耐圧
素子としては、３〜４０Ｖ系のＣＭＯＳ（ＮＭＯＳ Ｔ
ｒ．およびＰＭＯＳ Ｔｒ．）素子および３〜４０Ｖ系
のＢｉｐ（ｎｐｎＴｒ． Ｌｐｎｐ Ｔｒ．）素子を含
む。また、高耐圧素子としては、５０〜１２００Ｖ系の
ＤＭＯＳ素子および５０〜１２００Ｖ系のＩＧＢＴ素子
を含む。
びＢＩＰ素子を含み、高耐圧素子とは、リサーフ技術を
使用した素子をいう。さらに、詳しく述べると、低耐圧
素子としては、３〜４０Ｖ系のＣＭＯＳ（ＮＭＯＳ Ｔ
ｒ．およびＰＭＯＳ Ｔｒ．）素子および３〜４０Ｖ系
のＢｉｐ（ｎｐｎＴｒ． Ｌｐｎｐ Ｔｒ．）素子を含
む。また、高耐圧素子としては、５０〜１２００Ｖ系の
ＤＭＯＳ素子および５０〜１２００Ｖ系のＩＧＢＴ素子
を含む。
【００３８】低耐圧素子は信号処理用に用いられ、アナ
ログ信号またはデシタル信号の処理に用いられる。高耐
圧素子は出力段に用いられ、高耐圧が必要とされる。低
耐圧素子にて入出力情報を処理し、その結果を高耐圧素
子で出力し負荷の動作を制御する。通常の制御用ＩＣで
は負荷を動作するために必要十分な出力をすることがで
きないため、高耐圧素子（ＤＭＯＳ、ＩＧＢＴ）などを
用いる。これは、自動車用ＩＣ、産業用ＩＣ、表示管用
ＩＣなどに用いられる。
ログ信号またはデシタル信号の処理に用いられる。高耐
圧素子は出力段に用いられ、高耐圧が必要とされる。低
耐圧素子にて入出力情報を処理し、その結果を高耐圧素
子で出力し負荷の動作を制御する。通常の制御用ＩＣで
は負荷を動作するために必要十分な出力をすることがで
きないため、高耐圧素子（ＤＭＯＳ、ＩＧＢＴ）などを
用いる。これは、自動車用ＩＣ、産業用ＩＣ、表示管用
ＩＣなどに用いられる。
【００３９】実施の形態２ 図２は、実施の形態１の図１の構造を持つ半導体装置を
製造するための製造方法の一例を示す図である。製造の
フローを述べると、先ず図２（ａ）に示すように、ｐ−
基板１の上にｎ＋埋め込拡散領域２を形成し、その上に
ｎ−エピタキシャル層３を成長させる。ｎ−エピタキシ
ャル層３は、その不純物濃度がｐ−基板１より濃くなる
ように形成する。次に、図２（ｂ）に示すように、選択
酸化で、高耐圧分離領域１６を厚く酸化しシリコン酸化
膜１９を形成する。その後に、図２（ｃ）に示すよう
に、沸酸などの溶液で酸化膜１９を除去して凹部１５を
形成し、ｎ−エピタキシャル層３の主面を低くして、低
耐圧素子領域１７とエピタキシャル層３の厚みに差を作
る。これにより低耐圧素子領域１７ではｎ＋埋め込拡散
領域２の浮き上がりを考慮してエピタキシャル層３の厚
みを厚くでき、高耐圧分離領域１６ではリサーフ効果の
あるエピタキシャル層３の厚みに制御することが可能に
なる。
製造するための製造方法の一例を示す図である。製造の
フローを述べると、先ず図２（ａ）に示すように、ｐ−
基板１の上にｎ＋埋め込拡散領域２を形成し、その上に
ｎ−エピタキシャル層３を成長させる。ｎ−エピタキシ
ャル層３は、その不純物濃度がｐ−基板１より濃くなる
ように形成する。次に、図２（ｂ）に示すように、選択
酸化で、高耐圧分離領域１６を厚く酸化しシリコン酸化
膜１９を形成する。その後に、図２（ｃ）に示すよう
に、沸酸などの溶液で酸化膜１９を除去して凹部１５を
形成し、ｎ−エピタキシャル層３の主面を低くして、低
耐圧素子領域１７とエピタキシャル層３の厚みに差を作
る。これにより低耐圧素子領域１７ではｎ＋埋め込拡散
領域２の浮き上がりを考慮してエピタキシャル層３の厚
みを厚くでき、高耐圧分離領域１６ではリサーフ効果の
あるエピタキシャル層３の厚みに制御することが可能に
なる。
【００４０】製造方法の具体的な例として、ｎ−エピタ
キシャル層３は、不純物濃度を１×１０13〜１×１０17
／ｃｍ3（１×１０の１３乗〜１×１０の１７乗／立方
ｃｍ）とし、厚さを３〜２０μｍに成長させる。シリコ
ン酸化膜１９は、１〜１０μｍの厚さとする。酸化膜１
９を除去すると、エピタキシャル層３は０．５〜５μｍ
程度堀られる。酸化膜１９が除去されたエピタキシャル
層３の厚みを、０．５〜１９．５μｍとし、リサーフ効
果のある（１）式を満足する厚さにする。
キシャル層３は、不純物濃度を１×１０13〜１×１０17
／ｃｍ3（１×１０の１３乗〜１×１０の１７乗／立方
ｃｍ）とし、厚さを３〜２０μｍに成長させる。シリコ
ン酸化膜１９は、１〜１０μｍの厚さとする。酸化膜１
９を除去すると、エピタキシャル層３は０．５〜５μｍ
程度堀られる。酸化膜１９が除去されたエピタキシャル
層３の厚みを、０．５〜１９．５μｍとし、リサーフ効
果のある（１）式を満足する厚さにする。
【００４１】このような製造方法によれば、低耐圧素子
領域と高耐圧分離領域でｎ−エピタキシャル層３の厚み
に差をつけ、それぞれの最適条件にすることができる。
また、ｎ−エピタキシャル層３の厚みの制御範囲を広く
することができる。従って、低耐圧素子の特性を損なわ
ず、十分な耐圧分離ができる高耐圧分離領域をつくるこ
とができる。さらにこのような製造方法では、特性の良
好な低耐圧素子と高耐圧分離領域をバイポーラ・トラン
ジスタ（Ｂｉｐ．Ｔｒ．）やバイポーラＣＭＯＳ（Ｂｉ
ｐ．ＣＭＯＳ）の標準の製造フローで作り込める。
領域と高耐圧分離領域でｎ−エピタキシャル層３の厚み
に差をつけ、それぞれの最適条件にすることができる。
また、ｎ−エピタキシャル層３の厚みの制御範囲を広く
することができる。従って、低耐圧素子の特性を損なわ
ず、十分な耐圧分離ができる高耐圧分離領域をつくるこ
とができる。さらにこのような製造方法では、特性の良
好な低耐圧素子と高耐圧分離領域をバイポーラ・トラン
ジスタ（Ｂｉｐ．Ｔｒ．）やバイポーラＣＭＯＳ（Ｂｉ
ｐ．ＣＭＯＳ）の標準の製造フローで作り込める。
【００４２】実施の形態３ 図３は、実施の形態１の図１の構造を持つ半導体装置を
製造するための他の製造方法を示す図である。製造のフ
ローを述べると、先ず図３（ａ）に示すように、ｐ−基
板１の上にｎ＋埋め込拡散領域２を形成し、その上にｎ
−エピタキシャル層３を成長させる。ｎ−エピタキシャ
ル層３は、その不純物濃度がｐ−基板１より濃くなるよ
うに形成する。
製造するための他の製造方法を示す図である。製造のフ
ローを述べると、先ず図３（ａ）に示すように、ｐ−基
板１の上にｎ＋埋め込拡散領域２を形成し、その上にｎ
−エピタキシャル層３を成長させる。ｎ−エピタキシャ
ル層３は、その不純物濃度がｐ−基板１より濃くなるよ
うに形成する。
【００４３】次に、図３（ｂ）に示すように、高耐圧分
離領域１６が開口したれレジスト２１により、写真製版
工程で高耐圧分離領域１６の穴明けを行い、続いて選択
エッチングにより、高耐圧分離領域１６のエピタキシャ
ル層をエッチングして凹部２０を形成し、 ｎ−エピタ
キシャル層３の主面を低くして、低耐圧素子領域１７と
の間でエピタキシャル層３の厚みに差を作る。これによ
り低耐圧素子領域１７では、ｎ＋埋め込拡散領域２の浮
き上がり駕あっても、実効的なエピタキシャル層３の厚
みを厚くでき、高耐圧分離領域１６ではリサーフ効果の
あるエピタキシャル層３の厚みに制御することが可能に
なる。
離領域１６が開口したれレジスト２１により、写真製版
工程で高耐圧分離領域１６の穴明けを行い、続いて選択
エッチングにより、高耐圧分離領域１６のエピタキシャ
ル層をエッチングして凹部２０を形成し、 ｎ−エピタ
キシャル層３の主面を低くして、低耐圧素子領域１７と
の間でエピタキシャル層３の厚みに差を作る。これによ
り低耐圧素子領域１７では、ｎ＋埋め込拡散領域２の浮
き上がり駕あっても、実効的なエピタキシャル層３の厚
みを厚くでき、高耐圧分離領域１６ではリサーフ効果の
あるエピタキシャル層３の厚みに制御することが可能に
なる。
【００４４】このような製造方法によれば、低耐圧素子
領域と高耐圧分離領域でエピタキシャル層３の厚みに差
をつけ、それぞれの最適条件にすることができる。ま
た、ｎ−エピタキシャル層３の厚みの制御範囲を広くす
ることができる。従って、低耐圧素子の特性を損なわ
ず、耐圧能力の大きい高耐圧分離領域をつくることがで
きる。さらに、このような製造方法では、特性の良好な
低耐圧素子と高耐圧分離領域をバイポーラ・トランジス
タ（Ｂｉｐ．Ｔｒ．）やバイポーラＣＭＯＳ（Ｂｉｐ．
ＣＭＯＳ）の標準の製造フローで作り込める。
領域と高耐圧分離領域でエピタキシャル層３の厚みに差
をつけ、それぞれの最適条件にすることができる。ま
た、ｎ−エピタキシャル層３の厚みの制御範囲を広くす
ることができる。従って、低耐圧素子の特性を損なわ
ず、耐圧能力の大きい高耐圧分離領域をつくることがで
きる。さらに、このような製造方法では、特性の良好な
低耐圧素子と高耐圧分離領域をバイポーラ・トランジス
タ（Ｂｉｐ．Ｔｒ．）やバイポーラＣＭＯＳ（Ｂｉｐ．
ＣＭＯＳ）の標準の製造フローで作り込める。
【００４５】実施の形態４ 図４は、実施の形態１の図１の構造を持つ半導体装置を
製造するための他の製造方法を示す図である。この実施
の形態４は、実施の形態２と３の製造方法を組み合わせ
たものである。製造のフローを述べると、先ず図４
（ａ）〜（ｂ）に示すように、ｎ−エピタキシャル層３
の成長後に、写真製版工程でレジスト２１の高耐圧分離
領域１６に穴明けを行い、次に選択エッチングにより、
高耐圧分離領域１６のエピタキシャル層３をエッチング
して凹部２０を形成氏、その主面を低くする。
製造するための他の製造方法を示す図である。この実施
の形態４は、実施の形態２と３の製造方法を組み合わせ
たものである。製造のフローを述べると、先ず図４
（ａ）〜（ｂ）に示すように、ｎ−エピタキシャル層３
の成長後に、写真製版工程でレジスト２１の高耐圧分離
領域１６に穴明けを行い、次に選択エッチングにより、
高耐圧分離領域１６のエピタキシャル層３をエッチング
して凹部２０を形成氏、その主面を低くする。
【００４６】続いて、図４（ｃ）〜（ｄ）に示すよう
に、次のレジストを介して選択酸化で、高耐圧分離領域
１６の凹部２０を厚く酸化して酸化膜１９を形成し、そ
の後に沸酸、ＨＦ等の溶液で酸化膜１９を除去し、凹部
２０をさらに深くし、その主面をさらに低くして、低耐
圧素子領域１７との間でエピタキシャル層３の厚みに差
を作る。これにより低耐圧素子領域１７は、ｎ＋埋め込
拡散領域２の浮き上がりを考慮してエピタキシャル層３
の厚みを厚くでき、高耐圧分離領域１６ではリサーフ効
果のあるエピタキシャル層３の厚みに制御することが可
能となる。
に、次のレジストを介して選択酸化で、高耐圧分離領域
１６の凹部２０を厚く酸化して酸化膜１９を形成し、そ
の後に沸酸、ＨＦ等の溶液で酸化膜１９を除去し、凹部
２０をさらに深くし、その主面をさらに低くして、低耐
圧素子領域１７との間でエピタキシャル層３の厚みに差
を作る。これにより低耐圧素子領域１７は、ｎ＋埋め込
拡散領域２の浮き上がりを考慮してエピタキシャル層３
の厚みを厚くでき、高耐圧分離領域１６ではリサーフ効
果のあるエピタキシャル層３の厚みに制御することが可
能となる。
【００４７】このような製造方法によれば、低耐圧素子
領域と高耐圧分離領域でエピタキシャル層３の厚みに差
をつけ、それぞれの最適条件にすることができる。ま
た、ｎ−エピタキシャル層３の厚みの制御範囲を広くす
ることができる。従って、低耐圧素子の特性を損なわ
ず、十分な耐圧分離ができる高耐圧分離領域をつくるこ
とができる。さらに、このような製造方法では、特性の
良好な低耐圧素子と高耐圧分離領域をバイポーラ・トラ
ンジスタ（Ｂｉｐ．Ｔｒ．）やバイポーラＣＭＯＳ（Ｂ
ｉｐ．ＣＭＯＳ）の標準の製造フローで作り込める。
領域と高耐圧分離領域でエピタキシャル層３の厚みに差
をつけ、それぞれの最適条件にすることができる。ま
た、ｎ−エピタキシャル層３の厚みの制御範囲を広くす
ることができる。従って、低耐圧素子の特性を損なわ
ず、十分な耐圧分離ができる高耐圧分離領域をつくるこ
とができる。さらに、このような製造方法では、特性の
良好な低耐圧素子と高耐圧分離領域をバイポーラ・トラ
ンジスタ（Ｂｉｐ．Ｔｒ．）やバイポーラＣＭＯＳ（Ｂ
ｉｐ．ＣＭＯＳ）の標準の製造フローで作り込める。
【００４８】実施の形態５ 図５は、この発明の実施の形態５の半導体装置を示す図
である。図のように、この実施の形態の半導体装置は、
ｐ−半導体基板１、ｎ＋埋め込拡散領域２、ｎ−エピタ
キシャル層３、ｐ−拡散領域４、ｐ＋拡散領域５、ｎ＋
拡散領域６、ｐ＋拡散領域７、ｎ＋拡散領域８、ポリシ
リコン電極９、電極１０および シリコン酸化膜１１を
備えている。そして、ｎ−エピタキシャル層３の不純物
濃度はｐ−基板１より濃く、ｐ−拡散領域４の不純物濃
度はｎ−エピタキシャル層３より濃く形成されている。
また、ｐ拡散領域５は、基板１に達するように形成され
ている。
である。図のように、この実施の形態の半導体装置は、
ｐ−半導体基板１、ｎ＋埋め込拡散領域２、ｎ−エピタ
キシャル層３、ｐ−拡散領域４、ｐ＋拡散領域５、ｎ＋
拡散領域６、ｐ＋拡散領域７、ｎ＋拡散領域８、ポリシ
リコン電極９、電極１０および シリコン酸化膜１１を
備えている。そして、ｎ−エピタキシャル層３の不純物
濃度はｐ−基板１より濃く、ｐ−拡散領域４の不純物濃
度はｎ−エピタキシャル層３より濃く形成されている。
また、ｐ拡散領域５は、基板１に達するように形成され
ている。
【００４９】また、この半導体装置は、高耐圧分離領域
１６、低耐圧素子領域１７とを備えている。高耐圧分離
領域１６は、その外側に（図１では右側に）続く高圧部
との耐圧分離のための領域として機能するほか、この領
域１６に高耐圧分離用の素子が作り込まれる場合もあ
る。低耐圧素子領域１７には低耐圧素子１８が作り込ま
れる。なおここで、低耐圧素子とはＣＭＯＳおよびＢＩ
Ｐ素子を含み、高耐圧素子とは、リサーフ技術を使用し
た素子をいう。
１６、低耐圧素子領域１７とを備えている。高耐圧分離
領域１６は、その外側に（図１では右側に）続く高圧部
との耐圧分離のための領域として機能するほか、この領
域１６に高耐圧分離用の素子が作り込まれる場合もあ
る。低耐圧素子領域１７には低耐圧素子１８が作り込ま
れる。なおここで、低耐圧素子とはＣＭＯＳおよびＢＩ
Ｐ素子を含み、高耐圧素子とは、リサーフ技術を使用し
た素子をいう。
【００５０】この実施の形態５では、図に見るように、
ｎ＋埋め込拡散領域２がエピタキシャル層３へ浮き上が
るのを抑制している。言い方を換えれば、ｎ−エピタキ
シャル層３の沈み込みが小さくなるように構成してい
る。これを図１２の従来の半導体装置と比べると、従来
のものでは、ｎ＋埋め込拡散領域２のｎ−エピタキシャ
ル層３への浮き上がりが抑制されていない。換言すれ
ば、ｎ−エピタキシャル層３の沈みこみが大きい。従っ
て、従来のものと比較して、高耐圧分離領域でのｎ−エ
ピタキシャル層３の厚さを同じにすれば、この実施の形
態のものでは、低耐圧素子領域１７の厚みを実効的に厚
くとることができる。逆に、低耐圧素子領域での実効的
なｎ−エピタキシャル層の厚みを同じにすれば、この実
施の形態のものでは、高耐圧分離領域でのエピタキシャ
ル層の厚みを小さくすることができる。
ｎ＋埋め込拡散領域２がエピタキシャル層３へ浮き上が
るのを抑制している。言い方を換えれば、ｎ−エピタキ
シャル層３の沈み込みが小さくなるように構成してい
る。これを図１２の従来の半導体装置と比べると、従来
のものでは、ｎ＋埋め込拡散領域２のｎ−エピタキシャ
ル層３への浮き上がりが抑制されていない。換言すれ
ば、ｎ−エピタキシャル層３の沈みこみが大きい。従っ
て、従来のものと比較して、高耐圧分離領域でのｎ−エ
ピタキシャル層３の厚さを同じにすれば、この実施の形
態のものでは、低耐圧素子領域１７の厚みを実効的に厚
くとることができる。逆に、低耐圧素子領域での実効的
なｎ−エピタキシャル層の厚みを同じにすれば、この実
施の形態のものでは、高耐圧分離領域でのエピタキシャ
ル層の厚みを小さくすることができる。
【００５１】このような構成の半導体装置にすれば、ｎ
＋埋め込拡散領域２のｎ−エピタキシャル層３への浮き
上がりを少なくし、また、ｎ−エピタキシャル層３の沈
みこみを小さくし、低耐圧素子領域と高耐圧分離領域の
双方を最適条件にすることができる。また、ｎ−エピタ
キシャル層３の厚みの制御範囲を広くすることができ
る。従って、低耐圧素子の特性を損なわず、十分な耐圧
分離ができる高耐圧分離領域をつくることができる。
＋埋め込拡散領域２のｎ−エピタキシャル層３への浮き
上がりを少なくし、また、ｎ−エピタキシャル層３の沈
みこみを小さくし、低耐圧素子領域と高耐圧分離領域の
双方を最適条件にすることができる。また、ｎ−エピタ
キシャル層３の厚みの制御範囲を広くすることができ
る。従って、低耐圧素子の特性を損なわず、十分な耐圧
分離ができる高耐圧分離領域をつくることができる。
【００５２】実施の形態６ 図６は、実施の形態５の図５の構造を持つ半導体装置を
製造するための製造方法の一例を示す図である。製造の
フローを述べると、先ず図６（ａ）に示すように、ｐ−
基板１の上にｎ＋埋め込拡散領域２を形成し、その上に
先ずノンドーブト・エピタキシャル層１２を、例えば厚
さ数μｍ、初期に成長させる。次に図５（ｂ）に示すよ
うに、所望の条件のｎ−エピタキシャル成長を行いｎ−
エピタキシャル層３を形成する。次に熱処理を経ると、
各領域の形は図５（ｃ）に示すようになる。すなわち、
低圧素子領域１７では、エピタキシャル層１２がノンド
ーブトで低濃度であるので、ｎ＋埋め込拡散領域２がエ
ピタキシャル層３へ浮き上がるのが抑制される。このと
き、ｎ＋埋め込拡散領域２がノンドープト・エピタキシ
ャル層１２をほぼ貫いて、エピタキシャル層３につなが
るようになるようになるので、低耐圧素子であるバイポ
ーラ（Ｂｉｐ）素子への影響は無くなる。また、ＣＭＯ
Ｓではエピタキシャル層の表面領域以外の濃度は特性に
影響しない。
製造するための製造方法の一例を示す図である。製造の
フローを述べると、先ず図６（ａ）に示すように、ｐ−
基板１の上にｎ＋埋め込拡散領域２を形成し、その上に
先ずノンドーブト・エピタキシャル層１２を、例えば厚
さ数μｍ、初期に成長させる。次に図５（ｂ）に示すよ
うに、所望の条件のｎ−エピタキシャル成長を行いｎ−
エピタキシャル層３を形成する。次に熱処理を経ると、
各領域の形は図５（ｃ）に示すようになる。すなわち、
低圧素子領域１７では、エピタキシャル層１２がノンド
ーブトで低濃度であるので、ｎ＋埋め込拡散領域２がエ
ピタキシャル層３へ浮き上がるのが抑制される。このと
き、ｎ＋埋め込拡散領域２がノンドープト・エピタキシ
ャル層１２をほぼ貫いて、エピタキシャル層３につなが
るようになるようになるので、低耐圧素子であるバイポ
ーラ（Ｂｉｐ）素子への影響は無くなる。また、ＣＭＯ
Ｓではエピタキシャル層の表面領域以外の濃度は特性に
影響しない。
【００５３】一方、エピタキシャル層１２がノンドーブ
トで低濃度であるので、ノンドープト・エピタキシャル
層１２の厚みの分、薄く成長させたｎ−エピタキシャル
層３の厚みは通常より薄くなる。すなわち、図６にも示
すとおり、高耐圧領域１６でのｎ−エピタキシャル層３
の沈みこみが小さくなる。さらにリサーフ条件における
実効的なエピタキシャル層の厚みは、 ｎ−エピタキシ
ャル層３のみの厚さであるので実効的なエピタキシャル
層の厚みを十分薄く出来る。
トで低濃度であるので、ノンドープト・エピタキシャル
層１２の厚みの分、薄く成長させたｎ−エピタキシャル
層３の厚みは通常より薄くなる。すなわち、図６にも示
すとおり、高耐圧領域１６でのｎ−エピタキシャル層３
の沈みこみが小さくなる。さらにリサーフ条件における
実効的なエピタキシャル層の厚みは、 ｎ−エピタキシ
ャル層３のみの厚さであるので実効的なエピタキシャル
層の厚みを十分薄く出来る。
【００５４】なお、ノンドーブト・エピタキシャル層１
２は実際には低濃度にドーブされていることは避けられ
ないが、 ｎ−エピタキシャル層３の不純物濃度の５分
の１（１／５）以下が望ましい。
２は実際には低濃度にドーブされていることは避けられ
ないが、 ｎ−エピタキシャル層３の不純物濃度の５分
の１（１／５）以下が望ましい。
【００５５】このように、低耐圧素子領域１７のエピタ
キシャル層の厚みを、実質的にエピタキシャル層３とエ
ピタキシャル層１２の積み重ねとし、高耐圧分離領域１
６のエピタキシャル層の厚みをエピタキシャル層３の厚
みのみとする事が出来るので、低耐圧素子および高耐圧
素子双方の特性を満たすエピタキシャル層の厚みを容易
に得ることが可能となる。
キシャル層の厚みを、実質的にエピタキシャル層３とエ
ピタキシャル層１２の積み重ねとし、高耐圧分離領域１
６のエピタキシャル層の厚みをエピタキシャル層３の厚
みのみとする事が出来るので、低耐圧素子および高耐圧
素子双方の特性を満たすエピタキシャル層の厚みを容易
に得ることが可能となる。
【００５６】このような製造方法によれば、ｎ＋埋め込
拡散領域２のｎ−エピタキシャル層３への浮き上がりを
少なくし、ｎ−エピタキシャル層３の沈みこみを小さく
し、低耐圧素子領域と高耐圧分離領域の双方を最適条件
にすることができる。また、ｎ−エピタキシャル層３の
厚みの制御範囲を広くすることができる。従って、低耐
圧素子の特性を損なわず、十分な耐圧分離ができる高耐
圧分離領域をつくることができる。さらに、このような
製造方法では、特性の良好な低耐圧素子と高耐圧分離領
域をバイポーラ・トランジスタ（Ｂｉｐ．Ｔｒ．）やバ
イポーラＣＭＯＳ（Ｂｉｐ．ＣＭＯＳ）の標準の製造フ
ローで作り込むことができる。
拡散領域２のｎ−エピタキシャル層３への浮き上がりを
少なくし、ｎ−エピタキシャル層３の沈みこみを小さく
し、低耐圧素子領域と高耐圧分離領域の双方を最適条件
にすることができる。また、ｎ−エピタキシャル層３の
厚みの制御範囲を広くすることができる。従って、低耐
圧素子の特性を損なわず、十分な耐圧分離ができる高耐
圧分離領域をつくることができる。さらに、このような
製造方法では、特性の良好な低耐圧素子と高耐圧分離領
域をバイポーラ・トランジスタ（Ｂｉｐ．Ｔｒ．）やバ
イポーラＣＭＯＳ（Ｂｉｐ．ＣＭＯＳ）の標準の製造フ
ローで作り込むことができる。
【００５７】実施の形態７ 実施の形態７は、実施の形態５の図５の構造を持つ半導
体装置を製造するための製造方法である。この実施の形
態７は、実施の形態６の図６に示す製造方法において、
ノンドープト・エピタキシャル層１２を、ｐ−エピタキ
シャル層１３に変更したものである。したがってその製
造方法を説明するための図は、実施の形態６の図６と同
じものとなる。製造のフローを述べると、図６（ａ）の
ように、ｐ−基板１の上にｎ＋埋め込拡散領域２を形成
し、その上に先ずｐ−エピタキシャル層１３を、例えば
厚さ数μｍ、初期に成長させる。次に図６（ｂ）のよう
に、所望の条件のｎ−エピタキシャル成長を行いｎ−エ
ピタキシャル層３を形成する。次に熱処理を経ると、各
領域の形は図６（ｃ）に示すようになる。すなわち、エ
ピタキシャル層１３はｐ−であるため、高耐圧分離領域
１６において、エピタキシャル層３のｐ−基板１への沈
みこみが少ない。リサーフ条件における実効エピ厚は、
エピタキシャル層３のみの厚さとなり実効的なエピタキ
シャル層３の厚みを十分薄く出来る。一方、低耐圧素子
領域１７では、ｎ＋埋め込拡散領域２がｐ−エピタキシ
ャル層１２へ浮き上るのが抑制される。ただ、ｎ＋埋め
込拡散領域２は、ｎ−エピタキシャル層３につながるよ
うになるので、低耐圧素子であるＢｉｐ素子への影響は
無くなる。また、ＣＭＯＳにおいても特性に影響しな
い。
体装置を製造するための製造方法である。この実施の形
態７は、実施の形態６の図６に示す製造方法において、
ノンドープト・エピタキシャル層１２を、ｐ−エピタキ
シャル層１３に変更したものである。したがってその製
造方法を説明するための図は、実施の形態６の図６と同
じものとなる。製造のフローを述べると、図６（ａ）の
ように、ｐ−基板１の上にｎ＋埋め込拡散領域２を形成
し、その上に先ずｐ−エピタキシャル層１３を、例えば
厚さ数μｍ、初期に成長させる。次に図６（ｂ）のよう
に、所望の条件のｎ−エピタキシャル成長を行いｎ−エ
ピタキシャル層３を形成する。次に熱処理を経ると、各
領域の形は図６（ｃ）に示すようになる。すなわち、エ
ピタキシャル層１３はｐ−であるため、高耐圧分離領域
１６において、エピタキシャル層３のｐ−基板１への沈
みこみが少ない。リサーフ条件における実効エピ厚は、
エピタキシャル層３のみの厚さとなり実効的なエピタキ
シャル層３の厚みを十分薄く出来る。一方、低耐圧素子
領域１７では、ｎ＋埋め込拡散領域２がｐ−エピタキシ
ャル層１２へ浮き上るのが抑制される。ただ、ｎ＋埋め
込拡散領域２は、ｎ−エピタキシャル層３につながるよ
うになるので、低耐圧素子であるＢｉｐ素子への影響は
無くなる。また、ＣＭＯＳにおいても特性に影響しな
い。
【００５８】このように、低耐圧素子領域１７のエピタ
キシャル層の厚みを、実質的にエピタキシャル層３とエ
ピタキシャル層１２の積み重ねとし、高耐圧分離領域１
６のエピタキシャル層の厚みをｎ−エピタキシャル層３
のみとすることが出来るので、低耐圧素子および高耐圧
素子双方の特性を満たすエピタキシャル層３の厚みを容
易に得ることが可能となる。
キシャル層の厚みを、実質的にエピタキシャル層３とエ
ピタキシャル層１２の積み重ねとし、高耐圧分離領域１
６のエピタキシャル層の厚みをｎ−エピタキシャル層３
のみとすることが出来るので、低耐圧素子および高耐圧
素子双方の特性を満たすエピタキシャル層３の厚みを容
易に得ることが可能となる。
【００５９】このような製造方法によれば、 ｎ＋埋め
込拡散領域２のｎ−エピタキシャル層３への浮き上がり
を少なくし、ｎ−エピタキシャル層３の沈みこみを小さ
くし、低耐圧素子領域と高耐圧分離領域の双方を最適条
件にすることができる。また、ｎ−エピタキシャル層３
の厚みの制御範囲を広くすることができる。従って、低
耐圧素子の特性を損なわず、十分な耐圧分離ができる高
耐圧分離領域をつくることができる。さらに、このよう
な製造方法では、特性の良好な低耐圧素子と高耐圧分離
領域をバイポーラ・トランジスタ（Ｂｉｐ．Ｔｒ．）や
バイポーラＣＭＯＳ（Ｂｉｐ．ＣＭＯＳ）の標準の製造
フローで作り込むことができる。
込拡散領域２のｎ−エピタキシャル層３への浮き上がり
を少なくし、ｎ−エピタキシャル層３の沈みこみを小さ
くし、低耐圧素子領域と高耐圧分離領域の双方を最適条
件にすることができる。また、ｎ−エピタキシャル層３
の厚みの制御範囲を広くすることができる。従って、低
耐圧素子の特性を損なわず、十分な耐圧分離ができる高
耐圧分離領域をつくることができる。さらに、このよう
な製造方法では、特性の良好な低耐圧素子と高耐圧分離
領域をバイポーラ・トランジスタ（Ｂｉｐ．Ｔｒ．）や
バイポーラＣＭＯＳ（Ｂｉｐ．ＣＭＯＳ）の標準の製造
フローで作り込むことができる。
【００６０】実施の形態８ 図７は、実施の形態５の図５の構造を持つ半導体装置を
製造するための他の製造方法を示す図である。製造のフ
ローを述べると、先ず図７（ａ）に示すように、ｐ−基
板１の上にｎ＋埋め込拡散領域２を形成する。次に、エ
ピタキシャル成長前に、この全面にｐ型不純物、例えば
ボロンＢを注入し、ボロン注入層２２を形成する。その
後、図７（ｂ）に示すように、ｎ−エピタキシャル層３
を成長させる。熱処理を経た後の各領域の形は、図７
（ｂ）に示すようになる。
製造するための他の製造方法を示す図である。製造のフ
ローを述べると、先ず図７（ａ）に示すように、ｐ−基
板１の上にｎ＋埋め込拡散領域２を形成する。次に、エ
ピタキシャル成長前に、この全面にｐ型不純物、例えば
ボロンＢを注入し、ボロン注入層２２を形成する。その
後、図７（ｂ）に示すように、ｎ−エピタキシャル層３
を成長させる。熱処理を経た後の各領域の形は、図７
（ｂ）に示すようになる。
【００６１】すなわち、低耐圧素子領域１７では、ボロ
ン注入層２２があるために、ｎ＋埋め込拡散領域２がエ
ピタキシャル層３へ浮き上がるのが抑制される。低耐圧
素子領域１７では、ｎ＋埋め込拡散領域２の濃度が十分
高いため、ボロン注入の影響はない。一方、高耐圧分離
領域１６では、ボロン注入層２２の影響により、ｎ−エ
ピタキシャル層３の沈みこみが小さくなり、ｎ−エピタ
キシャル層３の厚みが実効的に薄くなる。このように、
低耐圧素子領域１７に影響を及ぼさずに、高耐圧分離領
域１６でのウエハプロセス完了後のｎ−エピタキシャル
層３の厚みを従来より薄くすることが可能となる。
ン注入層２２があるために、ｎ＋埋め込拡散領域２がエ
ピタキシャル層３へ浮き上がるのが抑制される。低耐圧
素子領域１７では、ｎ＋埋め込拡散領域２の濃度が十分
高いため、ボロン注入の影響はない。一方、高耐圧分離
領域１６では、ボロン注入層２２の影響により、ｎ−エ
ピタキシャル層３の沈みこみが小さくなり、ｎ−エピタ
キシャル層３の厚みが実効的に薄くなる。このように、
低耐圧素子領域１７に影響を及ぼさずに、高耐圧分離領
域１６でのウエハプロセス完了後のｎ−エピタキシャル
層３の厚みを従来より薄くすることが可能となる。
【００６２】このボロンの注入量は、最終的に所望の条
件のｎ−エピタキシャル層３を成長させウエハプロセス
が完了した際に、ｎ−エピタキシャル層３とボロン注入
層２２と基板１の不純物プロファイルが１次元で見たと
きに盛り上がりの無いような注入条件とする。この場
合、ｎ−エピタキシャル層３とｐ−基板１との濃度に差
がありすぎると効果が無いため、ｎ−エピタキシャル層
３の濃度は、ｐ−基板１の濃度の１０倍以下が望まし
い。
件のｎ−エピタキシャル層３を成長させウエハプロセス
が完了した際に、ｎ−エピタキシャル層３とボロン注入
層２２と基板１の不純物プロファイルが１次元で見たと
きに盛り上がりの無いような注入条件とする。この場
合、ｎ−エピタキシャル層３とｐ−基板１との濃度に差
がありすぎると効果が無いため、ｎ−エピタキシャル層
３の濃度は、ｐ−基板１の濃度の１０倍以下が望まし
い。
【００６３】このような製造方法によれば、ｎ＋埋め込
拡散領域２のｎ−エピタキシャル層３への浮き上がりを
少なくし、ｎ−エピタキシャル層３の沈みこみを小さく
し、低耐圧素子領域と高耐圧分離領域の双方を最適条件
にすることができる。また、ｎ−エピタキシャル層３の
厚みの制御範囲を広くすることができる。従って、低耐
圧素子の特性を損なわず、十分な耐圧分離ができる高耐
圧分離領域をつくることができる。さらに、このような
製造方法では、特性の良好な低耐圧素子と高耐圧分離領
域をバイポーラ・トランジスタ（Ｂｉｐ．Ｔｒ．）やバ
イポーラＣＭＯＳ（Ｂｉｐ．ＣＭＯＳ）の標準の製造フ
ローで作り込める。
拡散領域２のｎ−エピタキシャル層３への浮き上がりを
少なくし、ｎ−エピタキシャル層３の沈みこみを小さく
し、低耐圧素子領域と高耐圧分離領域の双方を最適条件
にすることができる。また、ｎ−エピタキシャル層３の
厚みの制御範囲を広くすることができる。従って、低耐
圧素子の特性を損なわず、十分な耐圧分離ができる高耐
圧分離領域をつくることができる。さらに、このような
製造方法では、特性の良好な低耐圧素子と高耐圧分離領
域をバイポーラ・トランジスタ（Ｂｉｐ．Ｔｒ．）やバ
イポーラＣＭＯＳ（Ｂｉｐ．ＣＭＯＳ）の標準の製造フ
ローで作り込める。
【００６４】実施の形態９ 図８は、実施の形態５の図５の構造を持つ半導体装置を
製造するための他の製造方法を示す図である。製造のフ
ローを述べると、先ず図８（ａ）に示すように、ｐ−基
板１の上にｎ＋埋め込拡散領域２を形成するための領域
が開口したレジスト２１をほどこす。そして、この開口
から、ｎ型不純物、例えばアンチモンＳｂを高エネルギ
ーで注入し、 ｐ−基板１の主面から深めにｎ＋埋め込
拡散領域２を形成する。その後、図８（ｂ）に示すよう
に、レジスト２１を除去し、ｎ−エピタキシャル層３を
成長させる。この場合、 ｎ＋埋め込拡散領域２は高エ
ネルギー注入によるため、その不純物濃度は表面より深
いところで大きく、表面では低めになる。ｎ型不純物、
例えばアンチモンＳｂの注入条件は、最終的に所望の条
件のｎ−エピタキシャル層３を成長させた際に、ｎ＋埋
め込拡散領域２がｎ−エピタキシャル層３へ浮き上がら
ないように、また、ｎ−エピタキシャル層３のｐ−基板
１への沈みこみが抑制されるように、高エネルギー注入
による注入とする。
製造するための他の製造方法を示す図である。製造のフ
ローを述べると、先ず図８（ａ）に示すように、ｐ−基
板１の上にｎ＋埋め込拡散領域２を形成するための領域
が開口したレジスト２１をほどこす。そして、この開口
から、ｎ型不純物、例えばアンチモンＳｂを高エネルギ
ーで注入し、 ｐ−基板１の主面から深めにｎ＋埋め込
拡散領域２を形成する。その後、図８（ｂ）に示すよう
に、レジスト２１を除去し、ｎ−エピタキシャル層３を
成長させる。この場合、 ｎ＋埋め込拡散領域２は高エ
ネルギー注入によるため、その不純物濃度は表面より深
いところで大きく、表面では低めになる。ｎ型不純物、
例えばアンチモンＳｂの注入条件は、最終的に所望の条
件のｎ−エピタキシャル層３を成長させた際に、ｎ＋埋
め込拡散領域２がｎ−エピタキシャル層３へ浮き上がら
ないように、また、ｎ−エピタキシャル層３のｐ−基板
１への沈みこみが抑制されるように、高エネルギー注入
による注入とする。
【００６５】このようにすると、低耐圧素子領域１７で
は、アンチモンＳｂ注入のために、ｎ＋埋め込拡散領域
２がエピタキシャル層３へ浮き上がるのが抑制される。
また、低耐圧素子領域１７では、ｎ＋埋め込拡散領域２
の濃度が十分高いため、アンチモン注入の影響はない。
一方、高耐圧分離領域１６では、アンチモン注入の影響
により、ｎ−エピタキシャル層３の沈みこみが抑制さ
れ、ｎ−エピタキシャル層３の厚みが実効的に薄くな
る。このように、低耐圧素子領域１７に影響を及ぼさず
に、高耐圧分離領域１６でのウエハプロセス完了後のｎ
−エピタキシャル層３の厚みを従来より薄くすることが
可能となる。
は、アンチモンＳｂ注入のために、ｎ＋埋め込拡散領域
２がエピタキシャル層３へ浮き上がるのが抑制される。
また、低耐圧素子領域１７では、ｎ＋埋め込拡散領域２
の濃度が十分高いため、アンチモン注入の影響はない。
一方、高耐圧分離領域１６では、アンチモン注入の影響
により、ｎ−エピタキシャル層３の沈みこみが抑制さ
れ、ｎ−エピタキシャル層３の厚みが実効的に薄くな
る。このように、低耐圧素子領域１７に影響を及ぼさず
に、高耐圧分離領域１６でのウエハプロセス完了後のｎ
−エピタキシャル層３の厚みを従来より薄くすることが
可能となる。
【００６６】このようにすることで、エピタキシャル層
３の厚みは、ｎ＋埋め込拡散領域２のｎ−エピタキシャ
ル層３への浮き上がりを考慮せず決定でき、高耐圧分離
領域１６はリサーフ効果のあるエピタキシャル層３の厚
みとする事ができる。したがって低耐圧素子および高耐
圧素子双方の特性を満たすエピ厚を容易に得ることが可
能となる。
３の厚みは、ｎ＋埋め込拡散領域２のｎ−エピタキシャ
ル層３への浮き上がりを考慮せず決定でき、高耐圧分離
領域１６はリサーフ効果のあるエピタキシャル層３の厚
みとする事ができる。したがって低耐圧素子および高耐
圧素子双方の特性を満たすエピ厚を容易に得ることが可
能となる。
【００６７】このような製造方法によれば、 ｎ＋埋め
込拡散領域２のｎ−エピタキシャル層３への浮き上がり
を少なくし、 ｎ−エピタキシャル層３の沈みこみを小
さくし、低耐圧素子領域と高耐圧分離領域の双方を最適
条件にすることができる。また、ｎ−エピタキシャル層
３の厚みの制御範囲を広くすることができる。従って、
低耐圧素子の特性を損なわず、十分な耐圧分離ができる
高耐圧分離領域をつくるこたができる。さらに、このよ
うな製造方法では、特性の良好な低耐圧素子と高耐圧分
離領域をバイポーラ・トランジスタ（Ｂｉｐ．Ｔｒ．）
やバイポーラＣＭＯＳ（Ｂｉｐ．ＣＭＯＳ）の標準の製
造フローで作り込める。
込拡散領域２のｎ−エピタキシャル層３への浮き上がり
を少なくし、 ｎ−エピタキシャル層３の沈みこみを小
さくし、低耐圧素子領域と高耐圧分離領域の双方を最適
条件にすることができる。また、ｎ−エピタキシャル層
３の厚みの制御範囲を広くすることができる。従って、
低耐圧素子の特性を損なわず、十分な耐圧分離ができる
高耐圧分離領域をつくるこたができる。さらに、このよ
うな製造方法では、特性の良好な低耐圧素子と高耐圧分
離領域をバイポーラ・トランジスタ（Ｂｉｐ．Ｔｒ．）
やバイポーラＣＭＯＳ（Ｂｉｐ．ＣＭＯＳ）の標準の製
造フローで作り込める。
【００６８】実施の形態１０ 図９は、この発明の実施の形態１０の半導体装置を示す
図である。図のように、この実施の形態の半導体装置
は、ｐ−基板１、ｎ＋埋め込拡散領域２、ｎ−エピタキ
シャル層３、ｐ−拡散領域４、ｐ＋拡散領域５、ｎ＋拡
散領域６、ｐ＋拡散領域７、ｎ＋拡散領域８、ポリシリ
コン電極９、電極１０および シリコン酸化膜１１を備
えている。そして、ｐ−拡散領域４の不純物濃度はｎ−
エピタキシャル層３より濃く、ｎ−エピタキシャル層３
の不純物濃度はｐ−基板１より濃く形成されている。ま
た、ｐ＋拡散領域５は、基板１に達するように形成さて
いる。これらに加えて、図９の半導体装置は、ｎ−拡散
領域１４を備えている。
図である。図のように、この実施の形態の半導体装置
は、ｐ−基板１、ｎ＋埋め込拡散領域２、ｎ−エピタキ
シャル層３、ｐ−拡散領域４、ｐ＋拡散領域５、ｎ＋拡
散領域６、ｐ＋拡散領域７、ｎ＋拡散領域８、ポリシリ
コン電極９、電極１０および シリコン酸化膜１１を備
えている。そして、ｐ−拡散領域４の不純物濃度はｎ−
エピタキシャル層３より濃く、ｎ−エピタキシャル層３
の不純物濃度はｐ−基板１より濃く形成されている。ま
た、ｐ＋拡散領域５は、基板１に達するように形成さて
いる。これらに加えて、図９の半導体装置は、ｎ−拡散
領域１４を備えている。
【００６９】また、この半導体装置は、高耐圧分離領域
１６、低耐圧素子領域１７とを備えている。高耐圧分離
領域１６は、その外側に（図１では右側に）続く高圧部
との耐圧分離のための領域として機能するほか、この領
域１６に高耐圧分離用の素子が作り込まれる場合もあ
る。低耐圧素子領域１７のｎ−エピタキシャル層３の主
面には、ｎ−拡散領域１４が形成され、低耐圧素子１８
が作り込まれる。なおここで、低耐圧素子とはＣＭＯＳ
およびＢＩＰ素子を含み、高耐圧素子とは、リサーフ技
術を使用した素子をいう。
１６、低耐圧素子領域１７とを備えている。高耐圧分離
領域１６は、その外側に（図１では右側に）続く高圧部
との耐圧分離のための領域として機能するほか、この領
域１６に高耐圧分離用の素子が作り込まれる場合もあ
る。低耐圧素子領域１７のｎ−エピタキシャル層３の主
面には、ｎ−拡散領域１４が形成され、低耐圧素子１８
が作り込まれる。なおここで、低耐圧素子とはＣＭＯＳ
およびＢＩＰ素子を含み、高耐圧素子とは、リサーフ技
術を使用した素子をいう。
【００７０】このように、低耐圧素子領域１７のｎ−エ
ピタキシャル層３の中に、ｎ−エピタキシャル層３より
不純物濃度の濃いｎ−拡散領域１４を作ることで、低耐
圧素子領域１７の濃度を濃くして、例えば低耐圧素子で
あるｐチャンネルＭＯＳのしきい値電圧が下がらないよ
うにし、高耐圧分離領域１６のｎ−エピタキシャル層３
の濃度を薄くしてリサーフ条件を満たすようにし、それ
ぞれの濃度を調整できる。このようにすることで、低耐
圧素子領域１７のｎ−エピタキシャル層３を厚くするこ
ともできる。また、高耐圧分離領域１６はリサーフ効果
のあるエピ不純物濃度として、低く設定することができ
るため、低耐圧素子および高耐圧素子双方の特性を満た
すエピタキシャル層の条件にすることが可能になる。
ピタキシャル層３の中に、ｎ−エピタキシャル層３より
不純物濃度の濃いｎ−拡散領域１４を作ることで、低耐
圧素子領域１７の濃度を濃くして、例えば低耐圧素子で
あるｐチャンネルＭＯＳのしきい値電圧が下がらないよ
うにし、高耐圧分離領域１６のｎ−エピタキシャル層３
の濃度を薄くしてリサーフ条件を満たすようにし、それ
ぞれの濃度を調整できる。このようにすることで、低耐
圧素子領域１７のｎ−エピタキシャル層３を厚くするこ
ともできる。また、高耐圧分離領域１６はリサーフ効果
のあるエピ不純物濃度として、低く設定することができ
るため、低耐圧素子および高耐圧素子双方の特性を満た
すエピタキシャル層の条件にすることが可能になる。
【００７１】このような製造方法によれば、低耐圧素子
領域と高耐圧分離領域でエピタキシャル層３の不純物濃
度に差をつけ、それぞれの最適条件にすることができ
る。また、ｎ−エピタキシャル層３の厚みの制御範囲を
広くすることができる。従って、低耐圧素子の特性を損
なわず、十分な耐圧分離ができる高耐圧分離領域をつく
ることができる。さらに、このような製造方法では、特
性の良好な低耐圧素子と高耐圧分離領域をバイポーラ・
トランジスタ（Ｂｉｐ．Ｔｒ．）やバイポーラＣＭＯＳ
（Ｂｉｐ．ＣＭＯＳ）の標準の製造フローで作り込め
る。
領域と高耐圧分離領域でエピタキシャル層３の不純物濃
度に差をつけ、それぞれの最適条件にすることができ
る。また、ｎ−エピタキシャル層３の厚みの制御範囲を
広くすることができる。従って、低耐圧素子の特性を損
なわず、十分な耐圧分離ができる高耐圧分離領域をつく
ることができる。さらに、このような製造方法では、特
性の良好な低耐圧素子と高耐圧分離領域をバイポーラ・
トランジスタ（Ｂｉｐ．Ｔｒ．）やバイポーラＣＭＯＳ
（Ｂｉｐ．ＣＭＯＳ）の標準の製造フローで作り込め
る。
【００７２】実施の形態１１ 図１０は、この発明の実施の形態１１の半導体装置を示
す図である。図のように、この実施の形態の半導体装置
は、ｐ−基板１、ｎ＋埋め込拡散領域２、ｎ−エピタキ
シャル層３、ｐ−拡散領域４、ｐ＋拡散領域５、ｎ＋拡
散領域６、ｐ＋拡散領域７、ｎ＋拡散領域８、ポリシリ
コン電極９、電極１０および シリコン酸化膜１１を備
えている。そして、ｐ−拡散領域４の不純物濃度はｎ−
エピタキシャル層３より濃く、ｎ−エピタキシャル層３
の不純物濃度はｐ−基板１より濃く形成されている。ま
た、ｐ＋拡散領域５は、基板１に達するように形成さて
いる。以上は、図９と同一または相当の部分を示し、同
様に形成されている。これらに加えて、図１０の半導体
装置は、低耐圧素子領域のｐ−基板１の中にｎ−埋め込
拡散領域１５を備えている。このｎ−埋め込拡散領域１
５は、ｎ＋埋め込拡散領域２より不純物濃度が薄く、ｎ
−エピタキシャル層３への浮き上がりが少ないように形
成されている。
す図である。図のように、この実施の形態の半導体装置
は、ｐ−基板１、ｎ＋埋め込拡散領域２、ｎ−エピタキ
シャル層３、ｐ−拡散領域４、ｐ＋拡散領域５、ｎ＋拡
散領域６、ｐ＋拡散領域７、ｎ＋拡散領域８、ポリシリ
コン電極９、電極１０および シリコン酸化膜１１を備
えている。そして、ｐ−拡散領域４の不純物濃度はｎ−
エピタキシャル層３より濃く、ｎ−エピタキシャル層３
の不純物濃度はｐ−基板１より濃く形成されている。ま
た、ｐ＋拡散領域５は、基板１に達するように形成さて
いる。以上は、図９と同一または相当の部分を示し、同
様に形成されている。これらに加えて、図１０の半導体
装置は、低耐圧素子領域のｐ−基板１の中にｎ−埋め込
拡散領域１５を備えている。このｎ−埋め込拡散領域１
５は、ｎ＋埋め込拡散領域２より不純物濃度が薄く、ｎ
−エピタキシャル層３への浮き上がりが少ないように形
成されている。
【００７３】また、この半導体装置は、高耐圧分離領域
１６、低耐圧素子領域１７とを備えている。高耐圧分離
領域１６は、その外側に（図１では右側に）続く高圧部
との耐圧分離のための領域として機能するほか、この領
域１６に高耐圧分離用の素子が作り込まれる場合もあ
る。低耐圧素子領域１７には低耐圧素子１８が作り込ま
れる。なおここで、低耐圧素子とはＣＭＯＳおよびＢＩ
Ｐ素子を含み、高耐圧素子とは、リサーフ技術を使用し
た素子をいう。
１６、低耐圧素子領域１７とを備えている。高耐圧分離
領域１６は、その外側に（図１では右側に）続く高圧部
との耐圧分離のための領域として機能するほか、この領
域１６に高耐圧分離用の素子が作り込まれる場合もあ
る。低耐圧素子領域１７には低耐圧素子１８が作り込ま
れる。なおここで、低耐圧素子とはＣＭＯＳおよびＢＩ
Ｐ素子を含み、高耐圧素子とは、リサーフ技術を使用し
た素子をいう。
【００７４】こように、低耐圧素子領域１７の埋め込拡
散層１５を上述のようなｎ−埋め込拡散領域１５とする
ことで、従来の半導体装置で起きたような低耐圧素子で
あるｎｃｈＭＯＳのバンチスルーを防ぐことができる。
また、エピタキシャル層３の厚みはｎ−埋め込拡散領域
１５のｎ−エピタキシャル層３への浮き上がりを考慮せ
ず決定できる。また、高耐圧分離領域１６では、 ｎ−
エピタキシャル層３の沈み込みが小さく、リサーフ効果
のあるエピタキシャル層３の厚みとすることが可能であ
る。
散層１５を上述のようなｎ−埋め込拡散領域１５とする
ことで、従来の半導体装置で起きたような低耐圧素子で
あるｎｃｈＭＯＳのバンチスルーを防ぐことができる。
また、エピタキシャル層３の厚みはｎ−埋め込拡散領域
１５のｎ−エピタキシャル層３への浮き上がりを考慮せ
ず決定できる。また、高耐圧分離領域１６では、 ｎ−
エピタキシャル層３の沈み込みが小さく、リサーフ効果
のあるエピタキシャル層３の厚みとすることが可能であ
る。
【００７５】このような製造方法によれば、 ｎ＋埋め
込拡散領域２のｎ−エピタキシャル層３への浮き上がり
を少なくし、 ｎ−エピタキシャル層３の沈みこみを小
さくし、低耐圧素子領域と高耐圧分離領域の双方を最適
条件にすることができる。また、 ｎ−エピタキシャル
層３の厚みの制御範囲を広くすることができる。従っ
て、低耐圧素子の特性を損なわず、十分な耐圧分離がで
きる高耐圧分離領域をつくることができる。さらに、こ
のような製造方法では、特性の良好な低耐圧素子と高耐
圧分離領域をバイポーラ・トランジスタ（Ｂｉｐ．Ｔ
ｒ．）やバイポーラＣＭＯＳ（Ｂｉｐ．ＣＭＯＳ）の標
準の製造フローで作り込める。
込拡散領域２のｎ−エピタキシャル層３への浮き上がり
を少なくし、 ｎ−エピタキシャル層３の沈みこみを小
さくし、低耐圧素子領域と高耐圧分離領域の双方を最適
条件にすることができる。また、 ｎ−エピタキシャル
層３の厚みの制御範囲を広くすることができる。従っ
て、低耐圧素子の特性を損なわず、十分な耐圧分離がで
きる高耐圧分離領域をつくることができる。さらに、こ
のような製造方法では、特性の良好な低耐圧素子と高耐
圧分離領域をバイポーラ・トランジスタ（Ｂｉｐ．Ｔ
ｒ．）やバイポーラＣＭＯＳ（Ｂｉｐ．ＣＭＯＳ）の標
準の製造フローで作り込める。
【００７６】なお、図１０に示されている低耐圧素子領
域１７に続くさらに外側に（図では左側に）、他の低耐
圧素子領域を設け、ｎｐｎトランジスタ等を作り込む場
合、ｎｐｎトランジスタ等は埋め込拡散領域の抵抗が特
性に影響するものの、一般にエピタキシャル層３の厚み
への余裕はｎｃｈＭＯＳより大きいため、Ｂｉｐ素子領
域は通常のｎ＋埋め込拡散を設け、ＭＯＳ素子領域のみ
をｎ−拡散領域１５とすることもできる。
域１７に続くさらに外側に（図では左側に）、他の低耐
圧素子領域を設け、ｎｐｎトランジスタ等を作り込む場
合、ｎｐｎトランジスタ等は埋め込拡散領域の抵抗が特
性に影響するものの、一般にエピタキシャル層３の厚み
への余裕はｎｃｈＭＯＳより大きいため、Ｂｉｐ素子領
域は通常のｎ＋埋め込拡散を設け、ＭＯＳ素子領域のみ
をｎ−拡散領域１５とすることもできる。
【００７７】なお、図１０において、高耐圧分離領域１
６の埋め込拡散領域を、低耐圧素子領域１７のｎ−埋め
込拡散領域１５と同時に同じ濃度で形成することもでき
る。さらにまた、こうして形成した高耐圧分離領域１６
のｎ−埋め込拡散領域の中に、ｎ＋埋め込拡散領域２を
形成して二重構造にすることもできる。このようにすれ
ば、高耐圧分離領域１６をさらに高耐圧化することがで
きる。
６の埋め込拡散領域を、低耐圧素子領域１７のｎ−埋め
込拡散領域１５と同時に同じ濃度で形成することもでき
る。さらにまた、こうして形成した高耐圧分離領域１６
のｎ−埋め込拡散領域の中に、ｎ＋埋め込拡散領域２を
形成して二重構造にすることもできる。このようにすれ
ば、高耐圧分離領域１６をさらに高耐圧化することがで
きる。
【００７８】実施の形態１２ 図１１は、この発明の実施の形態１２の半導体装置を示
す図である。この実施の形態の半導体装置は、実施の形
態１０と１１とを組み合わせて適用したものである。図
のように、この実施の形態の半導体装置は、ｐ−基板
１、ｎ＋埋め込拡散領域２、ｎ−エピタキシャル層３、
ｐ−拡散領域４、ｐ＋拡散領域５、ｎ＋拡散領域６、ｐ
＋拡散領域７、ｎ＋拡散領域８、ポリシリコン電極９、
電極１０およびシリコン酸化膜１１を備えている。そし
て、ｐ−拡散領域４の不純物濃度はｎ−エピタキシャル
層３より濃く、ｎ−エピタキシャル層３の不純物濃度は
ｐ−基板１より濃く形成されている。また、ｐ＋拡散領
域５は、基板１に達するように形成さている。以上は、
図９と同一または相当の部分を示し、同様に形成されて
いる。これらに加えて、図１１の半導体装置は、 低耐
圧素子領域１７のｎ−エピタキシャル層３の主面にｎ−
拡散領域１４を備えており、さらに低耐圧素子領域１７
のｐ−基板１の中にｎ−埋め込拡散領域１５を備えてい
る。このｎ−拡散領域１５は、ｎ＋埋め込拡散領域２よ
り不純物濃度が薄く、ｎ−エピタキシャル層３への浮き
上がりが少ないように形成されている。
す図である。この実施の形態の半導体装置は、実施の形
態１０と１１とを組み合わせて適用したものである。図
のように、この実施の形態の半導体装置は、ｐ−基板
１、ｎ＋埋め込拡散領域２、ｎ−エピタキシャル層３、
ｐ−拡散領域４、ｐ＋拡散領域５、ｎ＋拡散領域６、ｐ
＋拡散領域７、ｎ＋拡散領域８、ポリシリコン電極９、
電極１０およびシリコン酸化膜１１を備えている。そし
て、ｐ−拡散領域４の不純物濃度はｎ−エピタキシャル
層３より濃く、ｎ−エピタキシャル層３の不純物濃度は
ｐ−基板１より濃く形成されている。また、ｐ＋拡散領
域５は、基板１に達するように形成さている。以上は、
図９と同一または相当の部分を示し、同様に形成されて
いる。これらに加えて、図１１の半導体装置は、 低耐
圧素子領域１７のｎ−エピタキシャル層３の主面にｎ−
拡散領域１４を備えており、さらに低耐圧素子領域１７
のｐ−基板１の中にｎ−埋め込拡散領域１５を備えてい
る。このｎ−拡散領域１５は、ｎ＋埋め込拡散領域２よ
り不純物濃度が薄く、ｎ−エピタキシャル層３への浮き
上がりが少ないように形成されている。
【００７９】また、この半導体装置は、高耐圧分離領域
１６、低耐圧素子領域１７とを備えている。高耐圧分離
領域１６は、その外側に（図１では右側に）続く高圧部
との耐圧分離のための領域として機能するほか、この領
域１６に高耐圧分離用の素子が作り込まれる場合もあ
る。低耐圧素子領域１７には低耐圧素子１８が作り込ま
れる。なおここで、低耐圧素子とはＣＭＯＳおよびＢＩ
Ｐ素子を含み、高耐圧素子とは、リサーフ技術を使用し
た素子をいう。
１６、低耐圧素子領域１７とを備えている。高耐圧分離
領域１６は、その外側に（図１では右側に）続く高圧部
との耐圧分離のための領域として機能するほか、この領
域１６に高耐圧分離用の素子が作り込まれる場合もあ
る。低耐圧素子領域１７には低耐圧素子１８が作り込ま
れる。なおここで、低耐圧素子とはＣＭＯＳおよびＢＩ
Ｐ素子を含み、高耐圧素子とは、リサーフ技術を使用し
た素子をいう。
【００８０】このように、低耐圧素子領域１７のｎ−エ
ピタキシャル層３の中に、ｎ−エピタキシャル層３より
不純物濃度の濃いｎ−拡散領域１４を作ることで、低耐
圧素子領域１７の濃度を濃くし、高耐圧分離領域１６の
ｎ−エピタキシャル層３の濃度を薄くし、それぞれの濃
度を調整できる。このようにすることで、低耐圧素子領
域１７のｎ−エピタキシャル層３を厚くすることができ
る。また、高耐圧分離領域１６はリサーフ効果のあるエ
ピタキシャル層の不純物濃度として、低く設定すること
ができるため、低耐圧素子および高耐圧素子双方の特性
を満たすエピタキシャル層の条件にすることが可能にな
る。
ピタキシャル層３の中に、ｎ−エピタキシャル層３より
不純物濃度の濃いｎ−拡散領域１４を作ることで、低耐
圧素子領域１７の濃度を濃くし、高耐圧分離領域１６の
ｎ−エピタキシャル層３の濃度を薄くし、それぞれの濃
度を調整できる。このようにすることで、低耐圧素子領
域１７のｎ−エピタキシャル層３を厚くすることができ
る。また、高耐圧分離領域１６はリサーフ効果のあるエ
ピタキシャル層の不純物濃度として、低く設定すること
ができるため、低耐圧素子および高耐圧素子双方の特性
を満たすエピタキシャル層の条件にすることが可能にな
る。
【００８１】さらに、ｎ−拡散領域１５は、ｎ＋埋め込
拡散領域２より不純物濃度が薄く、ｎ−エピタキシャル
層３への浮き上がりが少ないように形成されている。こ
のように、低耐圧素子領域１７の埋め込拡散層１５を濃
度の薄いｎ−拡散領域とすることで、従来の半導体装置
で起きたような、例えば低耐圧素子であるｎｃｈＭＯＳ
のバンチスルーを防ぐことができる。また、高耐圧分離
領域１６では、ｎ−エピタキシャル層３の沈み込みが小
さく、リサーフ効果のあるエピタキシャル層３の厚みと
することが可能である。このように、この実施の形態１
２では、実施の形態１０と１１の特徴を同時に有してい
るため、低耐圧素子および高耐圧素子双方の特性を満た
すエピタキシャル成長の条件範囲を広くすることができ
る。
拡散領域２より不純物濃度が薄く、ｎ−エピタキシャル
層３への浮き上がりが少ないように形成されている。こ
のように、低耐圧素子領域１７の埋め込拡散層１５を濃
度の薄いｎ−拡散領域とすることで、従来の半導体装置
で起きたような、例えば低耐圧素子であるｎｃｈＭＯＳ
のバンチスルーを防ぐことができる。また、高耐圧分離
領域１６では、ｎ−エピタキシャル層３の沈み込みが小
さく、リサーフ効果のあるエピタキシャル層３の厚みと
することが可能である。このように、この実施の形態１
２では、実施の形態１０と１１の特徴を同時に有してい
るため、低耐圧素子および高耐圧素子双方の特性を満た
すエピタキシャル成長の条件範囲を広くすることができ
る。
【００８２】このような製造方法によれば、低耐圧素子
領域と高耐圧分離領域でエピタキシャル層３の不純物濃
度に差をつけそれぞれの最適条件にすることができる。
また、ｎ−エピタキシャル層３の厚みの制御範囲を広く
することができる。従って、低耐圧素子の特性を損なわ
ず、十分な耐圧分離ができる高耐圧分離領域をつくるこ
たができる。さらに、このような製造方法では、特性の
良好な低耐圧素子と高耐圧分離領域をバイポーラ・トラ
ンジスタ（Ｂｉｐ．Ｔｒ．）やバイポーラＣＭＯＳ（Ｂ
ｉｐ．ＣＭＯＳ）の標準の製造フローで作り込める。
領域と高耐圧分離領域でエピタキシャル層３の不純物濃
度に差をつけそれぞれの最適条件にすることができる。
また、ｎ−エピタキシャル層３の厚みの制御範囲を広く
することができる。従って、低耐圧素子の特性を損なわ
ず、十分な耐圧分離ができる高耐圧分離領域をつくるこ
たができる。さらに、このような製造方法では、特性の
良好な低耐圧素子と高耐圧分離領域をバイポーラ・トラ
ンジスタ（Ｂｉｐ．Ｔｒ．）やバイポーラＣＭＯＳ（Ｂ
ｉｐ．ＣＭＯＳ）の標準の製造フローで作り込める。
【図１】 この発明の実施の形態１の半導体装置の断面
構造を示す図。
構造を示す図。
【図２】 この発明の実施の形態２の半導体装置の製造
方法を説明するための図。
方法を説明するための図。
【図３】 この発明の実施の形態３の半導体装置の製造
方法を説明するための図。
方法を説明するための図。
【図４】 この発明の実施の形態４の半導体装置の製造
方法を説明するための図。
方法を説明するための図。
【図５】 この発明の実施の形態５の半導体装置の断面
構造を示す図。
構造を示す図。
【図６】 この発明の実施の形態６および７の半導体装
置の製造方法を説明するための図。
置の製造方法を説明するための図。
【図７】 この発明の実施の形態８の半導体装置の製造
方法を説明するための図。
方法を説明するための図。
【図８】 この発明の実施の形態９の半導体装置の製造
方法を説明するための図。
方法を説明するための図。
【図９】 この発明の実施の形態１０の半導体装置の断
面構造を示す図。
面構造を示す図。
【図１０】 この発明の実施の形態１１の半導体装置の
断面構造を示す図。
断面構造を示す図。
【図１１】 この発明の実施の形態１２の半導体装置の
断面構造を示す図。
断面構造を示す図。
【図１２】 従来の半導体装置の断面構造を示す図。
【図１３】 半導体装置のエピタキシャル層の厚みと耐
圧特性の相関を示す図。
圧特性の相関を示す図。
１ 第一導電型の半導体基板（ｐ−半導体基板）、２
第二導電型の埋め込拡散領域（ｎ＋埋め込拡散領域）、
３ 第二導電型のエピタキシャル層（ｎ−エピタキシャ
ル層）、１２ ノンドープト・エピタキシャル層、１３
第一導電型のエピタキシャル層（ｐ−エピタキシャル
層）、１４ 第二導電型の不純物拡散領域（ｎ−不純物
拡散領域）、１５ 第二導電型の他方の埋め込拡散領域
（他方のｎ−埋め込拡散領域）、１６ 高耐圧分離領
域、 １７ 低耐圧素子領域、 １８ 低耐圧素子、１
９ シリコン酸化膜、 ２１ レジスト、２２ ボロン
注入層
第二導電型の埋め込拡散領域（ｎ＋埋め込拡散領域）、
３ 第二導電型のエピタキシャル層（ｎ−エピタキシャ
ル層）、１２ ノンドープト・エピタキシャル層、１３
第一導電型のエピタキシャル層（ｐ−エピタキシャル
層）、１４ 第二導電型の不純物拡散領域（ｎ−不純物
拡散領域）、１５ 第二導電型の他方の埋め込拡散領域
（他方のｎ−埋め込拡散領域）、１６ 高耐圧分離領
域、 １７ 低耐圧素子領域、 １８ 低耐圧素子、１
９ シリコン酸化膜、 ２１ レジスト、２２ ボロン
注入層
Claims (24)
- 【請求項１】 第一導電型の半導体基板と、この半導体
基板の主面の一部に形成された第二導電型の埋込拡散領
域と、前記半導体基板および前記埋め込拡散領域に接し
て形成された第二導電型のエピタキシャル層と、前記半
導体基板に接した前記エピタキシャル層に形成された高
耐圧分離領域と、前記埋め込拡散領域に接した前記エピ
タキシャル層の主面に形成された低耐圧素子とを備え、
前記前記半導体基板に接して形成された前記エピタキシ
ャル層の主面を前記埋め込拡散領域に接して形成された
前記エピタキシャル層の主面より低くしたことを特徴と
する半導体装置。 - 【請求項２】 第一導電型の半導体基板と、この半導体
基板の主面の一部に形成された第二導電型の埋め込拡散
領域と、前記半導体基板および前記埋め込拡散領域に接
して形成され、前記半導体基板に接しその主面に酸化膜
が形成された後除去された第二導電型のエピタキシャル
層と、前記半導体基板に接し前記酸化膜が除去された前
記エピタキシャル層に形成された高耐圧分離領域と、前
記埋め込拡散領域２に接した前記エピタキシャル層の主
面に形成された低耐圧素子とを備えたことを特徴とする
半導体装置。 - 【請求項３】 第一導電型の半導体基板と、この半導体
基板の主面の一部に形成された第二導電型の埋め込拡散
領域と、前記半導体基板および前記埋め込拡散領域に接
して形成され、前記半導体基板に接しその主面が選択的
にエッチングされた第二導電型のエピタキシャル層と、
前記半導体基板に接し選択的にエッチングされた前記エ
ピタキシャル層に形成された高耐圧分離領域と、前記埋
め込拡散領域に接した前記エピタキシャル層の主面に形
成された低耐圧素子とを備えたことを特徴とする半導体
装置。 - 【請求項４】 第一導電型の半導体基板と、この半導体
基板の主面の一部に形成さえた第二導電型の埋め込拡散
領域と、前記半導体基板および前記埋め込拡散領域に接
して形成され、前記半導体基板に接しその主面が選択的
にエッチングされ、さらに酸化膜が形成された後除去さ
れた第二導電型のエピタキシャル層と、前記半導体基板
に接し前記酸化膜が除去された前記エピタキシャル層に
形成された高耐圧分離領域と、前記埋め込拡散領域に接
した前記エピタキシャル層の主面に形成された低耐圧素
子とを備えたことを特徴とする半導体装置。 - 【請求項５】 第一導電型の半導体基板と、この半導体
基板の主面の一部に形成された第二導電型の埋め込拡散
領域と、前記半導体基板および前記埋め込拡散領域に接
して形成された第二導電型のエピタキシャル層と、前記
半導体基板に接した前記エピタキシャル層に形成された
高耐圧分離領域と、前記埋め込拡散領域に接した前記エ
ピタキシャル層の主面に形成された低耐圧素子とを備
え、前記埋め込拡散領域の前記エピタキシャル層への浮
き上りを抑制したことを特徴とする半導体装置。 - 【請求項６】 第一導電型の半導体基板と、この半導体
基板の主面の一部に形成された第二導電型の埋め込拡散
領域と、前記半導体基板および前記埋め込拡散領域に接
して形成されたノンドープト・エピタキシャル層と、前
記ノンドープト・エピタキシャル層に接して形成された
第二導電型のエピタキシャル層と、前記半導体基板に接
した前記ノンドープト・エピタキシャル層に続く前記エ
ピタキシャル層に形成された高耐圧分離領域と、前記埋
め込拡散領域に接した前記ノンドープト・エピタキシャ
ル層に続く前記エピタキシャル層の主面に形成された低
耐圧素子とを備えたことを特徴とする半導体装置。 - 【請求項７】 第一導電型の半導体基板と、この半導体
基板の主面の一部に形成された第二導電型の埋め込拡散
領域と、前記半導体基板および前記埋め込拡散領域に接
して形成された第一導電型のエピタキシャル層と、前記
第一導電型のエピタキシャル層に接して形成された第二
導電型のエピタキシャル層と、前記半導体基板に接した
前記第一導電型のエピタキシャル層に続く前記第二導電
型のエピタキシャル層に形成された高耐圧分離領域と、
前記埋め込拡散領域に接した前記ノンドープト・エピタ
キシャル層に続く前記第二導電型のエピタキシャル層の
主面に形成された低耐圧素子とを備えたことを特徴とす
る半導体装置。 - 【請求項８】 主面に第一導電型の不純物が注入された
第一導電型の半導体基板と、この第一導電型の半導体基
板の主面の一部に形成されその主面に第一導電型の不純
物が注入された第二導電型の埋め込拡散領域と、前記第
一導電型の不純物が注入された前記半導体基板および前
記埋め込拡散領域の主面に形成された第二導電型のエピ
タキシャル層と、前記半導体基板に接した前記エピタキ
シャル層の主面に形成された高耐圧分離領域と、前記埋
め込拡散領域に接した前記エピタキシャル層の主面に形
成された低耐圧素子とを備えたことを特徴とする半導体
装置。 - 【請求項９】 第一導電型の半導体基板と、この第一導
電型の半導体基板の主面の一部に第二導電型の不純物を
注入して形成された第二導電型の埋め込拡散領域と、前
記半導体基板および前記埋め込拡散領域の主面に形成さ
れた第二導電型のエピタキシャル層と、前記半導体基板
に接した前記エピタキシャル層に形成された高耐圧分離
領域と、前記埋め込拡散領域に接した前記エピタキシャ
ル層の主面に形成された低耐圧素子とを備えたことを特
徴とする半導体装置。 - 【請求項１０】 第一導電型半導体基板と、この半導体
基板の主面の一部に形成された第二導電型の埋め込拡散
領域と、前記半導体基板および前記埋め込拡散領域に接
して形成され第二導電型のエピタキシャル層と、前記半
導体基板に接した前記エピタキシャル層に形成された高
耐圧分離領域と、前記埋め込拡散領域に接した前記エピ
タキシャル層の主面に形成された第二導電型の不純物拡
散領域と、前記不純物拡散領域の主面に形成された低耐
圧素子とを備えたことを特徴とする半導体装置。 - 【請求項１１】 第一導型の半導体基板と、この半導体
基板の主面の一部に形成された第二導電型の一方の埋め
込拡散領域と、この半導体基板の主面の一部に形成され
前記一方の埋め込拡散領域より不純物濃度の低い第二導
電型の他方の埋め込拡散領域と、前記半導体基板、前記
一方の埋め込拡散領域および前記他方の埋め込拡散領域
に接して形成された第二導電型のエピタキシャル層と、
前記半導体基板および前記一方の埋め込拡散領域に接し
た前記エピタキシャル層に形成された高耐圧分離領域
と、前記他方の埋め込拡散領域に接した前記エピタキシ
ャル層の主面に形成された低耐圧素子とを備えたことを
特徴とする半導体装置。 - 【請求項１２】 第一導電型の半導体基板と、この半導
体基板の主面の一部に形成された第二導電型の一方の埋
め込拡散領域と、この半導体基板の主面の一部に形成さ
れ前記一方の埋め込拡散領域より不純物濃度の低い第二
導電型の他方の埋め込拡散領域と、前記半導体基板、前
記一方の埋め込拡散領域および前記他方の埋め込拡散領
域に接して形成された第二導電型のエピタキシャル層
と、前記半導体基板および前記一方の埋め込拡散領域に
接した前記エピタキシャル層に形成された高耐圧分離領
域と、前記他方の埋め込拡散領域に接した前記エピタキ
シャル層の主面に形成された第二導電型の不純物拡散領
域と、前記不純物拡散領域の主面に形成された低耐圧素
子とを備えたことを特徴とする半導体装置。 - 【請求項１３】 前記高耐圧分離領域を形成する前記エ
ピタキシャル層の厚み（単位：ｃｍ）とその不純物濃度
（単位：／ｃｍ3）との積が、９．０×１０11（単位：
／ｃｍ2）以下となるようにしたことを特徴とする請求
項１ないし１２に記載の半導体装置。 - 【請求項１４】 第一導電型の半導体基板の主面の一部
に第二導電型の埋め込拡散領域を形成する工程と、前記
半導体基板および前記埋め込拡散領域に接して第二導電
型のエピタキシャル層を形成する工程と、前記半導体基
板に接した前記エピタキシャル層の主面に選択的に酸化
膜を形成した後この酸化膜を除去する工程と、前記半導
体基板に接し前記酸化膜が除去された前記エピタキシャ
ル層に高耐圧分離領域を形成する工程と、前記埋め込拡
散領域に接して形成された前記エピタキシャル層の主面
に低耐圧素子を形成する工程とを備えたことを特徴とす
る半導体装置の製造方法。 - 【請求項１５】 第一導電型の半導体基板の主面の一部
に第二導電型の埋め込拡散領域を形成する工程と、前記
半導体基板および前記埋め込拡散領域に接して第二導電
型のエピタキシャル層を形成する工程と、前記半導体基
板に接した前記エピタキシャル層の主面を選択的にエッ
チングする工程と、前記半導体基板に接し選択的にエッ
チングされた前記エピタキシャル層に高耐圧分離領域を
形成する工程と、前記埋め込拡散領域に接して形成され
た前記エピタキシャル層の主面に低耐圧素子を形成する
工程とを備えた半導体装置の製造方法。 - 【請求項１６】 第一導電型の半導体基板の主面の一部
に第二導電型の埋め込拡散領域を形成する工程と、前記
半導体基板および前記埋め込拡散領域に接して第二導電
型のエピタキシャル層を形成する工程と、前記半導体基
板に接した前記エピタキシャル層の主面を選択的にエッ
チングする工程と、前記半導体基板に接し選択的にエッ
チングされた前記エピタキシャル層の主面に選択的に酸
化膜を形成した後この酸化膜を除去する工程と、前記半
導体基板に接し酸化膜を除去された前記エピタキシャル
層に高耐圧分離領域を形成する工程と、前記埋め込拡散
領域に接して形成された前記エピタキシャル層の主面に
低耐圧素子を形成する工程とを備えたことを特徴とする
半導体装置の製造方法。 - 【請求項１７】 第一導電型の半導体基板の主面の一部
に第二導電型の埋め込拡散領域を形成する工程と、前記
半導体基板および前記埋め込拡散領域に接してノンドー
プト・エピタキシャル層を形成する工程と、前記ノンド
ープト・エピタキシャル層に接して第二導電型のエピタ
キシャル層を形成する工程と、前記半導体基板に接した
前記ノンドープト・エピタキシャル層に続く前記第二導
電型のエピタキシャル層に高耐圧分離領域を形成する工
程と、前記埋め込拡散領域に接した前記ノンドープト・
エピタキシャル層に続く前記第二導電型のエピタキシャ
ル層の主面に低耐圧素子を形成する工程とを備えた半導
体装置の製造方法。 - 【請求項１８】 第一導電型の半導体基板の主面の一部
に第二導電型の埋め込拡散領域を形成する工程と、前記
半導体基板および前記埋め込拡散領域に接して第一導電
型のエピタキシャル層を形成する工程と、前記第一導電
型のエピタキシャル層に接して第二導電型のエピタキシ
ャル層を形成する工程と、前記半導体基板に接した前記
第一導電型のエピタキシャル層に続く前記第二導電型の
エピタキシャル層に高耐圧分離領域を形成する工程と、
前記埋め込拡散領域に接した前記第一導電型のエピタキ
シャル層に続く前記第二導電型のエピタキシャル層の主
面に低耐圧素子を形成する工程とを備えた半導体装置の
製造方法。 - 【請求項１９】 第一導電型の半導体基板の主面の一部
に第二導電型の埋め込拡散領域を形成する工程と、前記
半導体基板および前記埋め込拡散領域の主面に第一導電
型の不純物を注入する工程と、前記第一導電型の不純物
が注入された前記半導体基板および前記埋め込拡散領域
の主面に第二導電型のエピタキシャル層を形成する工程
と、前記半導体基板に接した前記エピタキシャル層に高
耐圧分離領域を形成する工程と、前記埋め込拡散領域に
接した前記エピタキシャル層の主面に低耐圧素子を形成
する工程とを備えた半導体装置の製造方法。 - 【請求項２０】 第一導電型の半導体基板の主面の一部
に第二導電型の不純物を注入して第二導電型の埋め込拡
散領域を形成する工程と、前記半導体基板および前記埋
め込拡散領域の主面に第二導電型のエピタキシャル層を
形成する工程と、前記半導体基板に接した前記エピタキ
シャル層に高耐圧分離領域を形成する工程と、前記埋め
込拡散領域に接した前記エピタキシャル層の主面に低耐
圧素子を形成する工程とを備えたことを特徴とする半導
体装置の製造方法。 - 【請求項２１】 第一導電型の半導体基板の主面の一部
に第二導電型の埋め込拡散領域を形成する工程と、前記
半導体基板および前記埋め込拡散領域に接して第二導電
型のエピタキシャル層を形成する工程と、前記半導体基
板に接した前記エピタキシャル層に高耐圧分離領域を形
成する工程と、前記埋め込拡散領域に続く前記エピタキ
シャル層の主面に第二導電型の不純物拡散領域を形成す
る工程と、前記不純物拡散領域に低耐圧素子を形成する
工程とを備えたことを特徴とする半導体装置の製造方
法。 - 【請求項２２】 第一導電型の半導体基板の主面の一部
に第二導電型の一方の埋め込拡散領域を形成する工程
と、この半導体基板の主面の一部に前記一方の埋め込拡
散領域より不純物濃度の低い第二導電型の他方の埋め込
拡散領域を形成する工程と、前記半導体基板、前記一方
の埋め込拡散領域および前記他方の埋め込拡散領域に接
して第二導電型のエピタキシャル層を形成する工程と、
前記半導体基板および前記一方の埋め込拡散領域に接し
た前記エピタキシャル層に高耐圧分離領域を形成する工
程と、前記埋め込拡散領域に接した前記エピタキシャル
層の主面に低耐圧素子を形成する工程とを備えたことを
特徴とする半導体装置の製造方法。 - 【請求項２３】 第一導電型の半導体基板の主面の一部
に第二導電型の一方の埋め込拡散領域を形成する工程
と、この半導体基板の主面の一部に前記一方の埋め込拡
散領域より不純物濃度の低い第二導電型の他方の埋め込
拡散領域を形成する工程と、前記半導体基板、前記一方
の埋め込拡散領域および前記他方の埋め込拡散領域に接
してた第二導電型のエピタキシャル層を形成する工程
と、前記半導体基板および前記一方の埋め込拡散領域に
接した前記エピタキシャル層に高耐圧分離領域を形成す
る工程と、前記他方の埋め込拡散領域に接した前記エピ
タキシャル層の主面に第二導電型の不純物拡散領域を形
成する工程と、前記不純物拡散領域に低耐圧素子を形成
する工程とを備えたことを特徴とする半導体装置の製造
方法。 - 【請求項２４】 前記高耐圧分離領域を形成する前記エ
ピタキシャル層の厚み（単位：ｃｍ）とその不純物濃度
（単位：／ｃｍ3）との積が、９．０×１０11（単位：
／ｃｍ2）以下となるようにしたことを特徴とする請求
項１４ないし２３に記載の半導体装置の製造方法。
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