JP2594296B2 - 絶縁ゲート電界効果トランジスタ - Google Patents
絶縁ゲート電界効果トランジスタInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高入力インピーダンス，高速スイッチング特
性を有し、かつ大電力化が可能なパワースイッチング半
導体装置に関する。
性を有し、かつ大電力化が可能なパワースイッチング半
導体装置に関する。
この種のパワースイッチング半導体装置として従来バ
イポーラトランジスタや絶縁ゲート形トランジスタが知
られている。第６図，第７図にこれらの構造を素子断面
図で示す。
イポーラトランジスタや絶縁ゲート形トランジスタが知
られている。第６図，第７図にこれらの構造を素子断面
図で示す。
第６図のバイポーラ形トランジスタにおいて１はベー
ス電極,2はベース領域（Ｐ）,3はエミッタ電極,4はエミ
ッタ領域（Ｎ）,5はコレクタ領域（N-）,6はコレクタ領
域５より高不純物濃度のコレクタ領域（N+）,7はコレク
タ電極を表す。このような構造をもつバイポーラ形トラ
ンジスタは、エミッタ領域４からの少数キャリアの注入
をベース電流により励起し、大半の少数キャリアをベー
ス領域２を通過してコレクタに集めるという電流制御方
式のため、入力インピーダンスが低く、高速スイッチン
グ動作が困難であり、また二次降伏現象により素子の動
作範囲が制限される。
ス電極,2はベース領域（Ｐ）,3はエミッタ電極,4はエミ
ッタ領域（Ｎ）,5はコレクタ領域（N-）,6はコレクタ領
域５より高不純物濃度のコレクタ領域（N+）,7はコレク
タ電極を表す。このような構造をもつバイポーラ形トラ
ンジスタは、エミッタ領域４からの少数キャリアの注入
をベース電流により励起し、大半の少数キャリアをベー
ス領域２を通過してコレクタに集めるという電流制御方
式のため、入力インピーダンスが低く、高速スイッチン
グ動作が困難であり、また二次降伏現象により素子の動
作範囲が制限される。
第７図の絶縁ゲート形トランジスタでは、ゲート電極
8,ゲート酸化膜9,ソース電極10,ソース領域（N+）11,チ
ャンネル領域（Ｐ）12,低不純物濃度のドレイン領域（N
-）13,高不純物濃度のドレイン領域（N+）14およびドレ
イン電極15から構成され、この絶縁ゲート形トランジス
タは電圧駆動形スイッチング素子であって、高入力イン
ピーダンス，高速スイッチング特性を有するパワースイ
ッチング素子として有望なものである。ところが、絶縁
ゲート形トランジスタはチャンネル誘起により、ソース
−ドレイン間を多数キャリアが流れるユニポール形のた
め低抵抗化し難く大電力用には適していない。これに対
して以上の素子を改良した伝導度変調形の絶縁ゲート形
トランジスタがあり、その素子構造を第８図に示す。第
８図において、16はゲート電極,17はゲート酸化膜,18は
ソース電極,19はソース領域（N+）,20はチャンネル形成
領域（Ｐ）,21は伝導度変調領域（N-）,22はドレイン領
域（P+）,23はドレイン電極である。第８図が第７図と
異なる所は、ドレイン領域からの少数キャリアの注入が
起こるように第８図では第７図のドレイン領域14とは逆
導電形のドレイン領域22（P+）を設けたことにあり、従
来の絶縁ゲート形トランジスタ動作に加えて領域21
（N-）に伝導度変調を起こさせ、電流密度を大きくし、
低抵抗化，大電力化を可能にしたものである。しかし、
この素子はＮ−Ｐ−Ｎ−Ｐ構造をもつため、サイリスタ
動作を起こしやすく、ラッチアップ現象の発生を抑制す
る必要があることから、その改良形も開発されている。
8,ゲート酸化膜9,ソース電極10,ソース領域（N+）11,チ
ャンネル領域（Ｐ）12,低不純物濃度のドレイン領域（N
-）13,高不純物濃度のドレイン領域（N+）14およびドレ
イン電極15から構成され、この絶縁ゲート形トランジス
タは電圧駆動形スイッチング素子であって、高入力イン
ピーダンス，高速スイッチング特性を有するパワースイ
ッチング素子として有望なものである。ところが、絶縁
ゲート形トランジスタはチャンネル誘起により、ソース
−ドレイン間を多数キャリアが流れるユニポール形のた
め低抵抗化し難く大電力用には適していない。これに対
して以上の素子を改良した伝導度変調形の絶縁ゲート形
トランジスタがあり、その素子構造を第８図に示す。第
８図において、16はゲート電極,17はゲート酸化膜,18は
ソース電極,19はソース領域（N+）,20はチャンネル形成
領域（Ｐ）,21は伝導度変調領域（N-）,22はドレイン領
域（P+）,23はドレイン電極である。第８図が第７図と
異なる所は、ドレイン領域からの少数キャリアの注入が
起こるように第８図では第７図のドレイン領域14とは逆
導電形のドレイン領域22（P+）を設けたことにあり、従
来の絶縁ゲート形トランジスタ動作に加えて領域21
（N-）に伝導度変調を起こさせ、電流密度を大きくし、
低抵抗化，大電力化を可能にしたものである。しかし、
この素子はＮ−Ｐ−Ｎ−Ｐ構造をもつため、サイリスタ
動作を起こしやすく、ラッチアップ現象の発生を抑制す
る必要があることから、その改良形も開発されている。
第９図は第８図の構造の改良形であり、ゲート電極2
4,ゲート酸化膜25,ソース電極26,ソース領域（N+）27,
チャンネル形成領域（Ｐ）28,低抵抗領域（P+）29,伝導
度変調領域（N-）30,ドレイン領域（P+）31およびドレ
イン電極32により構成されている。その改良点はチャン
ネル形成領域28の下部にチャンネル形成領域28と同じ導
電形の低抵抗領域29（P+）を設けることにより、チャン
ネル部近傍を通りソース領域27（N+）へ至る少数キャリ
アの注入をできる限り緩和し、ソース−ドレイン間のホ
ール電流による電圧降下を低減してラッチアップの発生
を防止しようとしたことにある。またこの種の改良形に
はチャンネル形成領域の内部に低抵抗領域を設ける別の
構造も提案されている。
4,ゲート酸化膜25,ソース電極26,ソース領域（N+）27,
チャンネル形成領域（Ｐ）28,低抵抗領域（P+）29,伝導
度変調領域（N-）30,ドレイン領域（P+）31およびドレ
イン電極32により構成されている。その改良点はチャン
ネル形成領域28の下部にチャンネル形成領域28と同じ導
電形の低抵抗領域29（P+）を設けることにより、チャン
ネル部近傍を通りソース領域27（N+）へ至る少数キャリ
アの注入をできる限り緩和し、ソース−ドレイン間のホ
ール電流による電圧降下を低減してラッチアップの発生
を防止しようとしたことにある。またこの種の改良形に
はチャンネル形成領域の内部に低抵抗領域を設ける別の
構造も提案されている。
なお以上Ｎチャンネル素子の場合を説明してきたが、
Ｎ形半導体層とＰ形半導体とをすべて反転したＰチャン
ネル素子に関しても同様である。
Ｎ形半導体層とＰ形半導体とをすべて反転したＰチャン
ネル素子に関しても同様である。
しかしながら、第９図に示した改良形素子も現状では
なお十分にラッチアップ対策がなされているとは言い難
い。第10図は第９図の一部を拡大して示した模式図であ
り、矢印で電子と正孔の流れを表す。第10図において実
線の矢印はソース領域27（N+）からチャンネル形成領域
28（Ｐ）の表面反転層を通り伝導度変調領域30（N-）に
至る電子の流れ、点線の矢印は正孔の流れを示してい
る。RP1はこの正孔が流れる領域の抵抗を表するもので
あり、正孔電流Ihによる電圧降下IhRP1が大きく、ソー
ス領域27（N+）とチャンネル形成領域28（Ｐ）との接合
のビルトイン電圧に近づくとソース領域27（N+）からチ
ャンネル形成領域28（Ｐ）に電子が注入され、第９図に
示したドレイン領域31（P+），伝導度変調領域30
（N-），チャンネル形成領域28（Ｐ）およびソース領域
27（N+）で構成される寄生サイリスタがラッチアップす
る。したがって低抵抗領域29（P+）を設けることによ
り、チャンネル形成領域28（Ｐ）を通る正孔をできるだ
け少なく正孔電流Ihによる電圧降下を小さくして、ラッ
チアップの発生する電流を増加させるようにしたのが第
９図に示した構造であるが、実際上はチャンネル形成領
域28（Ｐ）の下部に低抵抗領域29（P+）を設けるとき、
この構造では製造工程上、チャンネル部をつぶすことな
くチャンネル形成領域28のうち、ソース領域27（N+）か
ら伝導度変調領域30（N-）へ至る多数キャリアの電流経
路部以外を低抵抗領域29（P+）で完全に取り囲むように
するのは困難であって、正孔は直接チャンネル形成領域
28を通るものが多い。さらにチャンネル部に影響を及ぼ
すことなく、低抵抗領域29の低抵抗化を図ることは不可
能なこと、したがってソース−ドレイン間の少数キャリ
ア電流による電圧降下を低減することには限界がある。
そのほか第９図に示した構造ではチャンネル長を制御す
るために、チャンネル形成領域28（Ｐ）とソース領域27
（N+）の形成がゲート電極24をマスクとした二重拡散で
行われ、これら各領域を形成するのに使用される不純物
材料および拡散条件が制限されるので、チャンネル長の
制御が困難であるという問題もある。
なお十分にラッチアップ対策がなされているとは言い難
い。第10図は第９図の一部を拡大して示した模式図であ
り、矢印で電子と正孔の流れを表す。第10図において実
線の矢印はソース領域27（N+）からチャンネル形成領域
28（Ｐ）の表面反転層を通り伝導度変調領域30（N-）に
至る電子の流れ、点線の矢印は正孔の流れを示してい
る。RP1はこの正孔が流れる領域の抵抗を表するもので
あり、正孔電流Ihによる電圧降下IhRP1が大きく、ソー
ス領域27（N+）とチャンネル形成領域28（Ｐ）との接合
のビルトイン電圧に近づくとソース領域27（N+）からチ
ャンネル形成領域28（Ｐ）に電子が注入され、第９図に
示したドレイン領域31（P+），伝導度変調領域30
（N-），チャンネル形成領域28（Ｐ）およびソース領域
27（N+）で構成される寄生サイリスタがラッチアップす
る。したがって低抵抗領域29（P+）を設けることによ
り、チャンネル形成領域28（Ｐ）を通る正孔をできるだ
け少なく正孔電流Ihによる電圧降下を小さくして、ラッ
チアップの発生する電流を増加させるようにしたのが第
９図に示した構造であるが、実際上はチャンネル形成領
域28（Ｐ）の下部に低抵抗領域29（P+）を設けるとき、
この構造では製造工程上、チャンネル部をつぶすことな
くチャンネル形成領域28のうち、ソース領域27（N+）か
ら伝導度変調領域30（N-）へ至る多数キャリアの電流経
路部以外を低抵抗領域29（P+）で完全に取り囲むように
するのは困難であって、正孔は直接チャンネル形成領域
28を通るものが多い。さらにチャンネル部に影響を及ぼ
すことなく、低抵抗領域29の低抵抗化を図ることは不可
能なこと、したがってソース−ドレイン間の少数キャリ
ア電流による電圧降下を低減することには限界がある。
そのほか第９図に示した構造ではチャンネル長を制御す
るために、チャンネル形成領域28（Ｐ）とソース領域27
（N+）の形成がゲート電極24をマスクとした二重拡散で
行われ、これら各領域を形成するのに使用される不純物
材料および拡散条件が制限されるので、チャンネル長の
制御が困難であるという問題もある。
本発明は上述の点に鑑みてなされたものであり、その
目的は高入力インピーダンス，高速スイッチング特性を
有する絶縁ゲート形トランジスタの特徴を最大限に利用
するとともに、その欠点である低電流密度に対しては伝
導度変調を生ずるような構造をもち、しかも伝導度変調
形の絶縁ゲートトランジスタに備わるサイリスタ動作に
基づくラッチアップの発生を防止し、製造工程上の不都
合を伴うことなく、高入力インピーダンス，大電力化を
満足することができる新規な絶縁ゲート電界効果トラン
ジスタを提供することにある。
目的は高入力インピーダンス，高速スイッチング特性を
有する絶縁ゲート形トランジスタの特徴を最大限に利用
するとともに、その欠点である低電流密度に対しては伝
導度変調を生ずるような構造をもち、しかも伝導度変調
形の絶縁ゲートトランジスタに備わるサイリスタ動作に
基づくラッチアップの発生を防止し、製造工程上の不都
合を伴うことなく、高入力インピーダンス，大電力化を
満足することができる新規な絶縁ゲート電界効果トラン
ジスタを提供することにある。
一導電形を有するドレイン領域，他導電形の伝導度変
調領域，一導電形のチャンネル形成領域，他導電形のソ
ース領域をこの順に備えかつ前記チャンネル形成領域の
うちチャンネルとなる部分以外を低抵抗にする一導電形
の低抵抗領域を備え、ソース領域側表面から前記伝導度
変調領域に達するように形成された複数のＵ字状の溝
が、溝内面を覆うゲート絶縁膜を介して形成されるゲー
ト電極を備えるゲート用溝部と前記一導電形の低抵抗領
域形成用の開口およびソース電極部となるソース用溝部
とからなり、前記チャンネル形成領域の前記ゲート用溝
部の側面がチャンネルとなり、前記一導電形の低抵抗領
域は前記ソース用溝部の開口からの不純物拡散により前
記チャンネル形成領域のうちチャンネルとなる部分以外
を低抵抗にするよう形成され、これらのゲート用溝部と
ソース用溝部とが互いに隣接して前記ソース側表面に配
置されてなるものとする。
調領域，一導電形のチャンネル形成領域，他導電形のソ
ース領域をこの順に備えかつ前記チャンネル形成領域の
うちチャンネルとなる部分以外を低抵抗にする一導電形
の低抵抗領域を備え、ソース領域側表面から前記伝導度
変調領域に達するように形成された複数のＵ字状の溝
が、溝内面を覆うゲート絶縁膜を介して形成されるゲー
ト電極を備えるゲート用溝部と前記一導電形の低抵抗領
域形成用の開口およびソース電極部となるソース用溝部
とからなり、前記チャンネル形成領域の前記ゲート用溝
部の側面がチャンネルとなり、前記一導電形の低抵抗領
域は前記ソース用溝部の開口からの不純物拡散により前
記チャンネル形成領域のうちチャンネルとなる部分以外
を低抵抗にするよう形成され、これらのゲート用溝部と
ソース用溝部とが互いに隣接して前記ソース側表面に配
置されてなるものとする。
本発明の絶縁ゲート電界効果トランジスタは以上のご
とく構成したことにより、オン状態ではゲート電極40に
しきい値以上の電圧を印加して、ゲート絶縁膜39とチャ
ンネル形成領域37との界面にチャンネル部を形成し、ソ
ース領域38からの多数キャリアの注入とドレイン領域33
からの少数キャリアの注入が伝導度変調領域35に同時に
起こり、伝導度変調領域35を流れる電流密度を高める作
用をもたらし、さらにチャンネル部以外のチャンネル形
成領域37の全域にわたって低抵抗領域36を設けてあるた
めに、ドレイン領域33から注入された少数キャリア電流
による電圧降下を低減させ、サイリスタ構造を有してい
るにも拘らず、NPNトランジスタの動作を事実上防止
し、ラッチアップを起こりにくくするとともに低抵抗領
域36を少数キャリアの吸い込み口として少数キャリアの
消滅を図り、本トランジスタが高速スイッチング特性を
もち大電力化を可能にしたものである。
とく構成したことにより、オン状態ではゲート電極40に
しきい値以上の電圧を印加して、ゲート絶縁膜39とチャ
ンネル形成領域37との界面にチャンネル部を形成し、ソ
ース領域38からの多数キャリアの注入とドレイン領域33
からの少数キャリアの注入が伝導度変調領域35に同時に
起こり、伝導度変調領域35を流れる電流密度を高める作
用をもたらし、さらにチャンネル部以外のチャンネル形
成領域37の全域にわたって低抵抗領域36を設けてあるた
めに、ドレイン領域33から注入された少数キャリア電流
による電圧降下を低減させ、サイリスタ構造を有してい
るにも拘らず、NPNトランジスタの動作を事実上防止
し、ラッチアップを起こりにくくするとともに低抵抗領
域36を少数キャリアの吸い込み口として少数キャリアの
消滅を図り、本トランジスタが高速スイッチング特性を
もち大電力化を可能にしたものである。
とくに最大の課題である寄生サイリスタに起因するラ
ッチアップの発生防止に対しては第１図の一部を拡大し
て示した第２図の模式図を参照して前述の従来素子の第
10図との対比で本発明の作用を述べる。
ッチアップの発生防止に対しては第１図の一部を拡大し
て示した第２図の模式図を参照して前述の従来素子の第
10図との対比で本発明の作用を述べる。
第２図ではゲート電極40を伝導度変調領域35に達する
まで埋め込み、その側面でゲート絶縁膜39に沿ってチャ
ンネル形成領域37にチャンネル部が形成される構成とし
てあり、チャンネル部すなわち実線の矢印で示した電子
電流経路を除くチャンネル形成領域37を低抵抗領域36で
埋めてしまうことができる。したがって点線の矢印で示
した正孔電流は第２図では大部分が低抵抗領域36を通
り、その抵抗RP2は第10図のRP1に比べてRP1≫RP2であ
り、正孔電流Ihによる電圧降下はIhRP1≫IhRP2となるか
ら本発明の場合電圧降下を極端に小さくすることができ
る。ラッチアップが生じない条件は前述のようにPN接合
のビルトイン電圧≫IhRP1(i=1,2)であるからRP1を非常
に小さくすることができる本発明の構造は基本的にラッ
チアップを生ずることがないのである。
まで埋め込み、その側面でゲート絶縁膜39に沿ってチャ
ンネル形成領域37にチャンネル部が形成される構成とし
てあり、チャンネル部すなわち実線の矢印で示した電子
電流経路を除くチャンネル形成領域37を低抵抗領域36で
埋めてしまうことができる。したがって点線の矢印で示
した正孔電流は第２図では大部分が低抵抗領域36を通
り、その抵抗RP2は第10図のRP1に比べてRP1≫RP2であ
り、正孔電流Ihによる電圧降下はIhRP1≫IhRP2となるか
ら本発明の場合電圧降下を極端に小さくすることができ
る。ラッチアップが生じない条件は前述のようにPN接合
のビルトイン電圧≫IhRP1(i=1,2)であるからRP1を非常
に小さくすることができる本発明の構造は基本的にラッ
チアップを生ずることがないのである。
本発明は第１図に示した構成と上記の作用をもつ絶縁
ゲート電界効果トランジスタであり、以下のごとく製造
される。
ゲート電界効果トランジスタであり、以下のごとく製造
される。
まずP+基板33の上にN+層34,N-層35,P層37,N+層38を順
次積層した後、N+層38からN-層35まで至る複数のＵ字状
の溝を設け、チャンネルを形成する部分の溝側面にゲー
ト酸化膜39を付し、溝内にポリシリコン電極40を埋め、
別に設けた溝部から不純物拡散を行い、チャンネル形成
部分のできるだけ近傍まで達するP+層36を形成すること
により、チャンネル形成部分以外のＰ層37はすべて低抵
抗となるP+層36としたものである。
次積層した後、N+層38からN-層35まで至る複数のＵ字状
の溝を設け、チャンネルを形成する部分の溝側面にゲー
ト酸化膜39を付し、溝内にポリシリコン電極40を埋め、
別に設けた溝部から不純物拡散を行い、チャンネル形成
部分のできるだけ近傍まで達するP+層36を形成すること
により、チャンネル形成部分以外のＰ層37はすべて低抵
抗となるP+層36としたものである。
これらの主な製造工程を以下第３図，第４図，第５図
を用いて順を追って説明する。第１図と同じ部分は第３
図，第４図，第５図でも同一符号で表してある。P+基板
のシリコンウエハ33の上にN+層34,N-層35をこの順に積
層する。この工程ではエピタキシアル成長法と拡散法の
いずれを用いてもよい（第３図Ａ）。次にN-層35の表面
に酸化膜43（SiO2）を形成し（第３図Ｂ）、活性領域以
外の酸化膜43を通常のフォトエッチング工程により除去
する。ここでは活性領域のみ図示してある（第３図
Ｃ）。その後活性領域にイオン注入などによりボロン
（Ｂ）を打ち込み（第３図Ｄ）、所望の深さに拡散して
チャンネル形成層37を形成する（第３図Ｅ）。続いてソ
ース層を形成するため例えば砒素（As）をイオン注入し
（第４図Ｆ）、N+層38を形成した後、CVD法により酸化
膜44（SiO2）を厚くつける（第４図Ｇ）。次にこの酸化
膜44およびレジストをマスクとしてN-層35に至る溝45,4
5a,45bをエッチングして形成する（第４図Ｈ）。溝エッ
チ後の表面処理を施した後ゲート酸化膜（SiO2）39を形
成する（第４図Ｉ）。次いでこのウエハ表面全体にポリ
シリコンを形成し表面を平坦となし、各溝45,45a,45b内
にポリシリコン層40を埋め込む（第４図Ｊ）。次にチャ
ンネルを形成する部分に対応する溝部45に埋め込んだポ
リシリコン層40をレジスト46で覆い他の溝部45a,45bに
埋め込まれたポリシリコン層を除去する。このときのレ
ジストマスク46はポリシリコン層40を覆うことができる
だけで十分であり、その他の部分は第４図Ｇの工程で形
成されたCVDSiO2膜44がマスクとして残っているので本
工程におけるマスクアラインメントの精度は重視しなく
てもよい（第５図Ｋ）。続いてウエハ表面から高濃度の
ボロンを注入し、不純物拡散を行うと、レジスト46およ
び酸化膜39でマスクされた部分の溝部45a,45bからボロ
ンが注入されてその結果低抵抗の拡散層36が形成され
る。このとき最適拡散条件を選ぶことにより低抵抗拡散
層36をチャンネルの形成される部分まで極力近づけるこ
とができ、しかも本工程における拡散は溝形成に用いた
マスクに対して自己整合形となっている（第５図Ｌ）。
その後CVD酸化膜（SiO2）47を形成し（第５図Ｍ）、通
常のフォトエッチングを経てコンタクトホールを形成し
た後、例えばAl−Siの配線41と裏面電極42を蒸着するこ
とにより、この工程図では図示を省略した第１図の構造
をもつ本発明の絶縁ゲート電界効果トランジスタが得ら
れる。
を用いて順を追って説明する。第１図と同じ部分は第３
図，第４図，第５図でも同一符号で表してある。P+基板
のシリコンウエハ33の上にN+層34,N-層35をこの順に積
層する。この工程ではエピタキシアル成長法と拡散法の
いずれを用いてもよい（第３図Ａ）。次にN-層35の表面
に酸化膜43（SiO2）を形成し（第３図Ｂ）、活性領域以
外の酸化膜43を通常のフォトエッチング工程により除去
する。ここでは活性領域のみ図示してある（第３図
Ｃ）。その後活性領域にイオン注入などによりボロン
（Ｂ）を打ち込み（第３図Ｄ）、所望の深さに拡散して
チャンネル形成層37を形成する（第３図Ｅ）。続いてソ
ース層を形成するため例えば砒素（As）をイオン注入し
（第４図Ｆ）、N+層38を形成した後、CVD法により酸化
膜44（SiO2）を厚くつける（第４図Ｇ）。次にこの酸化
膜44およびレジストをマスクとしてN-層35に至る溝45,4
5a,45bをエッチングして形成する（第４図Ｈ）。溝エッ
チ後の表面処理を施した後ゲート酸化膜（SiO2）39を形
成する（第４図Ｉ）。次いでこのウエハ表面全体にポリ
シリコンを形成し表面を平坦となし、各溝45,45a,45b内
にポリシリコン層40を埋め込む（第４図Ｊ）。次にチャ
ンネルを形成する部分に対応する溝部45に埋め込んだポ
リシリコン層40をレジスト46で覆い他の溝部45a,45bに
埋め込まれたポリシリコン層を除去する。このときのレ
ジストマスク46はポリシリコン層40を覆うことができる
だけで十分であり、その他の部分は第４図Ｇの工程で形
成されたCVDSiO2膜44がマスクとして残っているので本
工程におけるマスクアラインメントの精度は重視しなく
てもよい（第５図Ｋ）。続いてウエハ表面から高濃度の
ボロンを注入し、不純物拡散を行うと、レジスト46およ
び酸化膜39でマスクされた部分の溝部45a,45bからボロ
ンが注入されてその結果低抵抗の拡散層36が形成され
る。このとき最適拡散条件を選ぶことにより低抵抗拡散
層36をチャンネルの形成される部分まで極力近づけるこ
とができ、しかも本工程における拡散は溝形成に用いた
マスクに対して自己整合形となっている（第５図Ｌ）。
その後CVD酸化膜（SiO2）47を形成し（第５図Ｍ）、通
常のフォトエッチングを経てコンタクトホールを形成し
た後、例えばAl−Siの配線41と裏面電極42を蒸着するこ
とにより、この工程図では図示を省略した第１図の構造
をもつ本発明の絶縁ゲート電界効果トランジスタが得ら
れる。
以上本発明の素子構造とその製造方法で述べたように
本発明ではシリコン基板の主表面から伝導度変調領域ま
で達する溝を掘ってこの溝にゲート電極を埋め、溝内の
側面に形成されるチャンネル部の近傍まで両隣の溝から
低抵抗層を拡散して形成することが実現されるために、
この低抵抗層が有効に働き、前述したような少数キャリ
アの挙動により、ラッチアップ現象を生ずることのない
伝導度変調形絶縁ゲートトランジスタを得たものであ
る。
本発明ではシリコン基板の主表面から伝導度変調領域ま
で達する溝を掘ってこの溝にゲート電極を埋め、溝内の
側面に形成されるチャンネル部の近傍まで両隣の溝から
低抵抗層を拡散して形成することが実現されるために、
この低抵抗層が有効に働き、前述したような少数キャリ
アの挙動により、ラッチアップ現象を生ずることのない
伝導度変調形絶縁ゲートトランジスタを得たものであ
る。
なおこれまですべてＮチャンネル形について述べてき
たが、導電形を逆にしたＰチャンネル構造のものにも本
発明が適用できることは勿論である。
たが、導電形を逆にしたＰチャンネル構造のものにも本
発明が適用できることは勿論である。
伝導度変調形のMOS−FETは従来はチャンネル形成領域
のチャンネル部分に影響を及ぼすことなくソース領域か
らドレイン領域への多数キャリアの電流経路を低抵抗領
域で完全に取り囲み、ソース領域に至る少数キャリアの
注入を緩和し、少数キャリア電流による電圧降下を低減
してラッチアップの発生を防止するように構成すること
が製造上不可能であったのに対して、本発明では実施例
で述べたようにシリコンウエハの主表面にＵ字状の溝を
堀り、この溝内側面にゲート酸化膜およびゲート電極を
設け、MOS構造をシリコンウエハの厚さ方向に形成した
構造としたため、低抵抗領域を形成するための拡散端は
表面から掘った別のＵ字状の溝を利用して自己整合が可
能となり、チャンネル部近傍まで低抵抗の拡散形成が容
易に行われ、チャンネル部以外の部分がチャンネル形成
領域と同じ導電形を有するベース領域を備えることがで
きるので、少数キャリアの大部分がこの低抵抗領域を流
れることになり、寄生サイリスタによるラッチアップの
発生を防ぐことができる。しかも製造工程上もチャンネ
ル形成領域はマスクを用いることなくウエハ全面拡散で
得られ、低抵抗領域は溝を利用した拡散自己整合形を採
用し、チャンネル長は拡散条件だけで任意に決定される
など従来に比べてフォトプロセス工程が短縮されるとい
う利点をもっている。その結果本発明により、ラッチア
ップの発生を防止し、製造効率が高く、高入力インピー
ダンス，高速スイッチング特性を有し、大電力用として
用いるのに適した絶縁ゲート電界効果トランジスタを得
ることができたものである。
のチャンネル部分に影響を及ぼすことなくソース領域か
らドレイン領域への多数キャリアの電流経路を低抵抗領
域で完全に取り囲み、ソース領域に至る少数キャリアの
注入を緩和し、少数キャリア電流による電圧降下を低減
してラッチアップの発生を防止するように構成すること
が製造上不可能であったのに対して、本発明では実施例
で述べたようにシリコンウエハの主表面にＵ字状の溝を
堀り、この溝内側面にゲート酸化膜およびゲート電極を
設け、MOS構造をシリコンウエハの厚さ方向に形成した
構造としたため、低抵抗領域を形成するための拡散端は
表面から掘った別のＵ字状の溝を利用して自己整合が可
能となり、チャンネル部近傍まで低抵抗の拡散形成が容
易に行われ、チャンネル部以外の部分がチャンネル形成
領域と同じ導電形を有するベース領域を備えることがで
きるので、少数キャリアの大部分がこの低抵抗領域を流
れることになり、寄生サイリスタによるラッチアップの
発生を防ぐことができる。しかも製造工程上もチャンネ
ル形成領域はマスクを用いることなくウエハ全面拡散で
得られ、低抵抗領域は溝を利用した拡散自己整合形を採
用し、チャンネル長は拡散条件だけで任意に決定される
など従来に比べてフォトプロセス工程が短縮されるとい
う利点をもっている。その結果本発明により、ラッチア
ップの発生を防止し、製造効率が高く、高入力インピー
ダンス，高速スイッチング特性を有し、大電力用として
用いるのに適した絶縁ゲート電界効果トランジスタを得
ることができたものである。
第１図は本発明の絶縁ゲート電界効果トランジスタの構
成断面図、第２図はキャリアの流れを説明するための第
１図の一部を拡大して示した模式図、第３図，第４図，
第５図は本発明の絶縁ゲート電界効果トランジスタの主
な製造工程図、第６図は従来のバイポーラ形トランジス
タの構成断面図、第７図は同じく絶縁ゲート形トランジ
スタの構成断面図、第８図は同じく伝導度変調形の絶縁
ゲート形トランジスタの構成断面図、第９図は第８図の
改良形の構成断面図、第10図はキャリアの流れを説明す
るために第９図の一部を拡大して示した模式図である。 8,16,24,40……ゲート電極、9,17,25,39……ゲート酸化
膜、10,18,26……ソース電極、11,19,27,38……ソース
領域（N+）、20,28,37……チャンネル形成領域（Ｐ）、
13……ドレイン領域（N-）、14……ドレイン領域
（N+）、22,31,33……ドレイン領域（P+）、21,30,35…
…伝導度変調領域（N-）、29,36……低抵抗領域
（P+）、34……バッファ層（N+）、41……Al−Si配線、
42……裏面電極、43,44,47……酸化膜（SiO2）、45,45
a,45b……溝、46……レジスト。
成断面図、第２図はキャリアの流れを説明するための第
１図の一部を拡大して示した模式図、第３図，第４図，
第５図は本発明の絶縁ゲート電界効果トランジスタの主
な製造工程図、第６図は従来のバイポーラ形トランジス
タの構成断面図、第７図は同じく絶縁ゲート形トランジ
スタの構成断面図、第８図は同じく伝導度変調形の絶縁
ゲート形トランジスタの構成断面図、第９図は第８図の
改良形の構成断面図、第10図はキャリアの流れを説明す
るために第９図の一部を拡大して示した模式図である。 8,16,24,40……ゲート電極、9,17,25,39……ゲート酸化
膜、10,18,26……ソース電極、11,19,27,38……ソース
領域（N+）、20,28,37……チャンネル形成領域（Ｐ）、
13……ドレイン領域（N-）、14……ドレイン領域
（N+）、22,31,33……ドレイン領域（P+）、21,30,35…
…伝導度変調領域（N-）、29,36……低抵抗領域
（P+）、34……バッファ層（N+）、41……Al−Si配線、
42……裏面電極、43,44,47……酸化膜（SiO2）、45,45
a,45b……溝、46……レジスト。
Claims (1)
- 【請求項１】一導電形を有するドレイン領域，他導電形
の伝導度変調領域，一導電形のチャンネル形成領域，他
導電形のソース領域をこの順に備えかつ前記チャンネル
形成領域のうちチャンネルとなる部分以外を低抵抗にす
る一導電形の低抵抗領域を備え、ソース領域側表面から
前記伝導度変調領域に達するように形成された複数のＵ
字状の溝が、溝内面を覆うゲート絶縁膜を介して形成さ
れるゲート電極を備えるゲート用溝部と前記一導電形の
低抵抗領域形成用の開口およびソース電極部となるソー
ス用溝部とからなり、前記チャンネル形成領域の前記ゲ
ート用溝部の側面がチャンネル部となり、前記一導電形
の低抵抗領域は前記ソース用溝部の開口からの不純物拡
散により前記チャンネル形成領域のうちチャンネルとな
る部分以外を低抵抗にするよう形成され、これらのゲー
ト用溝部とソース用溝部とが互いに隣接して前記ソース
側表面に配置されてなることを特徴とする絶縁ゲート電
界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62302837A JP2594296B2 (ja) | 1987-11-30 | 1987-11-30 | 絶縁ゲート電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62302837A JP2594296B2 (ja) | 1987-11-30 | 1987-11-30 | 絶縁ゲート電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01144683A JPH01144683A (ja) | 1989-06-06 |
| JP2594296B2 true JP2594296B2 (ja) | 1997-03-26 |
Family
ID=17913694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62302837A Expired - Lifetime JP2594296B2 (ja) | 1987-11-30 | 1987-11-30 | 絶縁ゲート電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2594296B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2984478B2 (ja) * | 1992-08-15 | 1999-11-29 | 株式会社東芝 | 伝導度変調型半導体装置及びその製造方法 |
| JPWO2004036655A1 (ja) * | 2002-10-18 | 2006-03-16 | 独立行政法人産業技術総合研究所 | 炭化ケイ素半導体装置及びその製造方法 |
| JP7056031B2 (ja) * | 2017-04-03 | 2022-04-19 | 富士電機株式会社 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4364073A (en) * | 1980-03-25 | 1982-12-14 | Rca Corporation | Power MOSFET with an anode region |
| JPS58137254A (ja) * | 1982-02-10 | 1983-08-15 | Hitachi Ltd | 絶縁ゲ−ト半導体装置 |
-
1987
- 1987-11-30 JP JP62302837A patent/JP2594296B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01144683A (ja) | 1989-06-06 |
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