JP3285997B2 - 絶縁ゲート型電力用半導体素子 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description
【０００１】
【産業上の利用分野】本発明は、電力用半導体素子に係
り、特に絶縁ゲート型パワー導体素子に関する。
り、特に絶縁ゲート型パワー導体素子に関する。
【０００２】
【従来の技術】近年、コンピュータや通信機器の重要部
分には、多数のトランジスタや抵抗等を電気回路を達成
するようにむすびつけ、１チップ上に集積化して形成し
た集積回路（ＩＣ）が多用されている。このようなＩＣ
中で、パワー半導体素子を含むものはパワーＩＣと呼ば
れている。
分には、多数のトランジスタや抵抗等を電気回路を達成
するようにむすびつけ、１チップ上に集積化して形成し
た集積回路（ＩＣ）が多用されている。このようなＩＣ
中で、パワー半導体素子を含むものはパワーＩＣと呼ば
れている。
【０００３】この種のパワーＩＣにおいては、従来より
ＤＭＯＳＦＥＴ，ＩＧＢＴ，ＵＭＯＳＦＥＴ等のパワー
半導体素子が用いられている。パワー半導体素子を特徴
づける特性パラメータの一つとして、トランジスタ動作
時の抵抗、すなわち、オン抵抗がある。オン抵抗は、消
費電力、破壊耐圧、スイッチングタイム等に大きな影響
を与え、なるべく小さいほうが望ましい。
ＤＭＯＳＦＥＴ，ＩＧＢＴ，ＵＭＯＳＦＥＴ等のパワー
半導体素子が用いられている。パワー半導体素子を特徴
づける特性パラメータの一つとして、トランジスタ動作
時の抵抗、すなわち、オン抵抗がある。オン抵抗は、消
費電力、破壊耐圧、スイッチングタイム等に大きな影響
を与え、なるべく小さいほうが望ましい。
【０００４】オン抵抗について図２８に示すＤＭＯＳＦ
ＥＴを例にあげてより詳細に説明する。図中、１０１は
ｐ+ 型シリコン基板を示し、このｐ+ 型シリコン基板１
０１の一方の表面にはドレイン電極１０２が形成されて
おり、他方の表面にはドリフト領域となるｐ型シリコン
層１０３がエピタキシャル成長されている。このｐ型シ
リコン層１０３の表面にはｎ型拡散層１０４が選択的に
形成されており、このｎ型拡散層１０４にはｐ型拡散層
１０５が選択的に形成されている。また、ｐ型シリコン
層１０３上にはゲート酸化膜１０６を介してポリシリコ
ンゲート電極１０７が形成され、更に、ソース電極１０
８が全面に形成されている。
ＥＴを例にあげてより詳細に説明する。図中、１０１は
ｐ+ 型シリコン基板を示し、このｐ+ 型シリコン基板１
０１の一方の表面にはドレイン電極１０２が形成されて
おり、他方の表面にはドリフト領域となるｐ型シリコン
層１０３がエピタキシャル成長されている。このｐ型シ
リコン層１０３の表面にはｎ型拡散層１０４が選択的に
形成されており、このｎ型拡散層１０４にはｐ型拡散層
１０５が選択的に形成されている。また、ｐ型シリコン
層１０３上にはゲート酸化膜１０６を介してポリシリコ
ンゲート電極１０７が形成され、更に、ソース電極１０
８が全面に形成されている。
【０００５】このように構成されたＤＭＯＳＦＥＴのオ
ン抵抗は、同図中に示すように、ソース抵抗Ｒs 、チャ
ネル抵抗Ｒc 、ドレイン抵抗Ｒd の三つの抵抗に分ける
ことができる。
ン抵抗は、同図中に示すように、ソース抵抗Ｒs 、チャ
ネル抵抗Ｒc 、ドレイン抵抗Ｒd の三つの抵抗に分ける
ことができる。
【０００６】オン抵抗を小さくする方法としては、例え
ば、ＤＭＯＳＦＥＴのセルサイズの微細化がある。図２
９は、パラメータとしてセルサイズを選んだ場合のセル
ピッチとオン抵抗との関係を示す図である。セルピッチ
は図２８で矢印で示した長さである。この図２９からセ
ルサイズが小さいほうが全体的にオン抵抗が小さくなる
ことが分かる。しかしながら、この方法の場合、セルサ
イズの微細化に伴ってゲート絶酸化膜１０６の薄膜化が
進むため、絶縁耐圧が低下するという問題がある。
ば、ＤＭＯＳＦＥＴのセルサイズの微細化がある。図２
９は、パラメータとしてセルサイズを選んだ場合のセル
ピッチとオン抵抗との関係を示す図である。セルピッチ
は図２８で矢印で示した長さである。この図２９からセ
ルサイズが小さいほうが全体的にオン抵抗が小さくなる
ことが分かる。しかしながら、この方法の場合、セルサ
イズの微細化に伴ってゲート絶酸化膜１０６の薄膜化が
進むため、絶縁耐圧が低下するという問題がある。
【０００７】別の方法としては、ゲート酸化膜の薄膜化
があげられる。図３０は、パラメータとしてゲート酸化
膜（Ａ1 〜Ａ4 ）の厚さを選んだ場合のセルピッチとオ
ン抵抗との関係を示す図である。ゲート酸化膜の厚さは
Ａ1 ，Ａ2 ，Ａ3 ，Ａ4 の順で薄くなっている。この図
３０からゲート酸化膜の厚さが薄くなるほどオン抵抗が
小さくなることが分かる。ゲート酸化膜が薄くなるとオ
ン抵抗が小さくなる理由はまだ十分には分かっていない
が、ゲート酸化膜の薄膜化に伴うしきい値電圧の変動を
防止するために、ベース濃度を高くすることが原因だと
考えられる。しかしながら、この方法も先の方法の場合
と同様に、ゲート酸化膜の薄膜が進むと絶縁耐圧が低下
するという問題がある。
があげられる。図３０は、パラメータとしてゲート酸化
膜（Ａ1 〜Ａ4 ）の厚さを選んだ場合のセルピッチとオ
ン抵抗との関係を示す図である。ゲート酸化膜の厚さは
Ａ1 ，Ａ2 ，Ａ3 ，Ａ4 の順で薄くなっている。この図
３０からゲート酸化膜の厚さが薄くなるほどオン抵抗が
小さくなることが分かる。ゲート酸化膜が薄くなるとオ
ン抵抗が小さくなる理由はまだ十分には分かっていない
が、ゲート酸化膜の薄膜化に伴うしきい値電圧の変動を
防止するために、ベース濃度を高くすることが原因だと
考えられる。しかしながら、この方法も先の方法の場合
と同様に、ゲート酸化膜の薄膜が進むと絶縁耐圧が低下
するという問題がある。
【０００８】他の別の方法としては、チャネル領域にお
けるキャリアの移動度を大きくすることがあげられる。
図３１は、パラメータとして移動度を選んだ場合のセル
ピッチとオン抵抗との関係を示す図である。移動度はＢ
1 ，Ｂ2 ，Ｂ3 ，Ｂ4 の順で大きくなっている。この図
３１から移動度が大きいほどオン抵抗が小さいことが分
かる。しかしながら、シリコン系の場合、Ｓｉ／ＳｉＯ
2 反転層におけるキャリアの移動度は材料的にほぼ決ま
っており、上記方法によるオン抵抗の低減化は困難であ
るという問題があった。
けるキャリアの移動度を大きくすることがあげられる。
図３１は、パラメータとして移動度を選んだ場合のセル
ピッチとオン抵抗との関係を示す図である。移動度はＢ
1 ，Ｂ2 ，Ｂ3 ，Ｂ4 の順で大きくなっている。この図
３１から移動度が大きいほどオン抵抗が小さいことが分
かる。しかしながら、シリコン系の場合、Ｓｉ／ＳｉＯ
2 反転層におけるキャリアの移動度は材料的にほぼ決ま
っており、上記方法によるオン抵抗の低減化は困難であ
るという問題があった。
【０００９】
【発明が解決しようとする課題】上述の如く、ＤＭＯＳ
ＦＥＴのオン抵抗を低減する方法として、セルサイズの
微細化や、ゲート酸化膜の薄膜化や、チャネル領域にお
けるキャリアの移動度を大きくするといった方法が提案
されている。しかしながら、セルサイズの微細化および
ゲート酸化膜の薄膜化の場合には絶縁耐圧が低下すると
いう問題があり、また、移動度を大きくする方法をシリ
コン系に適用する場合、Ｓｉ／ＳｉＯ2 反転層における
キャリアの移動度は材料的にほぼ決まっているため、オ
ン抵抗の低減化には有効でないという問題があった。
ＦＥＴのオン抵抗を低減する方法として、セルサイズの
微細化や、ゲート酸化膜の薄膜化や、チャネル領域にお
けるキャリアの移動度を大きくするといった方法が提案
されている。しかしながら、セルサイズの微細化および
ゲート酸化膜の薄膜化の場合には絶縁耐圧が低下すると
いう問題があり、また、移動度を大きくする方法をシリ
コン系に適用する場合、Ｓｉ／ＳｉＯ2 反転層における
キャリアの移動度は材料的にほぼ決まっているため、オ
ン抵抗の低減化には有効でないという問題があった。
【００１０】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、絶縁耐圧の低下を招か
ずにオン抵抗の低減化が図れる自己消弧可能な絶縁ゲー
ト型電力用半導体素子を提供することにある。
ので、その目的とするところは、絶縁耐圧の低下を招か
ずにオン抵抗の低減化が図れる自己消弧可能な絶縁ゲー
ト型電力用半導体素子を提供することにある。
【００１１】上記の目的を達成するために、本発明の絶
縁ゲート型電力用半導体素子は、第１導電型ベース層
と、前記第１導電型ベース層の表面に選択的に形成され
た第１の第２導電型ベース層と、前記第２導電型ベース
層の表面に選択的に形成された第１の第１導電型エミッ
タ層と、前記第１導電型ベース層の表面に前記第１の第
２導電型ベース層と向き合うように選択的に形成された
第２の第２導電型ベース層と、前記第２の第２導電型ベ
ース層の表面に選択的に形成された第２の第１導電型エ
ミッタ層と、前記第１の第２導電型ベース層、前記第１
導電型ベース層および前記第２の第２導電型ベース層の
前記第１、第２の第１導電型エミッタ層で挟まれた領域
上にシリコン酸化膜を介して設けられたゲート電極と、
前記第１導電型ベース層および前記第１、第２の第２導
電型ベース層内に、前記第１、第２の第１導電型エミッ
タ層間を繋ぐように設けられた格子定数がシリコンと異
なる半導体のバンド不連続体と、前記第１導電型ベース
層の裏面に設けられた第２導電型エミッタ層とを具備し
てなることを特徴とすることを特徴とする。
縁ゲート型電力用半導体素子は、第１導電型ベース層
と、前記第１導電型ベース層の表面に選択的に形成され
た第１の第２導電型ベース層と、前記第２導電型ベース
層の表面に選択的に形成された第１の第１導電型エミッ
タ層と、前記第１導電型ベース層の表面に前記第１の第
２導電型ベース層と向き合うように選択的に形成された
第２の第２導電型ベース層と、前記第２の第２導電型ベ
ース層の表面に選択的に形成された第２の第１導電型エ
ミッタ層と、前記第１の第２導電型ベース層、前記第１
導電型ベース層および前記第２の第２導電型ベース層の
前記第１、第２の第１導電型エミッタ層で挟まれた領域
上にシリコン酸化膜を介して設けられたゲート電極と、
前記第１導電型ベース層および前記第１、第２の第２導
電型ベース層内に、前記第１、第２の第１導電型エミッ
タ層間を繋ぐように設けられた格子定数がシリコンと異
なる半導体のバンド不連続体と、前記第１導電型ベース
層の裏面に設けられた第２導電型エミッタ層とを具備し
てなることを特徴とすることを特徴とする。
【００１２】ここで、前記バンド不連続体は、前記ゲー
ト電極により構成されるＭＯＳ構造がｐ型のものである
場合には、ＳｉとＧｅとの混晶層であることが好まし
い。
ト電極により構成されるＭＯＳ構造がｐ型のものである
場合には、ＳｉとＧｅとの混晶層であることが好まし
い。
【００１３】また、前記バンド不連続体は、前記ゲート
電極により構成されるＭＯＳ構造がｎ型のものである場
合には、ＳｉとＣとの混晶層であることが好ましい。
電極により構成されるＭＯＳ構造がｎ型のものである場
合には、ＳｉとＣとの混晶層であることが好ましい。
【００１４】
【作用】本発明の絶縁ゲート型電力用半導体素子では、
シリコン層とシリコン酸化膜との界面から離れたシリコ
ン層のチャネル領域内に、シリコンと、格子定数がシリ
コンと異なる半導体とからなるバンド不連続体を設けて
いる。このため、チャネル形成時にチャネル領域内のキ
ャリアが前記バンド不連続部に閉じ込められ、バンド不
連続部を設けない場合に比べて、キャリアの散乱が起こ
り難くなり、キャリアの移動度が大きくなる。したがっ
て、チャネル抵抗に起因するオン抵抗の低減化が図ら
れ、相互コンダクタンスが改善される。また、本発明で
は、ゲート絶縁膜の薄膜化や、素子の微細化という手法
によらずオン抵抗の低減化を図っているので、絶縁耐圧
が低下するという問題は生じない。
シリコン層とシリコン酸化膜との界面から離れたシリコ
ン層のチャネル領域内に、シリコンと、格子定数がシリ
コンと異なる半導体とからなるバンド不連続体を設けて
いる。このため、チャネル形成時にチャネル領域内のキ
ャリアが前記バンド不連続部に閉じ込められ、バンド不
連続部を設けない場合に比べて、キャリアの散乱が起こ
り難くなり、キャリアの移動度が大きくなる。したがっ
て、チャネル抵抗に起因するオン抵抗の低減化が図ら
れ、相互コンダクタンスが改善される。また、本発明で
は、ゲート絶縁膜の薄膜化や、素子の微細化という手法
によらずオン抵抗の低減化を図っているので、絶縁耐圧
が低下するという問題は生じない。
【００１５】
【実施例】以下、図面を参照しながら実施例を説明す
る。
る。
【００１６】図１〜図３は、本発明の第１の実施例に係
る絶縁ゲート型電力用半導体素子の製造方法を示す工程
断面図である。これは本発明をＤＭＯＳＦＥＴに適用し
た例である。
る絶縁ゲート型電力用半導体素子の製造方法を示す工程
断面図である。これは本発明をＤＭＯＳＦＥＴに適用し
た例である。
【００１７】まず、図１（ａ）に示すように、アクセプ
タ濃度が高い（１×１０20ｃｍ-3程度）ｐ+ 型シリコン
基板１上に、アクセプタ濃度が１×１０17ｃｍ-3程度
で、厚さが１０μｍ程度のドリフト領域となるｐ型シリ
コン層２をエピタキシャル成長させる。このエピタキシ
ャル成長は、例えば、通常の常圧エピタキシャル成長装
置を用いて行なう。
タ濃度が高い（１×１０20ｃｍ-3程度）ｐ+ 型シリコン
基板１上に、アクセプタ濃度が１×１０17ｃｍ-3程度
で、厚さが１０μｍ程度のドリフト領域となるｐ型シリ
コン層２をエピタキシャル成長させる。このエピタキシ
ャル成長は、例えば、通常の常圧エピタキシャル成長装
置を用いて行なう。
【００１８】次に図１（ｂ）に示すように、ｐ型シリコ
ン層２（シリコン層）上にドナー濃度が１×１０18ｃｍ
-3程度で、厚さが５００ｎｍ程度のｎ型シリコン層３を
結晶成長させる。このｎ型シリコン層３の結晶成長は、
例えば、超高真空ＣＶＤ装置を用い、原料ガスとしてＳ
ｉ2 Ｈ6 およびＡｓＨ3 を使用し、到達真空度１０-1 0
Ｔｏｒｒ、成膜時真空度１０-4Ｔｏｒｒ、コールドウォ
ール炉内温度５００〜６００℃の条件で行なう。
ン層２（シリコン層）上にドナー濃度が１×１０18ｃｍ
-3程度で、厚さが５００ｎｍ程度のｎ型シリコン層３を
結晶成長させる。このｎ型シリコン層３の結晶成長は、
例えば、超高真空ＣＶＤ装置を用い、原料ガスとしてＳ
ｉ2 Ｈ6 およびＡｓＨ3 を使用し、到達真空度１０-1 0
Ｔｏｒｒ、成膜時真空度１０-4Ｔｏｒｒ、コールドウォ
ール炉内温度５００〜６００℃の条件で行なう。
【００１９】次にｎ型シリコン層３上にシリコンとゲル
マニウムとの混晶からなる厚さ７０ｎｍ程度の量子井戸
層としてのアンドープＳｉＧｅ混晶層４（バンド不連続
体）を結晶成長させる。このアンドープＳｉＧｅ混晶層
４を結晶成長は、例えば、超高真空ＣＶＤ装置を用い、
原料ガスとしてＳｉ2 Ｈ6 およびＧｅＨ3 を使用し、真
空度１０-4Ｔｏｒｒ，コールドウォール炉内温度５００
〜６００℃の条件で行なう。この後、ドナー濃度がｎ型
シリコン層３のそれと同程度のｎ型シリコン層５をアン
ドープＳｉＧｅ混晶層４上にエピタキシャル成長させ
る。
マニウムとの混晶からなる厚さ７０ｎｍ程度の量子井戸
層としてのアンドープＳｉＧｅ混晶層４（バンド不連続
体）を結晶成長させる。このアンドープＳｉＧｅ混晶層
４を結晶成長は、例えば、超高真空ＣＶＤ装置を用い、
原料ガスとしてＳｉ2 Ｈ6 およびＧｅＨ3 を使用し、真
空度１０-4Ｔｏｒｒ，コールドウォール炉内温度５００
〜６００℃の条件で行なう。この後、ドナー濃度がｎ型
シリコン層３のそれと同程度のｎ型シリコン層５をアン
ドープＳｉＧｅ混晶層４上にエピタキシャル成長させ
る。
【００２０】次に図１（ｃ）に示すように、ソース領域
およびチャネル領域となる領域以外のｎ型シリコン層
３，アンドープ混晶層４およびｎ型シリコン層５の導電
型をｐ型に変える。このようにｎ型シリコン層３，アン
ドープＳｉＧｅ混晶層４およびｎ型シリコン層５の導電
型を選択的にｐ型に変えるには、例えば、全面に酸化膜
等の保護膜を形成した後、フォトリソグラフィによりソ
ース領域およびチャネル領域となる領域以外の上記保護
膜を除去し、残った保護膜をマスクとしてｐ形不純物を
イオン注入する。そして、アンドープＳｉＧｅ混晶層４
の欠陥の発生を防止するために８００℃の低温でｐ型シ
リコン層２に達するまでｐ型不純物の拡散をさせる。
およびチャネル領域となる領域以外のｎ型シリコン層
３，アンドープ混晶層４およびｎ型シリコン層５の導電
型をｐ型に変える。このようにｎ型シリコン層３，アン
ドープＳｉＧｅ混晶層４およびｎ型シリコン層５の導電
型を選択的にｐ型に変えるには、例えば、全面に酸化膜
等の保護膜を形成した後、フォトリソグラフィによりソ
ース領域およびチャネル領域となる領域以外の上記保護
膜を除去し、残った保護膜をマスクとしてｐ形不純物を
イオン注入する。そして、アンドープＳｉＧｅ混晶層４
の欠陥の発生を防止するために８００℃の低温でｐ型シ
リコン層２に達するまでｐ型不純物の拡散をさせる。
【００２１】次に図１（ｄ）に示すように、上記工程の
間に形成された自然酸化膜をウエットエッチングにより
除去した後、全面に厚さ２０ｎｍ程度のゲート酸化膜６
（シリコン酸化膜）を形成し、更に、このゲート酸化膜
６上に保護膜としてのシリコン窒化膜７を減圧ＣＶＤ法
を用いて３００ｎｍの厚さに形成する。
間に形成された自然酸化膜をウエットエッチングにより
除去した後、全面に厚さ２０ｎｍ程度のゲート酸化膜６
（シリコン酸化膜）を形成し、更に、このゲート酸化膜
６上に保護膜としてのシリコン窒化膜７を減圧ＣＶＤ法
を用いて３００ｎｍの厚さに形成する。
【００２２】次に図２（ａ）に示すように、シリコン窒
化膜７をパターニングした後、ＣＶＤ法を用いて全面に
ポリシリコン膜を堆積し、このポリシリコン膜をパター
ニングして、図２（ｂ）に示すように、ポリシリコンゲ
ート電極８を形成する。
化膜７をパターニングした後、ＣＶＤ法を用いて全面に
ポリシリコン膜を堆積し、このポリシリコン膜をパター
ニングして、図２（ｂ）に示すように、ポリシリコンゲ
ート電極８を形成する。
【００２３】次に図２（ｃ）に示すように、フォトレジ
ストパターン９を形成した後、図２（ｄ）に示すよう
に、このフォトレジストパターン９をマスクとしてｎ型
不純物となるイオンを注入し、続いて、熱拡散を行なっ
て、ｎ+ 型拡散層１０を形成する。このｎ+ 型拡散層１
０の深さは、ｎ型シリコン層３，アンドープＳｉＧｅ混
晶層４およびｎ型シリコン層５の全厚さの１／２程度に
する。この後、フォトレジストパターン９を剥離する。
ストパターン９を形成した後、図２（ｄ）に示すよう
に、このフォトレジストパターン９をマスクとしてｎ型
不純物となるイオンを注入し、続いて、熱拡散を行なっ
て、ｎ+ 型拡散層１０を形成する。このｎ+ 型拡散層１
０の深さは、ｎ型シリコン層３，アンドープＳｉＧｅ混
晶層４およびｎ型シリコン層５の全厚さの１／２程度に
する。この後、フォトレジストパターン９を剥離する。
【００２４】次に図３（ａ）に示すように、図２（ｄ）
の工程と同様に、フォトレジストパターン１１を形成し
た後、図３（ｂ）に示すように、このフォトレジストパ
ターン１１をマスクとしてｐ型不純物となるイオンを注
入し、続いて、熱拡散を行なってｐ+ 型拡散層１２を形
成する。この後、フォトレジストパターン１１を剥離す
る。
の工程と同様に、フォトレジストパターン１１を形成し
た後、図３（ｂ）に示すように、このフォトレジストパ
ターン１１をマスクとしてｐ型不純物となるイオンを注
入し、続いて、熱拡散を行なってｐ+ 型拡散層１２を形
成する。この後、フォトレジストパターン１１を剥離す
る。
【００２５】次に図３（ｃ）に示すように、常圧ＣＶＤ
法を用いて全面に酸化膜１３を堆積した後、この酸化膜
１３およびゲート酸化膜６をパターニングして、ｎ+ 型
拡散層１０およびｐ+ 型拡散層１２を露出させる。
法を用いて全面に酸化膜１３を堆積した後、この酸化膜
１３およびゲート酸化膜６をパターニングして、ｎ+ 型
拡散層１０およびｐ+ 型拡散層１２を露出させる。
【００２６】最後に、図３（ｄ）に示すように、全面に
ソース電極１４を形成してＤＭＯＳＦＥＴが完成する。
ソース電極１４を形成してＤＭＯＳＦＥＴが完成する。
【００２７】図４は、上記方法により得られた本発明の
ＤＭＯＳＦＥＴの相互コンダクタンスを、従来のＤＭＯ
ＳＦＥＴのそれと比較して示す図である。同図中、横軸
はゲート電圧（ゲート・ソース間電圧−しきい値電
圧）、縦軸はドレイン電流を示している。なお、ソース
・ドレイン間電圧は−０．２Ｖである。この図４から本
発明によれば従来に比べて１．６倍程度大きい相互コン
ダクタンスが得られることが分かる。
ＤＭＯＳＦＥＴの相互コンダクタンスを、従来のＤＭＯ
ＳＦＥＴのそれと比較して示す図である。同図中、横軸
はゲート電圧（ゲート・ソース間電圧−しきい値電
圧）、縦軸はドレイン電流を示している。なお、ソース
・ドレイン間電圧は−０．２Ｖである。この図４から本
発明によれば従来に比べて１．６倍程度大きい相互コン
ダクタンスが得られることが分かる。
【００２８】表１は、本発明のＤＭＯＳＦＥＴのオン抵
抗および移動度を、従来のＤＭＯＳＦＥＴのそれらとを
比較して示す表である。この表１から本発明によれば従
来に比べて１．７倍程度大きい移動度および１／２程度
小さいオン抵抗が得られることが分かる。
抗および移動度を、従来のＤＭＯＳＦＥＴのそれらとを
比較して示す表である。この表１から本発明によれば従
来に比べて１．７倍程度大きい移動度および１／２程度
小さいオン抵抗が得られることが分かる。
【００２９】
【表１】 なお、移動度は次式で算出した。
【００３０】
【数１】 ここで、Ｌはゲート長、Ｗはゲート幅、Ｃoxはゲート酸
化膜の容量、ＶDSはソース・ドレイン間電圧を示してい
る。
化膜の容量、ＶDSはソース・ドレイン間電圧を示してい
る。
【００３１】このようにオン抵抗等の素子特性が改善さ
れる理由を図５を用いて説明する。図５は、上述した製
造方法により得られたＤＭＯＳＦＥＴのゲート構造部の
エネルギーバンド図である。本実施例の場合、ゲート酸
化膜６の下部にｎ型シリコン層５とアンドープＳｉＧｅ
混晶層４とのヘテロ構造が形成され、アンドープＳｉＧ
ｅ混晶層４の価電子帯はｎ型シリコン層３，５のそれよ
りも十分高いものとなる。すなわち、ｎ型シリコン層３
とアンドープＳｉＧｅ混晶層４とｎ型シリコン層５とで
量子井戸が構成されている。
れる理由を図５を用いて説明する。図５は、上述した製
造方法により得られたＤＭＯＳＦＥＴのゲート構造部の
エネルギーバンド図である。本実施例の場合、ゲート酸
化膜６の下部にｎ型シリコン層５とアンドープＳｉＧｅ
混晶層４とのヘテロ構造が形成され、アンドープＳｉＧ
ｅ混晶層４の価電子帯はｎ型シリコン層３，５のそれよ
りも十分高いものとなる。すなわち、ｎ型シリコン層３
とアンドープＳｉＧｅ混晶層４とｎ型シリコン層５とで
量子井戸が構成されている。
【００３２】このようなゲート構造を有するＤＭＯＳＦ
ＥＴのポリシリコンゲート電極８にオン電圧が印加され
ると、アンドープＳｉＧｅ混晶層４における量子井戸に
ホールが閉じ込められる。このため、従来にようにゲー
ト酸化膜／シリコン層との界面における正孔の散乱が無
くなるとともに、正孔の有効質量が小さくなるので、正
孔の移動度が大きくなる。したがって、オン抵抗が小さ
くなり、相互コンダクタンスが大きくなる。しかも、ゲ
ート酸化膜を薄膜化や、素子の微細化に頼らずにバンド
不連続体によりオン抵抗の低減化を図っているので、絶
縁耐圧が低下するという問題もない。
ＥＴのポリシリコンゲート電極８にオン電圧が印加され
ると、アンドープＳｉＧｅ混晶層４における量子井戸に
ホールが閉じ込められる。このため、従来にようにゲー
ト酸化膜／シリコン層との界面における正孔の散乱が無
くなるとともに、正孔の有効質量が小さくなるので、正
孔の移動度が大きくなる。したがって、オン抵抗が小さ
くなり、相互コンダクタンスが大きくなる。しかも、ゲ
ート酸化膜を薄膜化や、素子の微細化に頼らずにバンド
不連続体によりオン抵抗の低減化を図っているので、絶
縁耐圧が低下するという問題もない。
【００３３】なお、アンドープＳｉＧｅ混晶層４内に正
孔を効果的に閉じ込めるために、アンドープＳｉＧｅ混
晶層４のエネルギーバンドギャップが十分小さくなるよ
うに、アンドープＳｉＧｅ混晶層４のＧｅの組成比を大
きくすることが好ましい。これは図４により確認でき
る。
孔を効果的に閉じ込めるために、アンドープＳｉＧｅ混
晶層４のエネルギーバンドギャップが十分小さくなるよ
うに、アンドープＳｉＧｅ混晶層４のＧｅの組成比を大
きくすることが好ましい。これは図４により確認でき
る。
【００３４】本実施例ではｎ型チャネルのＤＭＯＳＦＥ
Ｔについて説明したが、本発明はｐ型チャネルにも適用
できる。この場合、図６（ａ）に示すように、例えば、
ｎ型シリコン層３，５の代わりにｐ型シリコン層３ａ，
５ａを用い、更に、アンドープＳｉＧｅ混晶層４の代わ
りにアンドープＳｉＣ混晶層４ａを用いる。
Ｔについて説明したが、本発明はｐ型チャネルにも適用
できる。この場合、図６（ａ）に示すように、例えば、
ｎ型シリコン層３，５の代わりにｐ型シリコン層３ａ，
５ａを用い、更に、アンドープＳｉＧｅ混晶層４の代わ
りにアンドープＳｉＣ混晶層４ａを用いる。
【００３５】ここで、アンドープＳｉＣ混晶層４ａを用
いたのは、アンドープＳｉＧｅ混晶層４の場合、図５に
示すように、ｎ型シリコン層５の伝導帯とアンドープＳ
ｉＧｅ混晶層４のそれとのバンド不連続値差が小さいた
め、アンドープＳｉＧｅ混晶層４における量子井戸に電
子を閉じ込めるのが困難だからである。一方、アンドー
プＳｉＣ混晶層４ａの場合、図６（ａ）に示すように、
アンドープＳｉＣ混晶層４ａの伝導帯はｐ型シリコン層
５ａのそれよりも十分大きいので、量子井戸に電子を確
実に閉じ込めることができ、ｎ型チャネルの場合と同様
な効果が得られる。
いたのは、アンドープＳｉＧｅ混晶層４の場合、図５に
示すように、ｎ型シリコン層５の伝導帯とアンドープＳ
ｉＧｅ混晶層４のそれとのバンド不連続値差が小さいた
め、アンドープＳｉＧｅ混晶層４における量子井戸に電
子を閉じ込めるのが困難だからである。一方、アンドー
プＳｉＣ混晶層４ａの場合、図６（ａ）に示すように、
アンドープＳｉＣ混晶層４ａの伝導帯はｐ型シリコン層
５ａのそれよりも十分大きいので、量子井戸に電子を確
実に閉じ込めることができ、ｎ型チャネルの場合と同様
な効果が得られる。
【００３６】なお、Ｓｉの伝導帯エネルギーとＳｉＣの
それとの差は０．７ｅＶ程度であるので、量子井戸に電
子を効果的に閉じ込めるには、ｐ型シリコン層５ａの厚
さは１０ｎｍ以下であることが好ましい。また、図６
（ｂ）に示すように、図６（ａ）のバンド構造におい
て、ｐ型シリコン層５ａを省いたバンド構造であって
も、ゲート酸化膜６から離れたアンドープＳｉＣ混晶層
４ａとｐ型シリコン層５ａとの界面に電子が蓄積するの
で、図６（ａ）の場合と同様にオン抵抗の低減化が図れ
る。
それとの差は０．７ｅＶ程度であるので、量子井戸に電
子を効果的に閉じ込めるには、ｐ型シリコン層５ａの厚
さは１０ｎｍ以下であることが好ましい。また、図６
（ｂ）に示すように、図６（ａ）のバンド構造におい
て、ｐ型シリコン層５ａを省いたバンド構造であって
も、ゲート酸化膜６から離れたアンドープＳｉＣ混晶層
４ａとｐ型シリコン層５ａとの界面に電子が蓄積するの
で、図６（ａ）の場合と同様にオン抵抗の低減化が図れ
る。
【００３７】次に本発明の他の実施例に係る絶縁ゲート
型電力用半導体素子について説明する。なお、以下の図
においては、前出した図の絶縁ゲート型電力用半導体素
子と対応する部分には前出の図のそれと同一符号を付
し、詳細な説明は省略する。
型電力用半導体素子について説明する。なお、以下の図
においては、前出した図の絶縁ゲート型電力用半導体素
子と対応する部分には前出の図のそれと同一符号を付
し、詳細な説明は省略する。
【００３８】図７は、本発明の第２の実施例に係る絶縁
ゲート型電力用半導体素子の断面図である。これは本発
明をＩＧＢＴに適用した例で、図３のＤＭＯＳＦＥＴを
基本として作ったものである。すなわち、本実施例のＩ
ＧＢＴは、先の実施例のＤＭＯＳＦＥＴにおいて、ｐ+
型シリコン基板１をｎ+ 型シリコン基板１ａに変更する
とともに、このｎ+ 型シリコン基板１ａとｐ型シリコン
層２２との間にｐ型バッファ層１６を挿設した構造にな
っている。このように構成されたＩＧＢＴでも先の実施
例と同様にオン抵抗が小さくなる。
ゲート型電力用半導体素子の断面図である。これは本発
明をＩＧＢＴに適用した例で、図３のＤＭＯＳＦＥＴを
基本として作ったものである。すなわち、本実施例のＩ
ＧＢＴは、先の実施例のＤＭＯＳＦＥＴにおいて、ｐ+
型シリコン基板１をｎ+ 型シリコン基板１ａに変更する
とともに、このｎ+ 型シリコン基板１ａとｐ型シリコン
層２２との間にｐ型バッファ層１６を挿設した構造にな
っている。このように構成されたＩＧＢＴでも先の実施
例と同様にオン抵抗が小さくなる。
【００３９】図８は、本発明の第３の実施例に係る絶縁
ゲート型電力用半導体素子の断面図である。これは本発
明をゲート部がＵ字構造のＭＯＳＦＥＴ、つまり、ＵＭ
ＯＳＦＥＴに適用した例である。ＵＭＯＳＦＥＴは最も
オン抵抗を低減できるＭＯＳＦＥＴなので、本発明のＵ
ＭＯＳＦＥＴは従来の通常のパワーＭＯＳＦＥＴに比べ
てオン抵抗が十分低いものとなる。
ゲート型電力用半導体素子の断面図である。これは本発
明をゲート部がＵ字構造のＭＯＳＦＥＴ、つまり、ＵＭ
ＯＳＦＥＴに適用した例である。ＵＭＯＳＦＥＴは最も
オン抵抗を低減できるＭＯＳＦＥＴなので、本発明のＵ
ＭＯＳＦＥＴは従来の通常のパワーＭＯＳＦＥＴに比べ
てオン抵抗が十分低いものとなる。
【００４０】図９は、本発明の第４の実施例に係る絶縁
ゲート型電力用半導体素子の断面図である。これは本発
明を高集積化に有利な構造のＤＭＯＳＦＥＴ、つまり、
横型ＤＭＯＳＦＥＴに適用した例である。図中、１８は
ｎ型シリコン基板を示しており、このｎ型シリコン基板
１８内には深いｎ+ 型埋め込み分離層１９，浅いｎ+型
埋め込み分離層２０およびｐ+ 型埋め込み分離層２１が
形成され、更に、ｐ+型シリコン層２上にはＬＯＣＯＳ
法により酸化膜２２が形成され、これらにより素子離が
なされている。この横型ＤＭＯＳＦＥＴも第１の実施例
と同様にアンドープＳｉＧｅ混晶層４，ｎ型シリコン層
５によりゲート酸化膜７から離れたところにヘテロ接合
のバンド不連続体が形成され、オン抵抗等の素子特性が
改善される。なお、２３はソース電極に対するコンタク
ト層を示している。
ゲート型電力用半導体素子の断面図である。これは本発
明を高集積化に有利な構造のＤＭＯＳＦＥＴ、つまり、
横型ＤＭＯＳＦＥＴに適用した例である。図中、１８は
ｎ型シリコン基板を示しており、このｎ型シリコン基板
１８内には深いｎ+ 型埋め込み分離層１９，浅いｎ+型
埋め込み分離層２０およびｐ+ 型埋め込み分離層２１が
形成され、更に、ｐ+型シリコン層２上にはＬＯＣＯＳ
法により酸化膜２２が形成され、これらにより素子離が
なされている。この横型ＤＭＯＳＦＥＴも第１の実施例
と同様にアンドープＳｉＧｅ混晶層４，ｎ型シリコン層
５によりゲート酸化膜７から離れたところにヘテロ接合
のバンド不連続体が形成され、オン抵抗等の素子特性が
改善される。なお、２３はソース電極に対するコンタク
ト層を示している。
【００４１】図１０は、本発明の第５の実施例に係る絶
縁ゲート型電力用半導体素子の断面図である。これは本
発明を高集積化に有利な構造のＩＧＢＴ、つまり、横型
ＩＧＢＴに適用した例である。図中、２４は表面に酸化
膜２５が形成されたｐ型シリコン基板を示しており、こ
のｐ型シリコン基板２４はｐ型シリコン層２と直接接着
されている。ｐ型シリコン層２には誘電体素子分離用の
トレンチが形成され、このトレンチの内壁には酸化膜２
６が形成され、更に、このトレンチはポリシリコン２７
により充填されている。このように構成された横型ＩＧ
ＢＴでも図７の縦型ＩＧＢＴと同様な効果が得られる。
縁ゲート型電力用半導体素子の断面図である。これは本
発明を高集積化に有利な構造のＩＧＢＴ、つまり、横型
ＩＧＢＴに適用した例である。図中、２４は表面に酸化
膜２５が形成されたｐ型シリコン基板を示しており、こ
のｐ型シリコン基板２４はｐ型シリコン層２と直接接着
されている。ｐ型シリコン層２には誘電体素子分離用の
トレンチが形成され、このトレンチの内壁には酸化膜２
６が形成され、更に、このトレンチはポリシリコン２７
により充填されている。このように構成された横型ＩＧ
ＢＴでも図７の縦型ＩＧＢＴと同様な効果が得られる。
【００４２】図１１は、本発明の第６の実施例に係る絶
縁ゲート型電力用半導体素子の断面図である。これは本
発明をＭＣＴに適用した例である。
縁ゲート型電力用半導体素子の断面図である。これは本
発明をＭＣＴに適用した例である。
【００４３】図中、３１はｐ型エミッタ層を示してお
り、このｐ型エミッタ層３１の一方の表面にはアノード
電極４３が設けられている。また、ｐ型エミッタ層３１
の他方の表面にはｎ型ベース層３２が設けられ、このｎ
型ベース層３２はｐ型ベース層３３が接している。この
ｐ型ベース層３３の表面にはｎ型エミッタ層３６，ｎ型
拡散層３４，３５およびｐ+ 型拡散層３７が選択的に形
成されている。
り、このｐ型エミッタ層３１の一方の表面にはアノード
電極４３が設けられている。また、ｐ型エミッタ層３１
の他方の表面にはｎ型ベース層３２が設けられ、このｎ
型ベース層３２はｐ型ベース層３３が接している。この
ｐ型ベース層３３の表面にはｎ型エミッタ層３６，ｎ型
拡散層３４，３５およびｐ+ 型拡散層３７が選択的に形
成されている。
【００４４】ｎ型拡散層３４とｎ型拡散層３５との間の
ｐ型ベース層３３上にはゲート酸化膜３８を介してオフ
用ゲート電極３９が配設され、このオフ用ゲート電極３
９の下部のチャネル領域となるｐ型ベース層３３内には
アンドープＳｉＧｅ混晶層４０が設けられている。ま
た、ｎ型エミッタ層３６上にはカソード電極４２に接続
されたオン用電極４１が配設されている。
ｐ型ベース層３３上にはゲート酸化膜３８を介してオフ
用ゲート電極３９が配設され、このオフ用ゲート電極３
９の下部のチャネル領域となるｐ型ベース層３３内には
アンドープＳｉＧｅ混晶層４０が設けられている。ま
た、ｎ型エミッタ層３６上にはカソード電極４２に接続
されたオン用電極４１が配設されている。
【００４５】このように構成されたＭＣＴによれば、オ
フ用ゲート電極３９の下部にｐ型ベース層３３とアンド
ープＳｉＧｅ混晶層４０とでヘテロ接合のバンド不連続
体が構成されているので、ターンオフ能力の向上が図れ
る。
フ用ゲート電極３９の下部にｐ型ベース層３３とアンド
ープＳｉＧｅ混晶層４０とでヘテロ接合のバンド不連続
体が構成されているので、ターンオフ能力の向上が図れ
る。
【００４６】図１２は、本発明の第７の実施例に係る絶
縁ゲート型電力用半導体素子の断面図である。これは図
１１の実施例のＭＣＴの一部を変形したものである。ｐ
+ 型拡散層３７はｐ型ベース層３３に接しないように形
成され、ｐ+ 型拡散層３７とｐ型ベース層３３との間の
ｎ型ベース層３２の表面にはゲート酸化膜３８ａを介し
てオフ用ゲート電極３９ａが配設され、このオフ用ゲー
ト電極３９ａとオフ用ゲート電極３９との間にはフロー
ティング電極４４が配設されている。すなわち、二つの
ＭＯＳ構造によりターンオフが行なえるように変形され
ている。
縁ゲート型電力用半導体素子の断面図である。これは図
１１の実施例のＭＣＴの一部を変形したものである。ｐ
+ 型拡散層３７はｐ型ベース層３３に接しないように形
成され、ｐ+ 型拡散層３７とｐ型ベース層３３との間の
ｎ型ベース層３２の表面にはゲート酸化膜３８ａを介し
てオフ用ゲート電極３９ａが配設され、このオフ用ゲー
ト電極３９ａとオフ用ゲート電極３９との間にはフロー
ティング電極４４が配設されている。すなわち、二つの
ＭＯＳ構造によりターンオフが行なえるように変形され
ている。
【００４７】図１３は、本発明の第８の実施例に係る絶
縁ゲート型電力用半導体素子の断面図である。これも図
１１のＭＣＴの一部を変形したもので、カソード電極４
２の下部がｎ型拡散層３４で完全に覆われないように
し、更に、ｎ型拡散層３５の表面からｐ+ 型拡散層３７
の表面にまたがるフローティング電極４４ａを設けると
いう変更がなされている。すなわち、フローティング電
極４４ａの部分でキャリア交換が行なわれるようになっ
ている。
縁ゲート型電力用半導体素子の断面図である。これも図
１１のＭＣＴの一部を変形したもので、カソード電極４
２の下部がｎ型拡散層３４で完全に覆われないように
し、更に、ｎ型拡散層３５の表面からｐ+ 型拡散層３７
の表面にまたがるフローティング電極４４ａを設けると
いう変更がなされている。すなわち、フローティング電
極４４ａの部分でキャリア交換が行なわれるようになっ
ている。
【００４８】図１４は、本発明の第９の実施例に係る絶
縁ゲート型電力用半導体素子の断面図である。これは図
１２のＭＣＴの一部を変形したもので、図１３のＭＣＴ
の場合と同様にカソード電極４２の下部がｎ型拡散層３
４で完全に覆われないようになっている。
縁ゲート型電力用半導体素子の断面図である。これは図
１２のＭＣＴの一部を変形したもので、図１３のＭＣＴ
の場合と同様にカソード電極４２の下部がｎ型拡散層３
４で完全に覆われないようになっている。
【００４９】図１５は、本発明の第１０の実施例に係る
絶縁ゲート型電力用半導体素子の断面図である。これは
図１３のＭＣＴの一部を変形したもので、ｎ型ベース層
３２とｎ型エミッタ層３６とが接合した構造になってい
る。このため、ｐ+ 型拡散層３７とｐ型エミッタ層３１
とをピンチオフさせることが可能となり、さらなるター
ンオフ能力の向上が図れる。
絶縁ゲート型電力用半導体素子の断面図である。これは
図１３のＭＣＴの一部を変形したもので、ｎ型ベース層
３２とｎ型エミッタ層３６とが接合した構造になってい
る。このため、ｐ+ 型拡散層３７とｐ型エミッタ層３１
とをピンチオフさせることが可能となり、さらなるター
ンオフ能力の向上が図れる。
【００５０】図１６は、本発明の第１１の実施例に係る
絶縁ゲート型電力用半導体素子の断面図である。これは
本発明をＥＳＴに適用した例である。
絶縁ゲート型電力用半導体素子の断面図である。これは
本発明をＥＳＴに適用した例である。
【００５１】ｐ型エミッタ層３１の表面にはｎ型ベース
層３２が選択的に形成され、このｎ型ベース層３２の表
面にはｐ型ベース層３３およびｎ型エミッタ層３６が選
択的に形成され、更に、ｐ型ベース層３３の表面からｎ
型ベース層３２の表面にかけてはｎ型拡散層４５が選択
的に形成されている。また、ｎ型エミッタ層３６とｎ型
拡散層４５との間のｐ型ベース層３３上にはゲート酸化
膜４６を介してオン用ゲート電極４７が配設されてい
る。そして、このオン用ゲート電極４７の下部のｐ型ベ
ース層３３内にはアンドープＳｉＧｅ混晶層４０が形成
されている。
層３２が選択的に形成され、このｎ型ベース層３２の表
面にはｐ型ベース層３３およびｎ型エミッタ層３６が選
択的に形成され、更に、ｐ型ベース層３３の表面からｎ
型ベース層３２の表面にかけてはｎ型拡散層４５が選択
的に形成されている。また、ｎ型エミッタ層３６とｎ型
拡散層４５との間のｐ型ベース層３３上にはゲート酸化
膜４６を介してオン用ゲート電極４７が配設されてい
る。そして、このオン用ゲート電極４７の下部のｐ型ベ
ース層３３内にはアンドープＳｉＧｅ混晶層４０が形成
されている。
【００５２】このように構成されたＥＳＴによれば、オ
ン用ゲート電極４７の下部にｐ型ベース層３３とアンド
ープＳｉＧｅ混晶層４０とでヘテロ接合のバンド不連続
体が構成されているので、ターンオン能力の向上が図れ
る。
ン用ゲート電極４７の下部にｐ型ベース層３３とアンド
ープＳｉＧｅ混晶層４０とでヘテロ接合のバンド不連続
体が構成されているので、ターンオン能力の向上が図れ
る。
【００５３】図１７は、本発明の第１２の実施例に係る
絶縁ゲート型電力用半導体素子の断面図である。これは
図１６のＥＳＴを一部変形したもので、ｎ型ベース層３
２とｎ型拡散層４５とが接しない構造になっている。
絶縁ゲート型電力用半導体素子の断面図である。これは
図１６のＥＳＴを一部変形したもので、ｎ型ベース層３
２とｎ型拡散層４５とが接しない構造になっている。
【００５４】図１８は、本発明の第１３の実施例に係る
絶縁ゲート型電力用半導体素子の断面図である。これは
図１７のＥＳＴを一部変形したＥＳＴで、ｎ型ベース層
３２がチャネル領域まで延びた構造になっている。この
ように構成されたＥＳＴによれば、図１７のそれよりも
正孔が逃げ難くなるので、ターンオン能力のさらなる向
上が図れる。
絶縁ゲート型電力用半導体素子の断面図である。これは
図１７のＥＳＴを一部変形したＥＳＴで、ｎ型ベース層
３２がチャネル領域まで延びた構造になっている。この
ように構成されたＥＳＴによれば、図１７のそれよりも
正孔が逃げ難くなるので、ターンオン能力のさらなる向
上が図れる。
【００５５】図１９は、本発明の第１４の実施例に係る
絶縁ゲート型電力用半導体素子の断面図である。これは
本発明をＭＣＴに適用した例で、先に説明したＭＣＴと
異なる点は、ターンオフをｐ型ＭＯＳ構造により行なっ
ていることにある。ｐｎｐｎサイリスタ構造はｐ型エミ
ッタ層３１，ｎ型ベース層３２，ｐ型ベース層３３およ
びｎ型エミッタ層３６で構成され、このｎ型エミッタ層
３６の表面にはｐ型拡散層４８，４９が選択的に形成さ
れている。また、ｐ型ベース層３３とｐ型拡散層４８と
の間のｎ型エミッタ層３６上にはゲート酸化膜３８ｂを
介してオフゲート電極３９ｂが配設されている。同様に
ｐ型ベース層３３とｐ型拡散層４９との間のｎ型エミッ
タ層３６上にはゲート酸化膜３８ｃを介してオフゲート
電極３９ｃが配設されている。このように構成されたＭ
ＣＴでも先に説明したＭＣＴと同様な効果が得られる。
絶縁ゲート型電力用半導体素子の断面図である。これは
本発明をＭＣＴに適用した例で、先に説明したＭＣＴと
異なる点は、ターンオフをｐ型ＭＯＳ構造により行なっ
ていることにある。ｐｎｐｎサイリスタ構造はｐ型エミ
ッタ層３１，ｎ型ベース層３２，ｐ型ベース層３３およ
びｎ型エミッタ層３６で構成され、このｎ型エミッタ層
３６の表面にはｐ型拡散層４８，４９が選択的に形成さ
れている。また、ｐ型ベース層３３とｐ型拡散層４８と
の間のｎ型エミッタ層３６上にはゲート酸化膜３８ｂを
介してオフゲート電極３９ｂが配設されている。同様に
ｐ型ベース層３３とｐ型拡散層４９との間のｎ型エミッ
タ層３６上にはゲート酸化膜３８ｃを介してオフゲート
電極３９ｃが配設されている。このように構成されたＭ
ＣＴでも先に説明したＭＣＴと同様な効果が得られる。
【００５６】図２０は本発明の第１５の実施例に係る絶
縁ゲート型電力用半導体素子の断面図である。これは図
１９のＭＣＴにＩＧＢＴの機能を付加したものである。
縁ゲート型電力用半導体素子の断面図である。これは図
１９のＭＣＴにＩＧＢＴの機能を付加したものである。
【００５７】ｎ型ベース層３２の表面にはｐ型ベース層
３３が選択的に形成されている。このｐ型ベース層３３
の表面にはｎ型エミッタ層３６，ｎ型拡散層５０が選択
的に形成され、更に、ｐ型拡散層４８がｎ型エミッタ層
３６の表面に選択的に形成されている。ｐ型拡散層４８
からｎ型拡散層５０にまたがる領域上にはゲート酸化膜
５１を介してゲート電極５２が配設され、ｐ型ＭＯＳ構
造が形成されている。また、ｎ型拡散層５０からｐ型ベ
ース層３３にまたがる領域上にはカソード電極４２に接
続された電極５３が配設されている。
３３が選択的に形成されている。このｐ型ベース層３３
の表面にはｎ型エミッタ層３６，ｎ型拡散層５０が選択
的に形成され、更に、ｐ型拡散層４８がｎ型エミッタ層
３６の表面に選択的に形成されている。ｐ型拡散層４８
からｎ型拡散層５０にまたがる領域上にはゲート酸化膜
５１を介してゲート電極５２が配設され、ｐ型ＭＯＳ構
造が形成されている。また、ｎ型拡散層５０からｐ型ベ
ース層３３にまたがる領域上にはカソード電極４２に接
続された電極５３が配設されている。
【００５８】このように構成された絶縁ゲート型電力用
半導体素子によれば、ｐ型エミッタ層３１，ｎ型ベース
層３２，ｐ型ベース層３３，ｎ型エミッタ層３６，ｐ型
拡散層４８，アンドープＳｉＧｅ混晶層４０，ｐ型ＭＯ
Ｓ構造，カソード電極４２およびアノード電極４３で図
１９のＭＣＴが形成され、更に、ｐ型エミッタ層３１，
ｎ型ベース層３２，ｐ型ベース層３３，ｎ型エミッタ層
３６，ｎ型不純物層５０，ｐ型ＭＯＳ構造，カソード電
極４２およびアノード電極４３でＩＧＢＴが形成されて
いるので、図１９のＭＣＴよりもターンオン能力が高く
なる。
半導体素子によれば、ｐ型エミッタ層３１，ｎ型ベース
層３２，ｐ型ベース層３３，ｎ型エミッタ層３６，ｐ型
拡散層４８，アンドープＳｉＧｅ混晶層４０，ｐ型ＭＯ
Ｓ構造，カソード電極４２およびアノード電極４３で図
１９のＭＣＴが形成され、更に、ｐ型エミッタ層３１，
ｎ型ベース層３２，ｐ型ベース層３３，ｎ型エミッタ層
３６，ｎ型不純物層５０，ｐ型ＭＯＳ構造，カソード電
極４２およびアノード電極４３でＩＧＢＴが形成されて
いるので、図１９のＭＣＴよりもターンオン能力が高く
なる。
【００５９】図２１は本発明の第１６の実施例に係る絶
縁ゲート型電力用半導体素子の断面図である。これは図
１７のＥＳＴを一部変形したもので、ＭＣＴおよびＩＧ
ＢＴをそれぞれ別のゲート電極５２ａおよびゲート電極
５２ｂで制御できるようになっている。
縁ゲート型電力用半導体素子の断面図である。これは図
１７のＥＳＴを一部変形したもので、ＭＣＴおよびＩＧ
ＢＴをそれぞれ別のゲート電極５２ａおよびゲート電極
５２ｂで制御できるようになっている。
【００６０】図２２は本発明の第１７の実施例に係る絶
縁ゲート型電力用半導体素子の断面図である。これは本
発明をＭＣＴに適用した例で、図示の如くにｐ型ベース
層３３，ｎ型エミッタ層３６の表面にそれぞれｎ型拡散
層５４，ｐ型拡散層５５を形成し、更に、このｐ型拡散
層５５上に電極５６を設けることにより、一つのゲート
電極５３でｐ型ＭＯＳ構造とｎ型ＭＯＳ構造が構築され
たＭＣＴである。
縁ゲート型電力用半導体素子の断面図である。これは本
発明をＭＣＴに適用した例で、図示の如くにｐ型ベース
層３３，ｎ型エミッタ層３６の表面にそれぞれｎ型拡散
層５４，ｐ型拡散層５５を形成し、更に、このｐ型拡散
層５５上に電極５６を設けることにより、一つのゲート
電極５３でｐ型ＭＯＳ構造とｎ型ＭＯＳ構造が構築され
たＭＣＴである。
【００６１】図２３は本発明の第１８の実施例に係る絶
縁ゲート型電力用半導体素子の断面図である。これは図
２０の絶縁ゲート型電力用半導体素子の場合と同様に、
図２２のＭＣＴにＩＧＢＴの機能を付加したものであ
る。ＩＧＢＴの制御はｐ型ベース層３３上にゲート酸化
膜５９を介して配設されたゲート電極５８に印加する電
圧により行なわれる。
縁ゲート型電力用半導体素子の断面図である。これは図
２０の絶縁ゲート型電力用半導体素子の場合と同様に、
図２２のＭＣＴにＩＧＢＴの機能を付加したものであ
る。ＩＧＢＴの制御はｐ型ベース層３３上にゲート酸化
膜５９を介して配設されたゲート電極５８に印加する電
圧により行なわれる。
【００６２】図２４は本発明の第１９の実施例に係る絶
縁ゲート型電力用半導体素子の断面図である。これは図
２３の絶縁ゲート型電力用半導体素子を一部変形したも
ので、電極５３，５６を用いずにカソード電極４２に対
して電気的に浮いたｎ型拡散層６０を用いて同一機能を
実現している。
縁ゲート型電力用半導体素子の断面図である。これは図
２３の絶縁ゲート型電力用半導体素子を一部変形したも
ので、電極５３，５６を用いずにカソード電極４２に対
して電気的に浮いたｎ型拡散層６０を用いて同一機能を
実現している。
【００６３】図２５は本発明の第２０の実施例に係る絶
縁ゲート型電力用半導体素子の断面図である。これは本
発明を横型ＭＣＴに適用した例である。
縁ゲート型電力用半導体素子の断面図である。これは本
発明を横型ＭＣＴに適用した例である。
【００６４】図中、６１はシリコン基板を示しており、
このシリコン基板６１上にはシリコン酸化膜６２が設け
られている。このシリコン酸化膜６２上にはｎ型ベース
層６３が接しており、その表面にはｐ型エミッタ層６
４，ｐ型ベース層６５が選択的に形成されている。更
に、ｐ型ベース層６５の表面にはｎ型エミッタ層６６が
選択的に形成され、このｎ型エミッタ層６６の表面には
ｐ型拡散層６７が選択的に形成されている。また、ｎ型
エミッタ層６６，ｐ型ベース層６５上にはゲート酸化膜
６８を介してゲート電極６９が配設され、このゲート電
極６９の下部のｎ型エミッタ層６６内にはアンドープＳ
ｉＧｅ混晶層７０が設けられている。そして、ｐ型エミ
ッタ層６４，ｎ型エミッタ層６６上にはそれぞれカソー
ド電極７１，アノード電極７２が配設されている。
このシリコン基板６１上にはシリコン酸化膜６２が設け
られている。このシリコン酸化膜６２上にはｎ型ベース
層６３が接しており、その表面にはｐ型エミッタ層６
４，ｐ型ベース層６５が選択的に形成されている。更
に、ｐ型ベース層６５の表面にはｎ型エミッタ層６６が
選択的に形成され、このｎ型エミッタ層６６の表面には
ｐ型拡散層６７が選択的に形成されている。また、ｎ型
エミッタ層６６，ｐ型ベース層６５上にはゲート酸化膜
６８を介してゲート電極６９が配設され、このゲート電
極６９の下部のｎ型エミッタ層６６内にはアンドープＳ
ｉＧｅ混晶層７０が設けられている。そして、ｐ型エミ
ッタ層６４，ｎ型エミッタ層６６上にはそれぞれカソー
ド電極７１，アノード電極７２が配設されている。
【００６５】このように構成された横型ＭＣＴでは、ア
ンドープＳｉＧｅ混晶層７０，ｎ型エミッタ層６６によ
りゲート酸化膜６８から離れたところにヘテロ接合のバ
ンド不連続体が形成されているので、いままでの実施例
の場合と同様にオン抵抗等の素子特性が改善される。
ンドープＳｉＧｅ混晶層７０，ｎ型エミッタ層６６によ
りゲート酸化膜６８から離れたところにヘテロ接合のバ
ンド不連続体が形成されているので、いままでの実施例
の場合と同様にオン抵抗等の素子特性が改善される。
【００６６】図２６は本発明の第２１の実施例に係る絶
縁ゲート型電力用半導体素子の断面図である。これは図
２５の横型ＭＣＴを一部変形したもので、図示の如くに
ｐ+型拡散層７３，ｎ型拡散層７４，ゲート酸化膜７
６，ゲート電極７７および電極７５を設けて、正孔をｐ
+ 型拡散層７３，ｐ+ 型拡散層６７ａを介してカソード
電極７２に排出させ、耐圧の向上を図っている。
縁ゲート型電力用半導体素子の断面図である。これは図
２５の横型ＭＣＴを一部変形したもので、図示の如くに
ｐ+型拡散層７３，ｎ型拡散層７４，ゲート酸化膜７
６，ゲート電極７７および電極７５を設けて、正孔をｐ
+ 型拡散層７３，ｐ+ 型拡散層６７ａを介してカソード
電極７２に排出させ、耐圧の向上を図っている。
【００６７】図２７は本発明の第２２の実施例に係る絶
縁ゲート型電力用半導体素子の断面図である。これはｎ
型エミッタ層６６からの電子を、ゲート電極６９の下部
に形されるチャネル，ｎ型拡散層７８，フローティング
電極７９，ｐ型ベース層６５の経路を介して、ｎ- 型ベ
ース層６３ａに電子を注入するタイプものに本発明を適
用した例である。
縁ゲート型電力用半導体素子の断面図である。これはｎ
型エミッタ層６６からの電子を、ゲート電極６９の下部
に形されるチャネル，ｎ型拡散層７８，フローティング
電極７９，ｐ型ベース層６５の経路を介して、ｎ- 型ベ
ース層６３ａに電子を注入するタイプものに本発明を適
用した例である。
【００６８】
【発明の効果】以上詳述したように本発明によれば、シ
リコン層とシリコン酸化膜との界面から離れたシリコン
層内に、シリコンと、格子定数がシリコンと異なる半導
体とからなるバンド不連続体を設けているため、チャネ
ル形成時にチャネル領域内のキャリアが前記バンド不連
続部に閉じ込められ、キャリアの散乱が起こり難くな
り、キャリアの移動度が大きくなる。したがって、チャ
ネル抵抗に起因するオン抵抗の低減化が図られ、相互コ
ンダクタンスが改善される。
リコン層とシリコン酸化膜との界面から離れたシリコン
層内に、シリコンと、格子定数がシリコンと異なる半導
体とからなるバンド不連続体を設けているため、チャネ
ル形成時にチャネル領域内のキャリアが前記バンド不連
続部に閉じ込められ、キャリアの散乱が起こり難くな
り、キャリアの移動度が大きくなる。したがって、チャ
ネル抵抗に起因するオン抵抗の低減化が図られ、相互コ
ンダクタンスが改善される。
【図１】本発明の第１の実施例に係る絶縁ゲート型電力
用半導体素子の前半の製造方法を示す工程断面図。
用半導体素子の前半の製造方法を示す工程断面図。
【図２】本発明の第１の実施例に係る絶縁ゲート型電力
用半導体素子の中半の製造方法を示す工程断面図。
用半導体素子の中半の製造方法を示す工程断面図。
【図３】本発明の第１の実施例に係る絶縁ゲート型電力
用半導体素子の後半の製造方法を示す工程断面図。
用半導体素子の後半の製造方法を示す工程断面図。
【図４】本発明のＤＭＯＳＦＥＴの相互コンダクタンス
を従来のＤＭＯＳＦＥＴのそれと比較して示す図。
を従来のＤＭＯＳＦＥＴのそれと比較して示す図。
【図５】本発明のＤＭＯＳＦＥＴのゲート構造のエネル
ギーバンド図。
ギーバンド図。
【図６】本発明の第１の実施例に係るＤＭＯＳＦＥＴの
変形例を説明するための図。
変形例を説明するための図。
【図７】本発明の第２の実施例に係る絶縁ゲート型電力
用半導体素子の断面図。
用半導体素子の断面図。
【図８】本発明の第３の実施例に係る絶縁ゲート型電力
用半導体素子の断面図。
用半導体素子の断面図。
【図９】本発明の第４の実施例に係る絶縁ゲート型電力
用半導体素子の断面図。
用半導体素子の断面図。
【図１０】本発明の第５の実施例に係る絶縁ゲート型電
力用半導体素子の断面図。
力用半導体素子の断面図。
【図１１】本発明の第６の実施例に係る絶縁ゲート型電
力用半導体素子の断面図。
力用半導体素子の断面図。
【図１２】本発明の第７の実施例に係る絶縁ゲート型電
力用半導体素子の断面図。
力用半導体素子の断面図。
【図１３】本発明の第８の実施例に係る絶縁ゲート型電
力用半導体素子の断面図。
力用半導体素子の断面図。
【図１４】本発明の第９の実施例に係る絶縁ゲート型電
力用半導体素子の断面図。
力用半導体素子の断面図。
【図１５】本発明の第１０の実施例に係る絶縁ゲート型
電力用半導体素子の断面図。
電力用半導体素子の断面図。
【図１６】本発明の第１１の実施例に係る絶縁ゲート型
電力用半導体素子の断面図。
電力用半導体素子の断面図。
【図１７】本発明の第１２の実施例に係る絶縁ゲート型
電力用半導体素子の断面図。
電力用半導体素子の断面図。
【図１８】本発明の第１３の実施例に係る絶縁ゲート型
電力用半導体素子の断面図。
電力用半導体素子の断面図。
【図１９】本発明の第１４の実施例に係る絶縁ゲート型
電力用半導体素子の断面図。
電力用半導体素子の断面図。
【図２０】本発明の第１５の実施例に係る絶縁ゲート型
電力用半導体素子の断面図。
電力用半導体素子の断面図。
【図２１】本発明の第１６の実施例に係る絶縁ゲート型
電力用半導体素子の断面図。
電力用半導体素子の断面図。
【図２２】本発明の第１７の実施例に係る絶縁ゲート型
電力用半導体素子の断面図。
電力用半導体素子の断面図。
【図２３】本発明の第１８の実施例に係る絶縁ゲート型
電力用半導体素子の断面図。
電力用半導体素子の断面図。
【図２４】本発明の第１９の実施例に係る絶縁ゲート型
電力用半導体素子の断面図。
電力用半導体素子の断面図。
【図２５】本発明の第２０の実施例に係る絶縁ゲート型
電力用半導体素子の断面図。
電力用半導体素子の断面図。
【図２６】本発明の第２１の実施例に係る絶縁ゲート型
電力用半導体素子の断面図。
電力用半導体素子の断面図。
【図２７】本発明の第２２の実施例に係る絶縁ゲート型
電力用半導体素子の断面図。
電力用半導体素子の断面図。
【図２８】ＤＭＯＳＦＥＴのオン抵抗を説明するための
図。
図。
【図２９】パラメータとしてセルサイズを選んだ場合の
セルピッチとオン抵抗との関係を示す図。
セルピッチとオン抵抗との関係を示す図。
【図３０】パラメータとしてゲート酸化膜の厚さを選ん
だ場合のセルピッチとオン抵抗との関係を示す図
だ場合のセルピッチとオン抵抗との関係を示す図
【図３１】パラメータとして移動度を選んだ場合のセル
ピッチとオン抵抗との関係を示す図
ピッチとオン抵抗との関係を示す図
１…ｐ+ 型シリコン基板、２…ｐ+ 型シリコン層（シリ
コン層）、３…ｎ+ 型シリコン層、４…アンドープＳｉ
Ｇｅ混晶層（バンド不連続体）、５…ｎ型シリコン層、
６…ゲート酸化膜（シリコン酸化膜）、７…シリコン窒
化膜、８…ポリシリコンゲート電極、９…フォトレジス
トパターン、１０…ｎ+ 型拡散層、１１…フォトレジス
トパターン、１２…ｐ+ 型拡散層、１３…酸化膜、１４
…ソース電極、１５…ドレイン電極、１６…ｐ型バッフ
ァ層、１７…埋め込みポリシリコン、１８…ｎ型シリコ
ン基板、１９，２０…ｎ+ 型埋め込み分離層、２１…ｐ
+型埋め込み分離層、２２…酸化膜、２３…コンタクト
層、２４…ｐ型シリコン基板、２５，２６…酸化膜、２
７…ポリシリコン、３１…ｐ型エミッタ層、３２…ｎ型
ベース層、３３…ｐ型ベース層、３４…ｎ型拡散層、３
５，３６…ｎ型エミッタ層、３７…ｐ型拡散層、３８…
ゲート酸化膜、３９…オン用ゲート電極、４０…アンド
ープＳｉＧｅ混晶層、４１…オン用電極、４２…カソー
ド電極、４３…アノード電極、４４…フローティング電
極、４５…ｎ型拡散層、４６…ゲート酸化膜、４７…オ
ン用ゲート電極、４８，４９…ｐ型拡散層、５０…ｎ型
拡散層、５１…ゲート酸化膜、５２…ゲート電極、５３
…電極、５４…ｎ型拡散層、５５…ｐ型拡散層、５６…
電極、５７…ｐ型拡散層、５８…ゲート電極、５９…ゲ
ート酸化膜、６０…ｎ型拡散層、６１…シリコン基板、
６２…シリコン酸化膜、６３…ｎ型ベース層、６４…ｐ
型エミッタ層、６５…ｐ型ベース層、６６…ｎ型エミッ
タ層、６７…ｐ型拡散層、６８…ゲート酸化膜、６９…
ゲート電極、７０…アンドープＳｉＧｅ混晶層、７１…
アノード電極、７２…カソード電極、７３…ｐ+ 型拡散
層、７４…ｎ型拡散層、７５…電極、７６…ゲート酸化
膜、７７…ゲート電極、７８…ｎ型拡散層、７９…フロ
ーティング電極。
コン層）、３…ｎ+ 型シリコン層、４…アンドープＳｉ
Ｇｅ混晶層（バンド不連続体）、５…ｎ型シリコン層、
６…ゲート酸化膜（シリコン酸化膜）、７…シリコン窒
化膜、８…ポリシリコンゲート電極、９…フォトレジス
トパターン、１０…ｎ+ 型拡散層、１１…フォトレジス
トパターン、１２…ｐ+ 型拡散層、１３…酸化膜、１４
…ソース電極、１５…ドレイン電極、１６…ｐ型バッフ
ァ層、１７…埋め込みポリシリコン、１８…ｎ型シリコ
ン基板、１９，２０…ｎ+ 型埋め込み分離層、２１…ｐ
+型埋め込み分離層、２２…酸化膜、２３…コンタクト
層、２４…ｐ型シリコン基板、２５，２６…酸化膜、２
７…ポリシリコン、３１…ｐ型エミッタ層、３２…ｎ型
ベース層、３３…ｐ型ベース層、３４…ｎ型拡散層、３
５，３６…ｎ型エミッタ層、３７…ｐ型拡散層、３８…
ゲート酸化膜、３９…オン用ゲート電極、４０…アンド
ープＳｉＧｅ混晶層、４１…オン用電極、４２…カソー
ド電極、４３…アノード電極、４４…フローティング電
極、４５…ｎ型拡散層、４６…ゲート酸化膜、４７…オ
ン用ゲート電極、４８，４９…ｐ型拡散層、５０…ｎ型
拡散層、５１…ゲート酸化膜、５２…ゲート電極、５３
…電極、５４…ｎ型拡散層、５５…ｐ型拡散層、５６…
電極、５７…ｐ型拡散層、５８…ゲート電極、５９…ゲ
ート酸化膜、６０…ｎ型拡散層、６１…シリコン基板、
６２…シリコン酸化膜、６３…ｎ型ベース層、６４…ｐ
型エミッタ層、６５…ｐ型ベース層、６６…ｎ型エミッ
タ層、６７…ｐ型拡散層、６８…ゲート酸化膜、６９…
ゲート電極、７０…アンドープＳｉＧｅ混晶層、７１…
アノード電極、７２…カソード電極、７３…ｐ+ 型拡散
層、７４…ｎ型拡散層、７５…電極、７６…ゲート酸化
膜、７７…ゲート電極、７８…ｎ型拡散層、７９…フロ
ーティング電極。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−3366（ＪＰ，Ａ) 特開 平４−320063（ＪＰ，Ａ) 特開 平４−372172（ＪＰ，Ａ) 特開 平４−229657（ＪＰ，Ａ) 特開 平１−122169（ＪＰ，Ａ) 特開 昭64−61940（ＪＰ，Ａ) 特開 平５−235334（ＪＰ，Ａ) 特開 昭61−80857（ＪＰ，Ａ) 特開 平５−183153（ＪＰ，Ａ) 特開 平５−183154（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/749 H01L 29/74 H01L 29/78 652 H01L 29/786
Claims (1)
- 【請求項１】第１導電型ベース層と、 前記第１導電型ベース層の表面に選択的に形成された第
１の第２導電型ベース層と、 前記第２導電型ベース層の表面に選択的に形成された第
１の第１導電型エミッタ層と、 前記第１導電型ベース層の表面に前記第１の第２導電型
ベース層と向き合うように選択的に形成された第２の第
２導電型ベース層と、 前記第２の第２導電型ベース層の表面に選択的に形成さ
れた第２の第１導電型エミッタ層と、 前記第１、第２の第１導電型エミッタ層で挟まれた領域
上にシリコン酸化膜を介して設けられたゲート電極と、 前記第１導電型ベース層および前記第１、第２の第２導
電型ベース層内に、前記第１、第２の第１導電型エミッ
タ層間を繋ぐように設けられた 格子定数がシリコンと異
なる半導体のバンド不連続体と、 前記第１導電型ベース層の裏面に設けられた第２導電型
エミッタ層と を具備してなることを特徴とする絶縁ゲー
ト型電力用半導体素子。
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| JP05224693A JP3285997B2 (ja) | 1993-03-12 | 1993-03-12 | 絶縁ゲート型電力用半導体素子 |
Applications Claiming Priority (1)
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| JP05224693A JP3285997B2 (ja) | 1993-03-12 | 1993-03-12 | 絶縁ゲート型電力用半導体素子 |
Publications (2)
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|---|---|
| JPH06268208A JPH06268208A (ja) | 1994-09-22 |
| JP3285997B2 true JP3285997B2 (ja) | 2002-05-27 |
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ID=12909374
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05224693A Expired - Fee Related JP3285997B2 (ja) | 1993-03-12 | 1993-03-12 | 絶縁ゲート型電力用半導体素子 |
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| JP (1) | JP3285997B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (3)
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-
1993
- 1993-03-12 JP JP05224693A patent/JP3285997B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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