JPH0621468A - 絶縁ゲート型半導体装置 - Google Patents

絶縁ゲート型半導体装置

Info

Publication number
JPH0621468A
JPH0621468A JP4194917A JP19491792A JPH0621468A JP H0621468 A JPH0621468 A JP H0621468A JP 4194917 A JP4194917 A JP 4194917A JP 19491792 A JP19491792 A JP 19491792A JP H0621468 A JPH0621468 A JP H0621468A
Authority
JP
Japan
Prior art keywords
region
trench
semiconductor region
base region
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4194917A
Other languages
English (en)
Inventor
Kazuaki Suzuki
一昭 鈴木
Original Assignee
Toshiba Corp
株式会社東芝
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, 株式会社東芝 filed Critical Toshiba Corp
Priority to JP4194917A priority Critical patent/JPH0621468A/ja
Publication of JPH0621468A publication Critical patent/JPH0621468A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843Source or drain regions of field-effect devices
    • H01L29/0847Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843Source or drain regions of field-effect devices
    • H01L29/0847Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873Drain regions
    • H01L29/0878Impurity concentration or distribution

Abstract

(57)【要約】 【目的】半導体基板の表面層に形成されたN+ ソース領
域の表面から縦方向に該領域およびPベース領域を貫通
しNドレイン領域内に止まる溝を掘り、溝の側壁に沿っ
てチャネルを形成する従来のトレンチ型縦型MOSFE
Tは、ベース領域とソース領域の横方向の拡散差で基板
主面に沿ったチャネルを形成する二重拡散型縦型MOS
FETに比較して高集積性を有するが、ドレイン耐圧が
劣るという課題がある。 【構成】従来のトレンチ型縦型MOSFETは、ゲート
電極を埋めこんだ溝を高電位のNドレイン領域内に終端
させたため溝の底部に電界が集中し耐圧を劣化させた
が、本発明では、溝を低電位のPベース領域内に終端す
るようにし、溝の底部と直下のNドレイン領域とをつな
ぐN領域を設ける構造とし課題を解決した。

Description

【発明の詳細な説明】

【0001】

【産業上の利用分野】本発明は、縦型MOSFETやI
GBT等の絶縁ゲート型半導体装置に関するもので、特
に基板に掘られた溝の側壁に沿った縦方向にチャネルを
形成するMOS構造を有する半導体装置に使用されるも
のである。

【0002】

【従来の技術】主電流が半導体チップの厚さ方向に流れ
る縦型MOSFETの構造として、現在は二重拡散型が
一般的である。

【0003】図5は、このようなNチャネル二重拡散型
縦型MOSFETの従来例の断面図である。同図におい
て、半導体基板10は、N+ シリコン基体10aおよび
-エピタキシャル層10bから成り、このMOSFE
Tのドレイン領域を形成する。基板10の主表面に熱酸
化膜を形成し、その上にポリシリコン膜を堆積した後、
パターニングしてゲート酸化膜13およびポリシリコン
ゲート電極14をそれぞれ形成する。次にゲート電極1
4をマスクとして、P型およびN型の不純物をそれぞれ
拡散してPベース領域11およびN+ ソース領域12を
形成する。チャネル領域18はPベース領域11の表面
近傍に形成されるが、チャネル長が領域11および12
の横方向の拡散距離の差によって決められることが特徴
となっている。符号15は層間絶縁膜、符号16および
17はそれぞれソース電極膜およびドレイン電極膜であ
る。

【0004】このような構造、すなわちチャネル領域1
8が基板表面の横方向に形成される構造では、集積度を
あげるためゲート電極14の幅Lg を縮めるには限界が
生じる。

【0005】そこでチップの厚さ方向にチャネルを形成
するようにしたのが図6に示すトレンチ型縦型MOSF
ETである。同図においてシリコン基板10へ、Pベー
ス領域21およびN+ ソース領域22を拡散形成した
後、N+ ソース領域22の表面から該領域22およびP
ベース領域21を貫き、N- エピタキシャル層10bに
達する溝を形成する。溝の内面には、ゲート酸化膜23
が形成され、ポリシリコンゲート電極24で埋められ
る。この構造ではチャネル領域28は、溝の側壁に沿っ
て縦方向に形成される。シリコン基板10は、このMO
SFETのドレイン領域となる。

【0006】このような構造ではチャネル領域が縦方向
に形成されるため、図5に示す二重拡散型縦型MOSF
ETのLg に対しチャネル形成に必要なチップの横幅は
大幅に縮少することが可能で、チップ表面の単位面積当
たりのチャネル幅を増加することができる。

【0007】このようにトレンチ型縦型MOSFETは
高集積化が可能な構造であるが、欠点としてドレイン・
ソース間の耐圧が、図5に示す二重拡散型縦型MOSF
ETほど得られないという問題が生じた。

【0008】

【発明が解決しようとする課題】これまで述べたよう
に、図6に示すトレンチ型縦型MOSFETは、図5に
示す二重拡散型縦型MOSFETに比較して、高集積化
が可能な構造であるが、ドレイン・ソース間の耐圧がそ
れほど得られない。なお上記トレンチ型縦型MOSFE
Tとほぼ等しいMOS構造を有するIGBT等の半導体
装置においても同様の課題がある。

【0009】本発明の目的は、前記トレンチ型縦型MO
S構造の半導体装置の高集積性を有するとともに、さら
に図5に例示した二重拡散型縦型MOSFETとほぼ同
程度の高耐圧特性を有する絶縁ゲート型半導体装置を提
供することである。

【0010】

【課題を解決するための手段】本発明の絶縁ゲート型半
導体装置は、半導体基板(図1で使用する名称、シリコ
ン基板30)に形成される一導電型の第1半導体領域
(N- ドレイン領域30b)と、第1半導体領域に連接
するとともに前記基板の一方の主表面に露出する反対導
電型の第2半導体領域(Pベース領域31)と、第2半
導体領域の前記主表面から選択的に拡散形成される一導
電型の第3半導体領域(N+ ソース領域32)と、第3
半導体領域の表面から前記基板の厚さ方向に向かって掘
られ第3半導体領域を貫き第2半導体領域内で止まる溝
と、絶縁膜(ゲート酸化膜33)を介して前記溝の内面
に対向して埋め込まれたゲート電極(ポリシリコンゲー
ト電極34)と、前記溝の底部から直下の第1半導体領
域につながる一導電型の第4半導体領域(Nドレイン領
域39)とを具備することを特徴とするものである。

【0011】

【作用】一般にMOSFETのドレイン・ソース間の耐
圧は、ソース電極、ゲート電極およびベース領域を同一
電位(OV)としたピンチオフ状態で、ドレイン電極に
正または負の高電圧を印加したときの耐電圧であらわ
す。前述の従来のトレンチ型縦型MOSFET(図6)
が二重拡散型縦型MOSFET(図5)ほどのドレイン
・ソース間耐圧が得られない原因は、溝の底部に電界が
集中するためと考えられ、高耐圧素子を実現するために
は、溝の底部の電界を緩和する構造が必要である。

【0012】本発明においては、ゲート電極を埋めこん
だ溝を、これとほぼ同電位のベース領域内に終端するよ
うにした。このためバイアス印加時の第2半導体領域と
第1半導体領域とのPN接合により形成される空乏層の
形状は、よりなだらかとなり、溝底部の電界集中がなく
なり、ドレイン・ソース間の耐圧を従来の二重拡散型縦
型MOSFETにほぼ等しくすることができる。

【0013】

【実施例】本発明の絶縁ゲート型半導体装置の実施例と
して、Nチャネルトレンチ型縦型MOSFETを取り上
げ、図面を参照して以下説明する。

【0014】図1は、該MOSFETの断面図である。
シリコン基板30は、N+ シリコン基体30aと、その
上に堆積されたN- エピタキシャル層(第1半導体領
域)30bとから成る。該MOSFETは、(a)N-
エピタキシャル層(第1半導体領域)30bと、(b)
この実施例の特徴であるが、底部がN- エピタキシャル
層30bと平坦な接合を形成するとともに頂部が基板3
0の主表面に露出するPベース領域(第2半導体領域)
31と、(c)Pベース領域31の表面層に選択的に形
成されるN+ ソース領域(第3半導体領域)32と、
(d)N+ ソース領域32の表面から基板30の厚さ方
向に向かって掘られ、N+ ソース領域32を貫きPベー
ス領域31内で止まる溝40と、(e)ゲート酸化膜3
3を介し溝40の内面に対向して埋め込まれるポリシリ
コンから成るゲート電極34と、(f)溝40の底部か
ら直下のN- エピタキシャル層30bにつながるNドレ
イン領域(第4半導体領域)39を具備するこことを特
徴としている。上記構成でチヤネル領域38は溝40の
側壁に沿って基板の厚さ方向に形成され、またN- エピ
タキシャル層30bおよびN+ シリコン基体30aはN
ドレイン領域39とともに、このMOSFETのドレイ
ン領域を形成する。なお符号35は層間絶縁膜、符号3
6および37はそれぞれソース電極膜およびドレイン電
極膜である。

【0015】次に上記MOSFETの製造方法の概要に
ついて説明する。図2に示すように、N+ シリコン基体
30aおよびN- エピタキシャル層30bから成るシリ
コン基板30を準備し、N- エピタキシャル層30bの
表面から不純物を拡散してPベース領域31を形成し、
次に酸化膜41をマスクとしてN+ ソース領域32を選
択拡散により形成する。

【0016】次に図3に示すように酸化膜41を除去し
た後、マスク42を用い、RIE法により溝(トレンチ
とも呼ぶ)40を形成する。この際、従来はPベース領
域31を貫いていた溝は、本発明ではPベース領域31
内で止める。

【0017】次に図4に示すように、溝40の底面より
イオン注入法により不純物を注入、拡散してN- エピタ
キシャル層30bにつながるNドレイン領域39を形成
する。なおNドレイン領域39の不純物濃度は、N-
ピタキシャル層30bの不純物濃度より高くすること
が、オン抵抗を低減する点から望ましい実施態様であ
る。 その後、図1に示すように、従来のトレンチ型縦
型MOSFETと同じようにゲート酸化膜33、ポリシ
リコンゲート電極34を形成し、最後に表面にAl等の
金属を蒸着し、パターニングしてソース電極膜36、ド
レイン電極膜37を形成し、図1に示すNチャネルトレ
ンチ型縦型MOSFETが得られる。

【0018】上記MOSFETはトレンチ型のMOSF
ET構造を持っているので、従来の例えば図6に示すト
レンチ型縦型MOSFETと同様の高集積性を有する。
さらに上記MOSFETでは、溝が、電位がソース電位
に等しいベース領域内に形成されるので、例えば図5に
示す一般的な二重拡散型縦型MOSFETとほぼ同程度
のドレイン・ソース間の耐圧を得ることが可能となる。

【0019】また一般にMOSFETのgm 等の特性改
善には、短チャネル化が不可欠であるが、本発明はこの
点においても有利な構造となっている。すなわち図5に
示すMOSFETでは、チャネル領域18の長さは、P
ベース領域11とN+ ソース領域12との横方向の二重
拡散で形成される。また図6に示すトレンチ型縦型MO
SFETでは、チヤネル領域28の長さは、Pベース領
域21とN+ ソース領域22との縦方向(基板の厚さ方
向と同じ)の二重拡散で形成される。横方向への拡散
は、縦方向に対し約 8割程度であり、同じPベース領域
の深さを持つ図5に示す一般的な従来のMOSFETと
図6に示す従来のトレンチ型縦型MOSFETとでは、
当然トレンチ型のほうがチャネル長が長くなる。図1に
示す本発明のMOSFETにおいては、チャネル領域3
8の長さは、Pベース領域31とN+ ソース領域32に
よらず、溝40の深さによって決定されるため、短チャ
ネル化が容易に実現できる。

【0020】前記実施例においては、Nチャネル型MO
SFETについて述べたが、一導電型をP型、反対導電
型をN型とするPチャネル型MOSFETに対しても、
本発明を適用することができるのはもちろんである。

【0021】また図1の構成で、Nドレイン領域とドレ
イン電極膜との間にPコレクタ領域を付加して構成され
るIGBTに対しても本発明を適用することができる。

【0022】

【発明の効果】これまで述べたように、本発明により、
従来のトレンチ型縦型MOS構造の半導体装置と同様の
高集積性を有するとともに、さらに図5に例示した二重
拡散型縦型MOSFETとほぼ同程度の高耐圧特性を有
する絶縁ゲート型半導体装置を提供することができた。

【図面の簡単な説明】

【図1】本発明の絶縁ゲート型半導体装置の実施例であ
るNチャネルトレンチ型縦型MOSFETの断面図であ
る。

【図2】図1に示すMOSFETの製造工程を示す断面
図である。

【図3】図2に示す工程に続く製造工程を示す断面図で
ある。

【図4】図3に示す工程に続く製造工程を示す断面図で
ある。

【図5】従来のNチャネル二重拡散型縦型MOSFET
の断面図である。

【図6】従来のNチャネルトレンチ型縦型MOSFET
の断面図である。

【符号の説明】

10,30 シリコン基板 10a,30a N+ シリコン基体 10b,30b 第1半導体領域(N- エピタキシ
ャル領域) 11,21,31 第2半導体領域(Pベース領域) 12,22,32 第3半導体領域(N+ ソース領
域) 13,23,33 絶縁膜(ゲート酸化膜) 14,24,34 ゲート電極 15,25,35 層間絶縁膜 16,26,36 ソース電極膜 17,27,37 ドレイン電極膜 18,28,38 チャネル領域 39 第4半導体領域(Nドレイン領
域) 40 溝

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】半導体基板に形成される一導電型の第1半
    導体領域と、第1半導体領域に連接すると共に前記基板
    の一方の主表面に露出する反対導電型の第2半導体領域
    と、第2半導体領域の前記主表面から選択的に拡散形成
    される一導電型の第3半導体領域と、第3半導体領域の
    表面から前記基板の厚さ方向に向かって掘られ第3半導
    体領域を貫き第2半導体領域内で止まる溝と、絶縁膜を
    介して前記溝の内面に対向して埋め込まれたゲート電極
    と、前記溝の底部から直下の第1半導体領域につながる
    一導電型の第4半導体領域とを具備することを特徴とす
    る絶縁ゲート型半導体装置。
JP4194917A 1992-06-29 1992-06-29 絶縁ゲート型半導体装置 Pending JPH0621468A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4194917A JPH0621468A (ja) 1992-06-29 1992-06-29 絶縁ゲート型半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4194917A JPH0621468A (ja) 1992-06-29 1992-06-29 絶縁ゲート型半導体装置

Publications (1)

Publication Number Publication Date
JPH0621468A true JPH0621468A (ja) 1994-01-28

Family

ID=16332496

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4194917A Pending JPH0621468A (ja) 1992-06-29 1992-06-29 絶縁ゲート型半導体装置

Country Status (1)

Country Link
JP (1) JPH0621468A (ja)

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0948818A1 (en) * 1996-07-19 1999-10-13 SILICONIX Incorporated High density trench dmos transistor with trench bottom implant
EP1014450A2 (en) * 1998-11-25 2000-06-28 Siliconix Incorporated Trench MOSFET having improved breakdown and on-resistance characteristics and process for manufacturing the same
EP1041640A2 (en) * 1999-04-01 2000-10-04 Intersil Corporation Power trench MOS-gated device and method of manufacturing it
WO2000033386A3 (en) * 1998-11-28 2000-11-16 Koninkl Philips Electronics Nv Trench-gate semiconductor devices and their manufacture
US6160288A (en) * 1998-02-20 2000-12-12 Nec Corporation Vertical type misfet having improved pressure resistance
JP2001077358A (ja) * 1999-09-02 2001-03-23 Fuji Electric Co Ltd 炭化けい素umos半導体素子およびその製造方法
US6373097B1 (en) * 1996-09-19 2002-04-16 Infineon Technologies Ag Field-effect-controllable, vertical semiconductor component, and monolithically integrated half bridge
US6657254B2 (en) * 2001-11-21 2003-12-02 General Semiconductor, Inc. Trench MOSFET device with improved on-resistance
US6764906B2 (en) 2001-07-03 2004-07-20 Siliconix Incorporated Method for making trench mosfet having implanted drain-drift region
JP2005019548A (ja) * 2003-06-24 2005-01-20 Renesas Technology Corp 半導体装置およびその製造方法
US6875657B2 (en) 2001-08-10 2005-04-05 Siliconix Incorporated Method of fabricating trench MIS device with graduated gate oxide layer
JP2005286328A (ja) * 2004-03-26 2005-10-13 Siliconix Inc トレンチmisデバイスの終端領域の作製プロセスおよび、misデバイスを含む半導体ダイとその形成方法
US7009247B2 (en) 2001-07-03 2006-03-07 Siliconix Incorporated Trench MIS device with thick oxide layer in bottom of gate contact trench
US7291884B2 (en) 2001-07-03 2007-11-06 Siliconix Incorporated Trench MIS device having implanted drain-drift region and thick bottom oxide
US7326995B2 (en) 2001-07-03 2008-02-05 Siliconix Incorporated Trench MIS device having implanted drain-drift region and thick bottom oxide
DE19913375B4 (de) * 1999-03-24 2009-03-26 Infineon Technologies Ag Verfahren zur Herstellung einer MOS-Transistorstruktur
JP6032337B1 (ja) * 2015-09-28 2016-11-24 富士電機株式会社 半導体装置および半導体装置の製造方法

Cited By (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0948818A1 (en) * 1996-07-19 1999-10-13 SILICONIX Incorporated High density trench dmos transistor with trench bottom implant
EP0948818A4 (en) * 1996-07-19 2000-01-19 Siliconix Inc High density trench dmos transistor with trench bottom implant
EP2043158A3 (en) * 1996-07-19 2010-04-28 SILICONIX Incorporated Trench DMOS transistor with trench bottom implant
US6373097B1 (en) * 1996-09-19 2002-04-16 Infineon Technologies Ag Field-effect-controllable, vertical semiconductor component, and monolithically integrated half bridge
US6160288A (en) * 1998-02-20 2000-12-12 Nec Corporation Vertical type misfet having improved pressure resistance
EP1014450A3 (en) * 1998-11-25 2001-02-07 Siliconix Incorporated Trench MOSFET having improved breakdown and on-resistance characteristics and process for manufacturing the same
EP1014450A2 (en) * 1998-11-25 2000-06-28 Siliconix Incorporated Trench MOSFET having improved breakdown and on-resistance characteristics and process for manufacturing the same
WO2000033386A3 (en) * 1998-11-28 2000-11-16 Koninkl Philips Electronics Nv Trench-gate semiconductor devices and their manufacture
DE19913375B4 (de) * 1999-03-24 2009-03-26 Infineon Technologies Ag Verfahren zur Herstellung einer MOS-Transistorstruktur
EP1041640A3 (en) * 1999-04-01 2000-10-11 Intersil Corporation Power trench MOS-gated device and method of manufacturing it
EP1041640A2 (en) * 1999-04-01 2000-10-04 Intersil Corporation Power trench MOS-gated device and method of manufacturing it
JP2001077358A (ja) * 1999-09-02 2001-03-23 Fuji Electric Co Ltd 炭化けい素umos半導体素子およびその製造方法
JP4678902B2 (ja) * 1999-09-02 2011-04-27 富士電機システムズ株式会社 炭化けい素umos半導体素子およびその製造方法
US7416947B2 (en) 2001-07-03 2008-08-26 Siliconix Incorporated Method of fabricating trench MIS device with thick oxide layer in bottom of trench
US7291884B2 (en) 2001-07-03 2007-11-06 Siliconix Incorporated Trench MIS device having implanted drain-drift region and thick bottom oxide
US6764906B2 (en) 2001-07-03 2004-07-20 Siliconix Incorporated Method for making trench mosfet having implanted drain-drift region
US7009247B2 (en) 2001-07-03 2006-03-07 Siliconix Incorporated Trench MIS device with thick oxide layer in bottom of gate contact trench
US7435650B2 (en) 2001-07-03 2008-10-14 Siliconix Incorporated Process for manufacturing trench MIS device having implanted drain-drift region and thick bottom oxide
US7326995B2 (en) 2001-07-03 2008-02-05 Siliconix Incorporated Trench MIS device having implanted drain-drift region and thick bottom oxide
US6903412B2 (en) 2001-08-10 2005-06-07 Siliconix Incorporated Trench MIS device with graduated gate oxide layer
US6875657B2 (en) 2001-08-10 2005-04-05 Siliconix Incorporated Method of fabricating trench MIS device with graduated gate oxide layer
US7094640B2 (en) 2001-11-21 2006-08-22 General Semiconductor, Inc. Method of making a trench MOSFET device with improved on-resistance
US6657254B2 (en) * 2001-11-21 2003-12-02 General Semiconductor, Inc. Trench MOSFET device with improved on-resistance
JP2005019548A (ja) * 2003-06-24 2005-01-20 Renesas Technology Corp 半導体装置およびその製造方法
JP2005286328A (ja) * 2004-03-26 2005-10-13 Siliconix Inc トレンチmisデバイスの終端領域の作製プロセスおよび、misデバイスを含む半導体ダイとその形成方法
JP2012084929A (ja) * 2004-03-26 2012-04-26 Siliconix Inc トレンチmisデバイスの終端領域の作製プロセスおよび、misデバイスを含む半導体ダイとその形成方法
JP6032337B1 (ja) * 2015-09-28 2016-11-24 富士電機株式会社 半導体装置および半導体装置の製造方法

Similar Documents

Publication Publication Date Title
US5341011A (en) Short channel trenched DMOS transistor
US5929481A (en) High density trench DMOS transistor with trench bottom implant
US6518127B2 (en) Trench DMOS transistor having a double gate structure
US6992350B2 (en) High voltage power MOSFET having low on-resistance
JP3431467B2 (ja) 高耐圧半導体装置
US5298780A (en) Semiconductor device and method of fabricating same
US6627499B2 (en) Semiconductor device and method of manufacturing the same
KR0178824B1 (ko) 반도체장치 및 그 제조방법
US6444527B1 (en) Method of operation of punch-through field effect transistor
US7323386B2 (en) Method of fabricating semiconductor device containing dielectrically isolated PN junction for enhanced breakdown characteristics
KR100859701B1 (ko) 고전압 수평형 디모스 트랜지스터 및 그 제조 방법
KR100232369B1 (ko) 향상된 성능의 가로 방향 이중 확산 mos 트랜지스터 및 그 제조 방법
US5897343A (en) Method of making a power switching trench MOSFET having aligned source regions
KR100652449B1 (ko) 횡형 박막 실리콘-온-절연체 jfet 디바이스
EP0580452B1 (en) Field effect trench transistor having lightly doped epitaxial region on the surface portion thereof
KR100752799B1 (ko) 횡형 박막 soi 디바이스 및 그 제조 방법
JP4123636B2 (ja) 炭化珪素半導体装置及びその製造方法
US6373097B1 (en) Field-effect-controllable, vertical semiconductor component, and monolithically integrated half bridge
JP2606404B2 (ja) 半導体装置
US6787872B2 (en) Lateral conduction superjunction semiconductor device
US5981996A (en) Vertical trench misfet and method of manufacturing the same
US5270257A (en) Method of making metal oxide semiconductor field effect transistors with a lightly doped drain structure having a recess type gate
JP3291958B2 (ja) バックソースmosfet
DE19649686B4 (de) Struktur und Herstellungsverfahren eines Hochspannungs-Metalloxid-Silizium-Feldeffekttransistors (MOSFET)
KR100816253B1 (ko) 트렌치 게이트 전계 효과 트랜지스터 및 그의 제조 방법