KR20040063085A - 대칭적인 트렌치 ｍｏｓｆｅｔ 디바이스 및 그 제조 방법 - Google Patents

대칭적인 트렌치 ｍｏｓｆｅｔ 디바이스 및 그 제조 방법 Download PDF

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Abstract

트렌치 MOSFET 디바이스와 이 디바이스를 제조하는 방법이 제공된다. 트렌치 MOSFET 디바이스(도 6a)는, 제 1 전도도 유형 드레인 영역(606)과; 드레인 및 바디 영역이 제 1 접합을 형성하게 되도록 드레인 영역 위에 제공되는 제 2 전도도 유형 바디 영역(602)과; 소스 및 바디 영역이 제 2 접합을 형성하도록 바디 영역 위에 제공되는 제 1 전도도 유형의 소스 영역(604)과; 소스 영역의 상위 표면 상에 배치된 소스 금속(610)과; 소스 및 바디 영역을 관통하여 드레인 영역 내부로 연장하는 트렌치(608, 609 및 614)와; (i) 트렌치의 적어도 일부분의 내부를 덮는 절연 층(609)과, (ii) 인접한 트렌치(609) 내의 전도 영역(608)을 포함하는 게이트 영역을 포함한다. 바디 영역은 소스 금속과 분리된다. 바디 내의 및, 소스와 드레인 영역의 적어도 일부분 내의 도핑 프로파일은 디바이스의 주요한 표면에 평행한 바디 영역의 중앙면에 대해 대략 대칭이다.

Description

대칭적인 트렌치 ＭＯＳＦＥＴ 디바이스 및 그 제조 방법{SYMMETRIC TRENCH MOSFET DEVICE AND METHOD OF MAKING SAME}
MOSFET(금속 산화물 반도체 전계 효과 트랜지스터; metal oxide semiconductor field effect transistor) 기술의 진보는 다양한 트랜지스터 구조의 개발을 초래했다.
종래의 MOSFET 구조가 도 1a에 도시되어 있다. 이러한 구조는 P+ 접촉 영역(103), 소스 영역(104), 드레인 영역(106) 및 게이트 영역을 갖는 P-유형 바디 영역(102)을 포함하고, 상기 게이트 영역은 도핑된 다결정 실리콘(폴리실리콘) 전도 영역(108) 및 게이트 유전체 층(109)으로 이루어진다. 전도 영역(108)상에 절연 층(110)이 제공된다. 이러한 구조의 전기 부호가 도 1b에 도시되어 있다. 이러한 트랜지스터는 4개의 단자를 구비하고, 소스와 드레인 접촉이 교환될 때 대칭적인 전류 대 전압 특성을 갖는다.
실리콘-온-절연체("SOI": silicon-on-insulator) MOSFET으로 알려진 MOSFET의 다른 버전이 도 2a에 예시되어 있다. 이러한 트랜지스터는 도 1a의 트랜지스터와 유사한 구조를 갖는데, P-유형 바디 영역(202), 소스 영역(204), 드레인 영역(206), 및 도핑된 폴리실리콘 전도 영역(208) 및 게이트 유전체 층(209)으로 이루어지는 게이트 영역을 구비한다. 전도 영역(208)상에 절연 층(210)이 제공된다. 그러나, 각각의 트랜지스터가 그 자체 실리콘 섬(island)상에 형성되어서, 절연체에 의해 모든 다른 트랜지스터로부터 전기적으로 절연된다. 절연 물질로 이루어진 하부 층(211)이 존재하여 이러한 전기 절연을 제공한다. 또한, 디바이스 밀도를 증가시키기 위해서, 일반적으로 SOI MOSFET의 바디 영역에 대한 전기적 접촉이 이루어지지 않는다. 이러한 구조의 전기 부호가 도 2b에 도시되어 있다. 종래의 MOSFET와 유사한 SOI MOSFET는 소스와 드레인 영역이 교환될 때 대칭적인 전류 대 전압 특성을 갖는다.
그러나, 전술한 종래의 MOSFET 및 SOI MOSFET의 전기적 특성은 한가지 중요한 방식면에서 서로 다르다. 종래 MOSFET의 드레인-소스 파괴 전압은 그 바디 영역상의 전압에 의해 영향을 받을 것이다. 바디 영역이 소스 영역에 대해 전기적 단락될 때, 종래 MOSFET의 드레인-소스(drain-to-source) 파괴 전압, 즉 BVDSS는 상기 디바이스에 진성인 바이폴라 트랜지스터의 컬렉터-베이스(collector-to-base) 파괴 전압, 즉 BVCBO과 동일하다. 바디 영역이 전기적으로 전혀 접속되지 않을 때{즉, 바디 영역이 "부동하도록(float)" 될 때}, 종래의 MOSFET의 BVDSS는 진성 바이폴라 트랜지스터의 컬렉터-이미터 파괴 전압, 즉 BVCEO와 동일하다. 종래 MOSFET의 BVCEO는다음의 수학식에 의해 그 BVCBO와 관련된다{그로브, 앤드류 에스.(Grove, Andrew S.)의 반도체 디바이스의 물리학적 특성 및 기술(Physics and Technology of Semiconductor Devices)(John Wiley & Sons, 1967, p.233)}:
여기서 η은 npn 트랜지스터에서 4의 범위에 있는 값을 갖는 숫자이고, β는 트랜지스터의 전류 이득이다.
이러한 수학식은, 전기적으로 부동적인 그 바디를 갖는 종래의 MOSFET 트랜지스터가 그 소스에 대해 단락된 그 바디를 갖는 대응하는 트랜지스터보다 더 낮은 파괴 전압을 갖는다는 것을 나타낸다. 유사하게, 부동적인 바디 영역을 갖는 SOI MOSFET는 그 바디가 그 소스와 연결되는 경우에 가질 수 있는 파괴 전압보다 더 낮은 파괴 전압을 갖는다. 에스. 크리스토로보뉴(S. Cristoloveanu)의 "SOI, 실리콘의 변형"(SOI, a Metamorphosis of Silicon)"(IEEE Circuits & Devices, 1999.1, pp.26-32) 참조.
또한 DMOS 트랜지스터로 알려진 이중-확산 MOSFET(double-diffused MOSFET)는 인기있는 다른 트랜지스터 구조이다. 도 3a는 수직 DMOS 트랜지스터를 예시하는데, 상기 트랜지스터는 (a) P/P+ 바디 영역(302), (b) N+ 소스 영역(304), (c) 도핑된 전도 폴리실리콘(308) 및 게이트 유전체 층(309)으로 이루어지고, 폴리실리콘(308)상에 제공된 절연 층(310)을 갖는 게이트 영역, 및 (d) 공통의 N-유형 드레인 영역(306)을 구비하고, 이들 모두 N+ 기판(307)상에 배치된다. 폴리실리콘 영역(308)은 일반적으로 활성 영역밖의 구역으로 확장되고, 여기서 공통 금속 게이트 접촉이 제공된다. 도 3a에서 알 수 있는 바와 같이, P-유형 바디 영역(302)은 소스 금속(303)을 통해 N+ 소스 영역(304)에 대해 단락된다. 이러한 구조의 전기 부호가 도 3b에 도시되어 있다.
도 3a의 수직 DMOS 트랜지스터의 변형예가 도 4a에 예시된 트렌치 DMOS 트랜지스터인데, 상기 트랜지스터는 (a) P/P+ 바디 영역(402), (b) N+ 소스 영역(404), (c) 도핑된 전도 폴리실리콘(408) 및 게이트 유전체 층(409)으로 이루어지고, 폴리실리콘(408)상에 제공된 절연 층(410)을 갖는 게이트 영역, 및 (d) 공통의 N-유형 드레인 영역(406)을 구비하고, 이들 모두 N+ 기판(407)상에 배치된다. 이러한 구조에서, 소스 영역과 드레인 영역 사이에서의 캐리어의 흐름은 상기 구조내에서 트렌치의 수직 측벽을 따라 발생한다. 게이트의 도핑된 폴리실리콘(408) 부분은 게이트 유전체 층(409) 부분에 의해 바디 영역(402)내의 채널 영역으로부터 분리된다. {바디 영역(402)내에 채널을 생성하는) 충분히 큰 게이트-소스 전압이 인가되고 드레인-소스 전압이 존재하는 경우에, 캐리어는 소스 영역(404)으로부터 드레인 영역(406)으로 흐른다. 이러한 구조의 전기 부호가 도 4b에 도시되어 있다.
DMOS 트랜지스터는 높은 전류 및/또는 높은 전압 응용에서 사용되는데, 이는 DMOS 구조가, 예를 들어 도 1a의 종래 MOS 구조와 비교할 때 적어도 다음의 이점을 제공하기 때문이다:
(1) 동일한 에지(즉, 상위면)로부터 바디 및 소스 영역의 순차 확산에 의해 형성되는 불순물 프로파일에 있어서의 차이에 의해 채널 길이가 설정된다. 그 결과, 채널 길이(L)가 매우 짧아질 수 있어서, 단위 표면영역당 비교적 높은 W/L값을 초래하고, 여기서 W는 소스 주위의 전류양이다. 단위 표면영역당 높은 W/L값은 고전류 밀도의 디바이스임을 나타낸다.
(2) 바디-드레인 공핍 영역은 채널 영역보다는 드레인 방향으로 확산되어, 더 높은 파괴 전압을 초래한다.
도 3a의 수직 DMOS 트랜지스터 및 도 4a의 트렌치 DMOS 트랜지스터의 전류 대 전압 곡선은 상기 구조내에 존재하는 소스-바디 다이오드로 인해 비대칭이 된다. 많은 응용에서, 이러한 비대칭은 중요하지 않다. 그러나, 대칭 특성이 요구되는 몇몇 응용이 있다. 그러한 응용에서, 도 5에 개략적으로 도시된 바와 같이, 함께 전기적으로 접속된 소스(및 때로 또한 게이트)를 갖는 2개의 DMOS 트랜지스터가사용된다. 좋지 못하게도, 양측부의 스위치를 형성하기 위해 직렬인 2개의 DMOS 트랜지스터를 사용하면 동일한 온-저항을 갖는 단일의 DMOS 트랜지스터보다 상당히 더 큰 영역을 필요로 한다.
본 발명은 트렌치 MOSFET 디바이스에 관한 것으로, 더 상세하게는 대칭적인 전류-전압 특성을 갖는 트렌치 MOSFET 디바이스에 관한 것이다.
도 1a는 종래 기술에서의 종래 MOSFET 디바이스의 개략적인 부분 단면도.
도 1b는 도 1a의 디바이스의 전기 부호를 나타내는 도면,
도 2a는 종래 기술에서의 SOI MOSFET 디바이스의 개략적인 부분 단면도.
도 2b는 도 2a의 디바이스의 전기 부호를 나타내는 도면.
도 3a는 종래 기술에서의 수직 DMOS 트랜지스터의 개략적인 부분 단면도.
도 3b는 도 3a의 디바이스의 전기 부호를 나타내는 도면.
도 4a는 종래 기술에서의 트렌치 DMOS 트랜지스터 디바이스의 개략적인 부분 단면도.
도 4b는 도 4a의 디바이스의 전기 부호를 나타내는 도면.
도 5는 전기적으로 서로 접속된 소스와 게이트를 갖는 2개의 DMOS 트랜지스터의 전기 부호를 나타내는 도면.
도 6a는 본 발명의 일 실시예에 따른 트렌치 MOSFET 디바이스의 개략적인 부분 단면도.
도 6b는 도 6a의 디바이스의 전기 부호를 나타내는 도면.
도 7은 본 발명의 일 실시예에 따른, 도 6a의 디바이스내의 대략적인 도핑 프로파일을 예시하는 도면.
도 8a-8b는 본 발명의 일 실시예에 따른, 도 6a의 디바이스와 유사한 디바이스를 구성하는 과정의 다양한 스테이지에서의 대략적인 도핑 프로파일을 예시하는 도면.
도 9a-9b는 본 발명의 다른 실시예에 따른, 도 6a의 디바이스와 유사한 디바이스를 구성하는 과정의 다양한 스테이지에서의 대략적인 도핑 프로파일을 예시하는 도면.
도 10a-10b는 본 발명의 다른 실시예에 따른, 도 6a의 디바이스와 유사한 디바이스를 구성하는 과정의 다양한 스테이지에서의 대략적인 도핑 프로파일을 예시하는 도면.
도 11a-11b는 본 발명의 또다른 실시예에 따른, 도 6a의 디바이스와 유사한 디바이스를 구성하는 과정의 다양한 스테이지에서의 대략적인 도핑 프로파일을 예시하는 도면.
도 12a-12d는 본 발명의 또다른 실시예에 따른, 도 6a의 디바이스와 유사한 트렌치 MOSFET 디바이스를 형성하는 방법을 예시하는 부분적 단면도.
도 13a-13d는 본 발명의 또다른 실시예에 따른, 도 6a의 디바이스와 유사한 트렌치 MOSFET 디바이스를 형성하는 방법을 예시하는 부분적 단면도.
본 발명은 대칭적인 전류-전압 특성을 갖는 트렌치 MOSFET 트랜지스터를 제공함으로써 종래 기술에서의 전술한 문제점 및 다른 문제점을 해소한다.
본 발명의 일 실시예에 따르면, 트렌치 MOSFET 트랜지스터 디바이스가 제공되고, 상기 트랜지스터 디바이스는, (a) 제 1 전도 유형 드레인 영역; (b) 드레인 영역상에 제공된 제 2 전도 유형 바디 영역으로서, 드레인 영역 및 바디 영역이 제 1 접합을 형성하도록 하는, 제 2 전도 유형 바디 영역; (c) 바디 영역상에 제공된제 1 전도 유형 소스 영역으로서, 소스 영역 및 바디 영역이 제 2 접합을 형성하도록 하는, 제 1 전도 유형 소스 영역; (d) 소스 영역의 상위면상에 배치된 소스 금속; (e) 소스 영역을 관통하고 바디 영역을 관통하여 드레인 영역으로 연장되는 트렌치; 및 (f) 게이트 영역으로서, (ⅰ) 적어도 트렌치의 일부의 내부를 덮는 절연 층 및 (ⅱ) 절연 층에 인접한 트렌치내에 배치된 전도 영역을 포함하는, 게이트 영역을 포함한다. 이러한 디바이스에서 바디 영역은 소스 금속으로부터 분리된다. 또한, 바디 영역 및 적어도 소스 및 드레인 영역의 일부내의 도핑 프로파일은, 상기 디바이스의 상위면 및 하위면에 수직인 선을 따라 취해질 때, 바디 영역의 중앙면의 한 측부상의 도핑 프로파일이 중앙면의 대향 측부상의 도핑 프로파일과 대칭이 되도록 한다.
본 발명의 다른 실시예에 따르면, 트렌치 MOSFET 트랜지스터 디바이스가 제공되고, 상기 트랜지스터 디바이스는, (a) N-유형 전도를 갖는 실리콘 드레인 영역; (b) 드레인 영역상에 제공된 P-유형 전도를 갖는 실리콘 바디 영역으로서, 드레인 영역 및 바디 영역이 제 1 접합을 형성하는, 실리콘 바디 영역; (c) 바디 영역상에 제공된 N-유형 전도를 갖는 실리콘 소스 영역으로서, 소스 영역 및 바디 영역이 제 2 접합을 형성하는, 실리콘 소스 영역; (d) 소스 영역의 상위면상에 배치된 소스 금속; (e) 소스 영역을 관통하고 바디 영역을 관통하여 드레인 영역내로 연장되는 트렌치; 및 (f) 게이트 영역으로서, (ⅰ) 적어도 트렌치의 일부의 내부를 덮는 이산화 실리콘 층 및 (ⅱ) 이산화 실리콘 층에 인접한 트렌치내에 배치된 도핑된 다결정 실리콘 영역을 포함하는, 게이트 영역을 포함한다. 이러한 디바이스내에서, (a) 바디 영역은 소스 영역에 의해 소스 금속으로부터 분리되고, (b) 소스 및 드레인 영역은 동일한 도핑 물질을 포함하며, (c) 소스 및 드레인 영역은 바디 영역의 최대 순 도핑 농도보다 큰 최대 순 도핑 농도를 갖고, (d) 상기 디바이스의 상위면 및 하위면에 수직인 선을 따라 취해진 도핑 프로파일은, 바디 영역 및 적어도 소스 및 드레인 영역의 일부내에서, 바디 영역의 중앙면의 한 측부상의 도핑 프로파일이 중앙면의 대향 측부상의 도핑 프로파일과 대칭이 되도록 한다.
본 발명의 다른 실시예에 따르면, 트렌치 MOSFET 트랜지스터 디바이스를 형성하는 방법이 제공되고, 상기 형성 방법은, (a) 제 1 전도 유형 드레인 영역을 제공하는 단계; (b) 드레인 영역상에 제 2 전도 유형 바디 영역을 제공하는 단계로서, 드레인 영역 및 바디 영역이 제 1 접합을 형성하는, 제 2 전도 유형 바디 영역의 제공 단계; (c) 바디 영역상에 제 1 전도 유형 소스 영역을 제공하는 단계로서, 소스 영역 및 바디 영역이 제 2 접합을 형성하는, 제 1 전도 유형 소스 영역의 제공 단계; (d) 소스 영역을 관통하고 바디 영역을 관통하여 드레인 영역내로 연장되는 트렌치를 형성하는 단계; (e) 적어도 트렌치의 일부상에 절연 층을 형성하는 단계; (f) 절연 층에 인접한 트렌치내에 전도 영역을 제공하는 단계; 및 (g) 소스 영역의 상위면상에 소스 금속을 제공하는 단계를 포함한다. 이러한 방법은, (ⅰ) 바디 영역이 소스 금속으로부터 분리되고, (ⅱ) 상기 디바이스의 상위면 및 하위면에 수직인 선을 따른 도핑 프로파일이, 바디 영역 및 적어도 소스 및 드레인 영역의 일부내에서, 바디 영역의 중앙면의 한 측부상의 도핑 프로파일이 중앙면의 대향 측부상의 도핑 프로파일과 대칭이 되게 설정되도록 수행된다.
일부 실시예에서, 예를 들어, 바디 영역 및 소스 영역은 트렌치 형성에 앞서 형성된다. 다른 실시예에서, 바디 영역은 트렌치 형성 이전에 형성되고, 소스 영역은 트렌치 형성 이후에 형성된다. 드레인, 바디 및 소스 영역을 형성하는데 다양한 실시예가 사용가능하다.
본 발명의 한가지 이점은, 대칭적인 전류-전압 특성을 갖는 단일 MOSFET 트랜지스터가 생성된다는 것이다. 이러한 설계는 직렬인 2개의 MOSFET 트랜지스터에 기초한 설계보다 현저히 작은 표면 영역을 필요로 한다.
본 발명의 상기 및 다른 실시예 및 이점이 다음의 설명을 검토할 때 당업자에게 즉시 명확해질 것이다.
이제, 본 발명은 본 발명의 바람직한 실시예가 도시된 첨부된 도면을 참조하여 좀더 상세하게 이후에 기재될 것이다. 그러나, 본 발명은 다양한 형태로 구현될 수 있고, 여기서 제시된 실시예로 제한되는 것으로 해석되지 않아야 한다.
본 발명의 실시예에 따라, 대칭적인 전류-전압 성능이 도 6a에 예시된 것과 같은 트렌치 MOSFET 트랜지스터를 사용하여 얻어질 수 있다. 도시된 트렌치 MOSFET에서, 바닥 층은 N+ 드레인 영역(606)이다. 이 예에서, 드레인 영역(606)은 반도체 기판 웨이퍼이지만, N+ 드레인 영역(606)은 또한 원한다면 기판 웨이퍼 위에 형성된 에피택셜 층으로 형성될 수 있다. 이 예에서 웨이퍼는 실리콘이다. 그러나, 본 발명의 디자인은 Ge와 같은 다른 기본 반도체와, Si Ge 및 Ⅲ-Ⅴ족 반도체(예컨대 GaAs)와 같은 혼합 반도체를 포함하는 다른 반도체와 함께 사용될 수 있다. 이 예에서 웨이퍼는 예컨대 10mm 내지 40mm에 이르는 두께를 가지며, 예컨대, 1018내지 1021cm-3에 이르는 순 도핑 농도를 갖는다.
N+ 드레인 영역(606) 위에는 P-바디 영역(602)이 있다. 도시된 예에서, 이들 P-바디 영역은 상위 반도체 표면에서부터 0.1 내지 3.0㎛인 관련 상위 p-n 접합과, 상위 표면에서부터 0.5 내지 6.0㎛인 하위 p-n 접합을 갖는다. P-바디 영역(602) 내의 도핑 농도는 바람직하게는 1014내지 1016cm-3에 이른다. 이 구조에서, P-바디영역(602)은 전기적으로 부동(floating)되어 있으며, 이것은 디바이스의 드레인-소스간 파괴 전압(BVDSS)을 디바이스에 진성인 바이폴라 트랜지스터의 컬렉터-베이스 파괴 전압(BVCBO)에서 진성 바이폴라 트랜지스터의 컬렉터-이미터 파괴 전압(BVCEO)으로 감소시킨다. 그러나, 이러한 파괴 또는 지속 전압에서의 감소는 이러한 디바이스를 통해 달성될 수 있는 대칭적인 전류-전압 특성에 의해 상쇄된다.
N+ 소스 영역(604)은 반도체 표면에 제공되고 예컨대 반도체 내부로 0.1 내지 3.0㎛의 깊이까지 연장된다. 이들 영역은 바람직하게는 예컨대 1018내지 1021cm-3에 이르는 순 도핑 농도를 갖는다.
도 6a의 디바이스는 또한 예컨대 상위 반도체 표면으로부터 1.0 내지 8.0㎛의 깊이로 연장하며 및 예컨대 0.25 내지 2.0㎛ 폭을 갖는 트렌치를 포함한다. 트렌치 사이의 영역은 흔히 그 형태를 기초로 하여 "메사(mesa)" 또는 "트렌치 메사"로 지칭된다. 이들 영역은 예컨대 0.5 내지 4.0㎛에 이르는 폭을 갖는다.
트렌치 내에는 예컨대 도핑된 다결정 실리콘일 수 있는 전도 영역(608)이 제공된다. 전도 영역(608)을 따라서 및 그 아래에는 게이트 유전 영역(609)(예컨대, 바람직하게는 20 내지 1000Å의 두께인 실리콘 옥시질화물 또는 이산화 실리콘 영역)이 있으며, 이 영역은 전도 영역(608)과 반도체 사이에{즉, 전도 영역(608)과, P-바디 영역(602), 드레인 영역(606) 및 N+소스 영역(604) 사이에} 위치해 있다. 전도 영역(608) 위에는 {및 전도 영역(608)과 소스 금속(610s) 사이에 배치된} 예컨대 이산화 실리콘 또는 BPSG{보로포스퍼실리케이트 유리(borophosphosilicateglass)}로부터 형성되는 절연 영역(614)이 있다.
전형적으로 알루미늄과 같은 금속으로 형성되는 소스 금속(610s)은 모든 소스 영역(604)과 전기 접촉 상태이다. 별도의 게이트 금속(미도시)이 전형적으로 디바이스의 활성 영역의 외부에 위치한 전도 영역(608)의 게이트 러너 부분(gate runner portion)에 연결된다. 드레인 금속(미도시)이 또한 전형적으로는 N+ 드레인 영역(606) 인근에 제공된다.
도 6a에 예시된 부동되어 있는 바디 영역을 갖는 디바이스에 대한 전기 부호가 도 6b에 도시되어 있다.
최적의 디바이스 성능을 얻기 위해, 도 6a 디바이스의 순 도핑 농도 프로파일은 대칭적이어야 한다. 이러한 대칭적인 순 도핑 프로파일의 예가 도 7에 제시되어 있으며, 이 도 7은 디바이스의 상위 반도체 표면에 수직인 선을 따라서의 대강의 도핑 프로파일을 예시한다. 도 7에서 x-축의 왼쪽은 디바이스의 반도체 표면에 대응하며, 영역(704)은 디바이스의 N+ 소스 영역(604)에 대응하며, 영역(702)은 P-바디 영역(602)에 대응하며, 영역(706)은 드레인 영역(606)에 대응한다. 도핑 프로파일은, P-바디 영역(602)의 중앙면의 한 측부 상의 도핑 프로파일이 중앙면의 대향 측부 상의 도핑 프로파일과 서로 대칭이 되도록 이루어짐을 주목해야 한다. 이러한 대칭성은 반도체 표면으로부터 디바이스의 N+ 드레인 영역(706) 내부로 연장하는 영역에서는 유효하다.
다수의 방법이 이러한 대칭적인 불순물 프로파일을 얻는데 이용될 수 있으며, 이러한 방법은 다음의 단계를 포함한다:
a) 일 실시예에 따라, N-유형 에피택셜 층이 도 8a에 예시된 도핑 프로파일을 생성하기 위해 N+ 기판 상에서 성장될 수 있다. 그런 다음, 주입 이후의 바디 불순물의 최대치가 소스 불순물 최대치와 드레인 불순물 최대치의 차이의 절반이 되도록 소스 불순물 이온 주입 단계 및 바디 불순물 이온 주입 단계가 수행될 수 있다. 상승된 온도에서의 불순물 확산은 도 8b와 같은 도핑 프로파일을 야기한다. 소스 불순물은 바디 불순물 이전에 주입될 수 있으며, 또한 그 순서는 바뀔 수 있다.
b) 또 다른 실시예에 따라, P-유형 바디 불순물이 드레인 쪽 및 소스 쪽 둘 모두에서 에피택셜 층 내부로 주입된다. 예컨대, P-유형 바디 불순물이 이온 주입에 의해 N+ 기판 내부로 주입된다. 후속하여, N-유형 에피택셜 층이 도 9a의 도핑 프로파일을 생성하기 위해 이온-주입된 기판 위에 성장된다. 그런 다음, 소스 불순물 이온 주입 및 바디 불순물 이온 주입 단계가 수행된다. 위에서처럼, 소스 불순물은 바디 불순물 이전에 주입될 수 있으며, 또한 그 순서는 바뀔 수 있다. 상승된 온도에서의 확산은 결국 도 9b에 예시된 것과 같은 도핑 프로파일을 야기한다.
c) 또 다른 실시예에 따라, 바디 불순물 프로파일은 바디-도핑 단계 다음에 오지만 소스-도핑 단계보다는 앞서 있는 최적 산화 단계를 사용하여 웨이퍼 표면으로부터 붕소를 제거함으로써 최적화된다. 예컨대, 에피택셜 층은 N+기판 위에 성장된다. 붕소(P-유형 불순물)가 에피택셜 층 내부로 주입되며, 그 때문에 붕소에는 상승된 온도로 가열함으로써 드라이브-인(drive-in) 단계가 수행된다. 그런 다음, 산화물 층이 붕소 드라이브-인과 동시에 에피택셜 층 표면상에서 성장된다. 붕소는산화 동안에 도핑 영역의 표면에서 제거되므로{예컨대, Grove, Andrew S.의 반도체 디바이스의 물리적 특성 및 기술(Physics and Technology of Semiconductor Devices)(John Wiley&Sons사, 1967년)의 페이지 69 내지 77을 참조하기 바람}, 이러한 공정은 소스 주입 이전에 붕소 프로파일을 최적화한다. 이러한 공정의 결과가 도 10a에 예시되어 있다. 후속하여, 도 10b에 예시된 프로파일을 생성하기 위해 N-유형 불순물이 주입되며, 그 다음에 상승된 온도로 확산된다.
d) 또 다른 실시예에서, P-바디 불순물이 에피택셜 방식으로 주입될 수 있고, 그 다음에 소스가 주입 및 확산된다. 예컨대, P-유형 에피택셜 층이 먼저 N+ 기판 상에 증착되어, 도 11a에서와 같은 도핑 프로파일을 생성한다. 도 11b에 예시된 프로파일을 생성하기 위해, N-유형 불순물이 후속하여 주입되며, 그 다음에 상승된 온도로 확산된다.
이전에 주지된 바와 같이, 전류-전압 대칭이 실현되게 하는, 본 발명의 트렌치 MOSFET 내에 부동된 바디를 제공하는 것의 주요한 절충점은 디바이스의 드레인-소스간 파괴 전압, 즉 BVDSS에서의 감소이다. 그러나, BVDSS는 진성 바이폴라 트랜지스터의 전류 이득, 즉 β를 감소시킴으로써 증가될 수 있다. 이러한 바이폴러 트랜지스터의 이득을 감소시키는데 사용될 수 있는 기술은 다음과 같은 사항을 포함한다:
(1) 베이스 영역에서의 불순물 농도는 증가될 수 있다. 바디 영역에서의 최대 순 P-유형 불순물 농도는 MOSFET의 임계 전압을 결정하는 파라미터 중 하나이기때문에, 이 파라미터에서는 최소한의 디자인 융통성이 있다. 그럼에도 불구하고, 고정된 양의 전하가 더 높은 바디 도핑에 의해 야기된 임계 전압의 증가를 상쇄시키기 위해 게이트 유전체에 주입될 수 있다.
(2) P-유형 바디 영역을 갖는 쇼트키 배리어 다이오드를 형성하는 물질은 전술된 바와 같은 N+ 확산 소스 영역 대신에 전자 소스로서 사용될 수 있다. "쇼트키 소스" MOSFET는 연구논문(literature)에서 논의되어져 왔다. 그러나, 이 기술은 도 7에 도시된 것과 같은 도핑 대칭성을 얻는 것을 어렵게 하거나 불가능하게 한다.
(3) 베이스 영역에서의 캐리어의 수명은 감소될 수 있다. 이 기술은 베이스 영역에서의 생성-재결합 센터의 수를 증가시킴으로써 구현될 수 있다. 불순물(예컨대, 금이나 백금)을 사용하는 것 및 방사방식(예컨대, 전자나 중성자 조사)을 사용하는 것은 생성-재결합 센터를 주입함으로써 캐리어 수명을 감소시키기 위한 잘 알려진 기술이다. 생성-재결합 센터의 증가는 또한 고전압 상태 하에서 누설 전류를 증가시키지만, 이러한 누설 전류의 증가는 MOSFET의 파괴 전압의 증가에 의해 상쇄된다.
도 6a에서 횡단면으로 묘사된 트렌치 MOSFET 디바이스를 생성하는데 사용될 수 있는 공정 순서 및 활성 영역 외부의 결과적인 구조에 대한 추가적인 상세한 사항이 이제 도 12a 내지 도 12d와 연계하여 기술될 것이다.
도 12a를 참조하면, N+ 기판(606)에는 전술된 방식과 같은 방식으로 P-유형 층(602) 및 N-유형 층(604)이 제공될 수 있다. 예컨대, N-에피택셜 층이 N+기판 상에 증착될 수 있고, 그런 다음, 앞의 방법("a")과 연계하여 논의된 바와 같이 P-유형 바디 주입 및 N-유형 소스 주입이 이루어진다. 후속하여, 전형적으로 두께가 400 내지 2000Å인 이산화 실리콘 층(611)(패드 산화물)이 예컨대 열적 산화에 의해 형성된다. 이러한 단계는 또한 주입된 N-유형 및 P-유형 불순물을 확산시키는데 사용될 수 있다. 그런 다음, 예컨대 화학적 증기 증착에 의해 실리콘 질화물 층(612)이 형성된다. 트렌치 마스크가 종래기술에서 알려진 방법을 사용하여 산화물 및 질화물 층으로부터 형성되며, 트렌치가 예컨대 플라즈마 또는 반응 이온 에칭 단계에 의해 실리콘에서 에칭된다. 희생 산화물 층이 그런 다음에 전형적으로 트렌치 내부에서 성장되며, 종래기술에서 알려져 있는 바와 같이 제거된다. 전형적으로 20 내지 1000Å 두께인 얇은 산화물 층(609)이 그런 다음에 예컨대 열적 산화에 의해 트렌치 내부에서 성장된다.
그런 다음, 이 구조의 표면은 덮이며, 트렌치는 바람직하게는 CVD를 사용하여 다결정 실리콘 층(608)으로 채워진다. 다결정 실리콘은 전형적으로는 그 저항을 줄이기 위해 N-유형으로 도핑된다. N-유형 도핑은 예컨대 인 옥시클로라이드(oxychloride)를 사용한 열적 사전증착(thermal pre-deposition)에 의해 또는 비소나 인의 주입에 의해 인화수소(phosphine) 가스를 이용한 CVD 동안에 수행될 수 있다. 결과적인 구조가 도 12b에 예시되어 있다.
게이트 접촉을 위해 다결정 실리콘을 보호하기 위해 활성 영역의 외부를 적절하게 마스킹한 다음, 다결정 실리콘 층이 예컨대 플라즈마나 반응 이온 에칭에 의해 에칭되어, 예시된 특정한 횡단면의 평면 이외에서 트렌치에 연결되는 별도의 다결정 실리콘 영역(608)을 형성한다.
그런 다음, 마스크가 제거되며, 다결정 실리콘 영역(608)의 표면은 예컨대 열적 산화에 의해 산화되어, 산화물 영역(614)을 생성한다. 결과적인 구조가 도 12c에 도시된다.
노광된 실리콘 질화물(612)은 그런 다음 예컨대 인산을 사용하여 습식 에칭에 의해 에칭된다. 그런 다음, 접촉 마스크가 제공되며, 활성 영역 외부에서 노광된 영역(614) 부분을 남겨놓게 된다. 그런 다음, 이 구조는 예컨대 플라즈마나 습식 에칭에 의해 에칭된다. 이 단계는 활성 영역 외부의 다결정 실리콘 부분을 노광한다. 그런 다음, 마스크는 제거되며, 구조는 예컨대 덮히지 않은 영역(611)을 제거하기 위해 플라즈마나 습식 에칭에 의해 에칭되어, 소스 영역(604)을 노광시킨다.
그런 다음, 금속 증착 단계 및 마스킹 작업이 수행되어, 소스 금속(610s) 및 게이트 금속(610g)을 생성한다. 예컨대 CVD 산화물과 플라즈마 질화물로 둘러싸인 형태(sandwich)인, 패시베이션 층이 제공되며, 패시베이션 영역(615)을 생성하기 위해 예컨대 플라즈마 에칭에 의해 마스킹 및 에칭된다. 패시베이션 마스크가 제거되며, 결국 도 12d의 구조를 야기한다.
수많은 변형이 가능하다. 예컨대, 비록 N-유형 에피택셜 층이 앞선 순서에서 증착되지만, P-유형 층이 또한 디바이스의 성능을 손상시키지 않고 증착될 수 있다. 게다가, 바디 및 소스 불순물이 전술한 방법("a")을 사용하여 주입되며, 그러나 다른 방법이 사용될 수 있다. 더나아가, 도 12a 내지 도 12d의 공정 순서는 바디 마스킹 단계나 소스 마스킹 단계중 어떤 것도 사용하지 않지만, 바디 마스킹 단계, 소스 마스킹 단계 또는 둘 모두를 사용하여 바디 및/또는 소스 불순물을 주입하는 것이 가능하다. 전술한 공정은 또한 공정 순서에서 실리콘 질화물 층을 사용한다. 그러나, 실리콘 질화물을 사용하지 않고, 디바이스의 일부 영역에서만 바디 및 소스 확산을 도입하기 위해 마스킹 단계를 사용하는 공정이 또한 가능하다. 이러한 공정 중 하나가 도 13a 내지 도 13d에 묘사되어 있다.
도 13a를 참조하면, N-유형 에피택셜 층(603)이 N+ 기판(606) 상에 증착된다. 그런 다음, 이 구조의 표면은 예컨대, 열적 산화에 의해 산화된다. 그에 따라 형성된 산화물 층은 단지 활성 영역 외부의 산화물 층의 일부가 남을 때까지 예컨대 플라즈마나 습식 에칭 중 어느 하나에 의해 마스킹되어 에칭된다. 마스크가 제거된 이후, P-유형 및 N-유형 주입 단계가 전술된 방법("a")에서 논의된 바와 같이 수행된다. 반도체의 표면에는 그런 다음 예컨대 열적 산화와 같은 추가적인 산화 단계가 수행되어, 대략 1000 내지 10000Å 두께의 산화물 층을 생성한다. 이 산화 단계는 도 13a에 도시된 것과 같은 전체적인 구성을 갖는 산화물 영역(611)을 생성한다. 이 산화물 단계는 또한 주입된 P-유형 및 N-유형 불순물을 드라이브 인하는 동작을 하여, P-유형 층(602)과 N-유형 층(604)을 생성한다.
그런 다음, 트렌치 마스크가 형성되며, 트렌치는 예컨대 플라즈마나 반응 이온 에칭 단계에 의해 실리콘에서 에칭된다. 그런 다음, 희생 산화물 층이 트렌치 내에서 성장되며, 종래기술에서 알려진 바와 같이 제거된다. 전형적으로 20 내지 1000Å 두께를 갖는 산화물 층(609)이 그런 다음 예컨대 열적 산화에 의해 트렌치 내에서 성장된다.
그런 다음에, 트렌치는 다결정 실리콘 층(608)으로 채워진다. 결과적인 구조가 도 13b에 도시되어 있다.
게이트 접촉을 위해 다결정 실리콘을 보존하기 위해 활성 영역 외부에서 적절하게 마스킹한 이후, 다결정 실리콘 층은 예컨대 반응 이온 에칭에 의해 에칭되어, 별도의 다결정 실리콘 영역(608)을 형성한다. 그런 다음, 마스크는 제거되며, 다결정 실리콘 영역(608)의 표면은 예컨대 열적 산화에 의해 산화되어, 산화물 영역(614)을 생성한다. 결과적인 구조가 도 13c에 예시되어 있다.
이 후, 접촉 마스크가 제공되어, 활성 영역 외부에서 노광된 산화물이 덮힌 다결정 실리콘의 일부를 남겨두게 된다 이후, 이 구조는 예컨대 플라즈마나 습식 에칭에 의해 에칭된다. 이 단계는 게이트 폴리실리콘(608)과의 전기 접촉이 이뤄지는 활성 영역 외부의 다결정 실리콘의 일부를 노광시킨다. 이후, 마스크가 제거된다. 이후, 소스 영역(604)을 덮고 있는 산화물이 블랭킷 플라즈마(blanket plasma)나 습식 에칭을 사용하여 제거된다. 금속 증착 단계가 그 다음으로 수행되며, 금속은 마스킹되고 에칭되어, 소스 금속(610s) 및 게이트 금속(610g)을 생성한다. 추가적인 마스크가 제거된다. 예컨대 CVD 산화물과 플라즈마 질화물로 둘러싸인 형태인, 패시베이션 층이 이후에 제공되어, 예컨대 플라즈마 에칭에 의해 패시베이션 영역(615)을 생성하기 위해 마스킹되고 에칭된다. 마스크가 제거되어 결국 도 13d의 구조를 야기한다.
비록, 여러 실시예가 여기서 구체적으로 예시되고 기술되었지만, 본 발명의 수정 및 변형이 본 발명의 사상과 의도된 범위에서 벗어나지 않고 전술한 가르침에의해 커버되고, 첨부된 청구항의 범위 내에 있음으로 이해될 것이다. 하나의 특정한 예로써, 본 발명의 방법은 여러 반도체 영역의 전도도가 여기서 기술된 전도도와 반대인 구조를 형성하는데 사용될 수 있다.
상술한 바와 같이, 본 발명은 트렌치 MOSFET 디바이스, 더 상세하게는 대칭적인 전류-전압 특성을 갖는 트렌치 MOSFET 디바이스에서 이용된다.

Claims (24)

  1. 트렌치 MOSFET 트랜지스터 디바이스로서,
    제 1 전도도 유형의 드레인 영역과;
    상기 드레인 영역 위에 제공되는 제 2 전도도 유형의 바디 영역으로서, 상기 드레인 영역과 상기 바디 영역은 제 1 접합을 형성하는, 바디 영역과;
    상기 바디 영역 위에 제공되는 상기 제 1 전도도 유형의 소스 영역으로서, 상기 소스 영역과 상기 바디 영역은 제 2 접합을 형성하는, 소스 영역과;
    상기 소스 영역의 상위 표면에 배치된 소스 금속과;
    상기 소스 영역과 상기 바디 영역을 관통하여 상기 드레인 영역 내부로 연장되는 트렌치와;
    상기 트렌치의 적어도 일부분의 내부를 덮는(lining) 절연 층과, 상기 트렌치 내에서 상기 절연 층에 인접해 있는 전도 영역을 포함하는 게이트 영역을 포함하며,
    (a) 상기 바디 영역은 상기 소스 금속으로부터 분리되며, (b) 상기 디바이스의 상위 및 하위 표면에 수직인 선을 따라서의 도핑 프로파일은, 상기 바디 영역 및 상기 소스와 드레인 영역의 적어도 일부분 내에서, 상기 바디 영역의 중앙면(centerplane)의 한 측부에서의 도핑 프로파일이 상기 중앙면의 대향 측부에서의 도핑 프로파일과 대칭이 되도록 이루어지는, 트렌치 MOSFET 트랜지스터 디바이스.
  2. 제 1항에 있어서, 상기 바디 영역은 상기 소스 영역에 의해 상기 소스 금속으로부터 분리되는, 트렌치 MOSFET 트랜지스터 디바이스.
  3. 제 1항에 있어서, 상기 전도 영역에 인접한 게이트 금속을 더 포함하는, 트렌치 MOSFET 트랜지스터 디바이스.
  4. 제 1항에 있어서, 상기 바디 영역은 생성-재조합 센터(generation-recombination center)를 제공하는 물질을 더 포함하는, 트렌치 MOSFET 트랜지스터 디바이스.
  5. 제 4항에 있어서, 상기 물질은 금 및 백금 중에서 선택되는, 트렌치 MOSFET 트랜지스터 디바이스.
  6. 제 1항에 있어서, 상기 소스, 드레인 및 바디 영역은 도핑된 실리콘 영역인, 트렌치 MOSFET 트랜지스터 디바이스.
  7. 제 6항에 있어서, 상기 전도 영역은 도핑된 다결정 실리콘인, 트렌치 MOSFET 트랜지스터 디바이스.
  8. 제 6항에 있어서, 상기 절연 층은 이산화 실리콘 층인, 트렌치 MOSFET 트랜지스터 디바이스.
  9. 제 6항에 있어서, 상기 절연 층은 실리콘 옥시질화물(silicon oxynitride) 층인, 트렌치 MOSFET 트랜지스터 디바이스.
  10. 제 1항에 있어서, 고정 전하가 상기 절연 층 내에 제공되는, 트렌치 MOSFET 트랜지스터 디바이스.
  11. 제 1항에 있어서, 상기 소스와 드레인 영역은 상기 바디 영역의 최대 순(peak net) 도핑 농도보다 더 큰 최대 순 도핑 농도를 갖는, 트렌치 MOSFET 트랜지스터 디바이스.
  12. 제 1항에 있어서, 상기 제 1 전도도 유형은 N-유형 전도도이며, 상기 제 2 전도도 유형은 P-유형 전도도인, 트렌치 MOSFET 트랜지스터 디바이스.
  13. 제 1항에 있어서, 상기 소스와 드레인 영역은 동일한 불순물을 포함하는, 트렌치 MOSFET 트랜지스터 디바이스.
  14. 트렌치 MOSFET 트랜지스터 디바이스로서,
    N-유형 전도도의 실리콘 드레인 영역과;
    상기 드레인 영역 위에 제공되는 P-유형 전도도의 실리콘 바디 영역으로서, 상기 드레인 영역과 상기 바디 영역은 제 1 접합을 형성하는, 실리콘 바디 영역과;
    상기 바디 영역 위에 제공되는 N-유형 전도도의 실리콘 소스 영역으로서, 상기 소스 영역과 상기 바디 영역은 제 2 접합을 형성하는, 실리콘 소스 영역과;
    상기 소스 영역의 상위 표면에 배치된 소스 금속과;
    상기 소스 영역과 상기 바디 영역을 관통하여 상기 드레인 영역 내부로 연장되는 트렌치와;
    상기 트렌치의 적어도 일부분의 내부를 덮는 이산화 실리콘 층과, 상기 트렌치 내에서 상기 이산화 실리콘 층에 인접해 있는 도핑된 다결정 실리콘 영역을 포함하는 게이트 영역을 포함하며,
    (a) 상기 바디 영역은 상기 소스 영역에 의해 상기 소스 금속으로부터 분리되며, (b) 상기 소스 및 드레인 영역은 동일한 도핑 물질을 포함하며, (c) 상기 소스 및 드레인 영역은 상기 바디 영역의 최대 순 도핑 농도 보다 더 큰 최대 순 도핑 농도를 가지며, (d) 상기 디바이스의 상위 및 하위 표면에 수직인 선을 따라서의 도핑 프로파일은, 상기 바디 영역 및 상기 소스와 드레인 영역의 적어도 일부분 내에서, 상기 바디 영역의 중앙면의 한 측부에서의 도핑 프로파일이 상기 중앙면의 대향 측부에서의 도핑 프로파일과 대칭이 되도록 이루어지는, 트렌치 MOSFET 트랜지스터 디바이스.
  15. 제 14항에 있어서, 상기 도핑 물질은 비소를 포함하는, 트렌치 MOSFET 트랜지스터 디바이스.
  16. 제 14항에 있어서, 상기 도핑 물질은 인을 포함하는, 트렌치 MOSFET 트랜지스터 디바이스.
  17. 트렌치 MOSFET 트랜지스터 디바이스를 형성하는 방법으로서,
    제 1 전도도 유형의 드레인 영역을 제공하는 단계와;
    상기 드레인 위에 제 2 전도도 유형의 바디 영역을 제공하는 단계로서, 상기 드레인 영역과 상기 바디 영역은 제 1 접합을 형성하는, 바디 영역 제공 단계와;
    상기 바디 영역 위에 상기 제 1 전도도 유형의 소스 영역을 제공하는 단계로서, 상기 소스 영역과 상기 바디 영역은 제 2 접합을 형성하는, 소스 영역 제공 단계와;
    상기 소스 영역과 상기 바디 영역을 관통하여 상기 드레인 영역 내부로 연장되는 트렌치를 형성하는 단계와;
    상기 트렌치의 적어도 일부분 위에 절연 층을 형성하는 단계와;
    상기 트렌치 내에서 상기 절연 층에 인접한 전도 영역을 제공하는 단계와;
    상기 소스 영역의 상위 표면상에 소스 금속을 제공하는 단계를,
    포함하며, (a) 상기 바디 영역이 상기 소스 금속으로부터 분리되며, (b) 상기 디바이스의 상위 및 하위 표면에 수직인 선을 따라서의 도핑 프로파일이, 상기바디 영역 및 상기 소스와 드레인 영역의 적어도 일부분 내에서 바디 영역의 중앙면의 한 측부상의 도핑 프로파일이 상기 중앙면의 대향 측부상의 도핑 프로파일과 대칭이 되게 설정되도록, 상기 방법이 수행되는, 트렌치 MOSFET 트랜지스터 디바이스 형성 방법.
  18. 제 17항에 있어서, 상기 드레인 영역, 상기 바디 영역 및 상기 소스 영역은,
    제 1 전도도 유형 기판을 제공하는 단계와;
    상기 기판 위에 에피택셜 층을 증착하는 단계와;
    주입 이후 바디 불순물의 최대치가 소스 불순물 최대치와 드레인 불순물 최대치의 차이(distance)의 절반이 되도록, 소스 불순물 이온 주입 단계와 바디 불순물 이온 주입 단계를 수행하는 단계를 포함하는 방법에 의해 제공되는, 트렌치 MOSFET 트랜지스터 디바이스 형성 방법.
  19. 제 17항에 있어서, 상기 드레인 영역, 상기 바디 영역 및 상기 소스 영역은,
    N-유형 전도도 기판을 제공하는 단계와;
    P-유형 바디 불순물의 제 1 주입량을 상기 기판으로 주입하는 단계와;
    N-유형 에피택셜 층을 상기 주입된 기판 위에 증착하는 단계와;
    P-유형 바디 불순물의 제 2 주입량을 상기 에피택셜 층으로 주입하는 단계와;
    N-유형 소스 불순물을 상기 에피택셜 층으로 주입하는 단계를 포함하는 방법에 의해 제공되는, 트렌치 MOSFET 트랜지스터 디바이스 형성 방법.
  20. 제 17항에 있어서, 상기 제 1 전도도 유형은 N-유형 전도도이며, 여기서 상기 제 2 전도도 유형은 P-유형 전도도이며, 상기 드레인 영역, 상기 바디 영역 및 상기 소스 영역은,
    N-유형 전도도 기판을 제공하는 단계와;
    상기 기판 위에 에피택셜 층을 증착하는 단계와;
    붕소를 상기 에피택셜 층에 주입하는 단계와;
    상기 에피택셜 층 표면 상에 산화물 층을 성장시키는 단계와;
    N-유형 소스 불순물을 상기 에피택셜 층에 주입시키는 단계를 포함하는 방법에 의해 제공되는, 트렌치 MOSFET 트랜지스터 디바이스 형성 방법.
  21. 제 17항에 있어서, 상기 드레인 영역, 상기 바디 영역 및 상기 소스 영역은,
    제 1 전도도 유형 기판을 제공하는 단계와;
    상기 기판 위에 제 2 전도도 유형 에피택셜 층을 증착시키는 단계와;
    제 1 전도도 유형 소스 불순물을 상기 에피택셜 층으로 주입하는 단계를 포함하는 방법에 의해 형성되는, 트렌치 MOSFET 트랜지스터 디바이스 형성 방법.
  22. 제 17항에 있어서, 상기 바디 영역과 상기 소스 영역은 트렌치 형성 이전에 형성되는, 트렌치 MOSFET 트랜지스터 디바이스 형성 방법.
  23. 제 17항에 있어서, 상기 바디 영역은 상기 트렌치 형성 이전에 형성되고, 상기 소스 영역은 트렌치 형성 이후에 형성되는, 트렌치 MOSFET 트랜지스터 디바이스 형성 방법.
  24. 제 17항에 있어서,
    상기 드레인, 바디 및 소스 영역은 실리콘 영역이며,
    상기 절연 층은 이산화 실리콘 층이며,
    상기 전도 영역은 도핑된 다결정 실리콘 영역이며,
    상기 제 1 전도도 유형은 N-유형 전도도이며,
    상기 제 2 전도도 유형은 P-유형 전도도이며,
    상기 소스 및 드레인 영역은 동일한 도핑 물질을 포함하며,
    상기 소스 및 드레인 영역은 상기 바디 영역의 최대 순 도핑 농도보다 더 큰 최대 순 도핑 농도를 갖는, 트렌치 MOSFET 트랜지스터 디바이스 형성 방법.
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